專利名稱：一種用于相位切換型預分頻器中的8相位輸出的二分頻器的制作方法
技術領域：
一種用于相位切換型預分頻器中的8相位輸出的二分頻器屬于鎖相環(huán)集成電路設計領域。
背景技術：
隨著CMOS集成電路制造技術的不斷進步，由于其成本低廉同時兼容數字電路，用CMOS工藝集成的射頻電路不斷出現(xiàn)。鎖相環(huán)頻率合成器(如附圖1所示)被廣泛應用于各種無線收發(fā)器中。在環(huán)路中，工作頻率最高的兩個模塊是壓控振蕩器和預分頻器。在目前的CMOS工藝技術條件下，設計很高頻率的壓控振蕩器已經不是那么的困難。為了達到低功耗和低噪聲的要求，壓控振蕩器通常采用電感電容作諧振回路。但預分頻的設計仍然是一個難點，見文獻1(K.Shu and E.Sanchez-Sinencio，″A 5-GHz prescaler using improved phaseswitching，″in Proc.of IEEE Int.Symp.on Circuits and Systems，Vol.3，2002，pp.85-88)傳統(tǒng)的預分頻器采用同步的4/5分頻的計數器作為第一級。在這樣的電路中需要3個觸發(fā)器工作在最高的頻率因此功耗會很大。更重要的是這樣結構的電路比單純的2分頻邏輯工作的速度要慢很多。在文獻2(J.Craninckx and M.S.J.Steyaert，″A 1.75-GHz/3-Vdual-modulus divide-by-128/129 prescaler in 0.7-CMOS，″IEEE J.Solid-State Circuits，vol.31，no.7，pp.890-897，July 1996.)中介紹了一種相位切換的方法來解決這個問題，現(xiàn)在這種方法在高頻的預分頻中得到廣泛的應用。
附圖2所示的即為傳統(tǒng)的應用相位切換技術的預分頻器。它由兩個級聯(lián)在一起的二分頻器構成。其中第一個是唯一一個工作在最高頻率的觸發(fā)器。這個觸發(fā)器只需要實現(xiàn)二分頻的功能，所以可以是一個不完全功能的觸發(fā)器。然后這個觸發(fā)器的輸出信號再去驅動下一個二分頻觸發(fā)器。對于雙模工作的預分頻器而言，第二個觸發(fā)器必須是主從結構。主從結構的觸發(fā)器有四個間隔90度相位的輸出，每一個輸出相位之間間隔一個輸入時鐘周期。如圖2所示，如果我們將輸出Y分別從I正確的切換到Q，那么等效于輸出的分頻比增加了1，也就是從4切換到5。在切換相位的預分頻中，只有一個二分頻的觸發(fā)器工作在最高的頻率，相對于傳統(tǒng)的使用同步分頻器的預分頻器而言，它更加節(jié)省功耗，而且會達到更高的工作頻率。
在傳統(tǒng)的相位切換的預分頻中，通常會采用增加時鐘周期的辦法來實現(xiàn)，但是如參考文獻1所言，這樣的方法會引入毛刺，所以在同樣的文獻中，推出了減少時鐘周期的切換方法來解決這個問題。隨著輸入頻率的增加和CMOS工藝固有的速度限制，為了使得相位切換更加可靠，我們可以在相位切換以前增加一級二分頻器。Shu和Sanchez-Sinencio推薦的一種7/8分頻的雙膜預分頻器，如圖3所示。第三級二分頻器用兩個并聯(lián)的主從結構的觸發(fā)器構成。這樣輸出有八個相隔45度相位，在時間域上，這些相位的間隔正好是一個輸入信號的周期。但是正如文獻1所述，使用兩個并聯(lián)的二分頻觸發(fā)器會出現(xiàn)輸出的8個相位之間的關系不確定，可能的相位關系可以圖4種兩種情況中的任意一個。其中圖4(A)中的相位關系是我們需要的，如果出現(xiàn)圖4(B)所示的信號，我們需要將相相位p1和p5、相位p3和p7分別作交換。這種相位的不確定性由觸發(fā)器的初始狀態(tài)以及相應的兩個時鐘之間的相位關系決定。電路仿真表明，這兩種情況都有可能發(fā)生。由于事先人們無法預估這樣的不確定性，所以如文獻1所言，更多地邏輯電路需要被加入用以判斷兩個并聯(lián)的分頻器之間的相位關系，然后根據實際的相位關系做相應的調整。

發(fā)明內容
本發(fā)明提出一種輸入為4個時鐘相位，輸出為8個固定關系時鐘相位的二分頻器用以解決這個問題。推薦電路的使用不僅簡化了電路設計，同時提高了電路的可靠性。本發(fā)明的特征在于該二分頻器是輸出信號為8個有固定關系時鐘相位的二分頻器，所述二分頻器，由四個相互依次串聯(lián)的差分型鎖存器構成，其中時鐘輸入為兩個差分時鐘信號，分別由每個鎖存器的差分時鐘信號輸入的CLK端和CLK端輸入，四個鎖存器的四個CLK端依次分別連接到所述相位切換型預分頻器中把兩個觸發(fā)器級聯(lián)在一起的二分頻器內第二個主從觸發(fā)器的I、Q、I和Q端，四個鎖存器的四個CLK端依次分別連接到所述第二個主從觸發(fā)器的I、Q、I和Q端，所述的I、Q、I和Q端依次分別產生相位彼此相差0度、90度、180度和270度的時鐘信號，所述第二級主從觸發(fā)器分別依次把CLK0、CLK1、CLK2和CLK3送入四個串接鎖存器的CLK段，而把CLK2、CLK3、CLK0和CLK1送入四個串接鎖存器的CLK端，從而使每一個鎖存器的輸入時鐘相差180度；數據輸入時兩個差分的數據信號，對于第2、第3和第4級鎖存器而言，每一級鎖存器的D端和前一級的Q端相連，而D端和前一級鎖存器的Q端相連，對于第1級鎖存器而言，該第1級鎖存器的D端和第4級鎖存器的Q端相連，而D端和前一級鎖存器的Q端相連，使得四個鎖存器的Q端依次產生p0、p1、p2和p3相位信號，而四個鎖存器的Q端依次產生p4、p5、p6和p7相位信號，對于每個鎖存器而言，輸入的數據信號都是相差180度的差分信號，即p0、p4；p1和p5；p2和p6以及p3和p7。
所述的每一個鎖存器含有P型管P1和P2，該兩管的源級相連后接電源，所述的P2管的柵極和P1管的柵極相連構成一個差分時鐘信號輸入端CLK；N型管N1和N2，該N1管的柵極同時和該N2)管的漏極，(P2)管的漏極相連后構成一個數據信號輸出端Q；該N2管得柵極通和和該N1管的漏極合P1管的漏極相連后構成另一數據輸出端Q；N1管和N2管的源極相連后接地；N型管N3和N4，該N3管的漏極合所述的Q端相連，N4管的漏極合所述Q端相連；N3管的柵極構成一個數據輸入端D，而N4管的柵極構成一個數據輸入端D；N型管N5，該N5管的漏極同時連接到所述的N3管、N4管的源級，源級接地，而柵極構成另一個差分時鐘輸入端CLK。


圖1鎖相環(huán)頻率合成器框圖。
圖2傳統(tǒng)的相位切換式預分頻器。
圖37/8雙膜相位切換式預分頻器。
圖4兩種可能的輸出相位關系。
圖5本發(fā)明推薦的分頻器5A四個串聯(lián)在一起的差分結構的鎖存器；5B一種可能的鎖存器結構。
圖6推薦的分頻器的輸出相位的仿真波形。
圖7采用格雷碼的八選一多路選擇器。
圖8預分頻器的輸入輸出仿真波形。
fin/7 fin/8 fin＝5.6GHz圖9分頻器的噪聲免疫力曲線。
文獻1推薦的電路 本發(fā)明推薦的電路具體實施方式
在本發(fā)明中，我們推薦使用的4相位輸入8固定相位輸出的二分頻的觸發(fā)器有四個串聯(lián)的鎖存器構成，如圖5A所示。輸入的四相位時鐘由預分頻器的第二級的主從結構的觸發(fā)器產生，它們之間的相位相差90度。這四個時鐘相位分別記為CLK0，CLK1，CLK2和CLK3，它們的相位關系為0度，90度，180度和270度。鎖存器是差分的，需要包括兩個差分的數據輸入D和D，兩個差分的相位相差180度的輸出信號Q和Q，它們的時鐘輸入也是差分的分別為CLK和CLK，這樣的鎖存器有很多種，比如參考文獻3所推薦的就是其中一種(H.Wang，″A 1.8V 3mW 16.8GHz frequency divider in 0.25um CMOS，″in Proc.IEEE Int.Solid-State Circuits Conf.，2000，pp.196-197)，如圖5B所示。為了使得串聯(lián)的四個鎖存器可以正確的實現(xiàn)二分頻功能，我們需要正確的連接他們的輸入輸出，輸入時鐘的CLK端分別接入CLK0，CLK1，CLK2和CLK3，而CLK端則接入CLK2，CLK3，CLK0，CLK1。這樣每一個鎖存器的輸入時鐘為相差180度的差分時鐘，而相鄰的兩個鎖存器之間的正相位時鐘(CLKP)之間正好相差90度。鎖存器之間的輸入輸出需要按圖示連接，前三個鎖存器的需要把前一個鎖存器的QP和QN分別接到下一級的DP和DN輸入，而第四個鎖存器的QP需要連接到第一個鎖存器的DN端，而QN需要連接到第一個鎖存器的DP端。這樣輸出的相位p0，p1，p2，p3，p4，p5，p6，和p7之間就有相同的相位間隔。同時p7和p0之間的相位于其它的相位相同。這樣四個串聯(lián)的鎖存器就實現(xiàn)了二分頻功能，而且輸出信號之間的相位關系也是固定的，仿真結果可以參考圖6。
由于整個電路的結構是全差分的，而且串入更多的鎖存器，整個電路的抗噪聲干擾的能力更強。這個可以通過具體的實施例來證明。
為了驗證我們推薦的二分頻器的性能，類似于參考文獻1，我們設計了一個工作在5.6GHz的7/8與分頻器。其中鎖存器的結構可以參考文獻3。不同工作頻率的鎖存器的的晶體管的尺寸隨頻率降低而相應得縮小，這樣可以節(jié)省功耗。為了避免相位切換時的毛刺，我們使用格雷碼八選一的多路選擇器，如圖7所示。模擬的結果可以如圖8所示，輸入頻率為5.6GHz，在這樣的工作頻率下，1.8伏的工作電壓平均電流為9.8毫安。
噪聲免疫能力是電路的一個重要指標，通常的評價方法是輸入一個干擾信號，然后在電路的輸出端觀察輸出信號的波形，看在輸入干擾信號為多大的時候輸出信號會出現(xiàn)錯誤。噪聲免疫力曲線(The noise immunity curve-NIC，參考文獻4S.Kang and Y.Leblebic，CMOSdigital integrated circuitsAnalysis and design McGraw-Hill，1996)是一個通用的評價標準。噪聲免疫力曲線圖的橫坐標和縱坐標分別輸入干擾信號的時間寬度和電壓幅度，曲線上點表示在特定的干擾信號下，電路出現(xiàn)了錯誤操作，噪聲免疫力曲線下的面積越大，說明電路的抗噪聲干擾的能力越強。在我們的仿真中，我們在圖3所示的位置加入干擾信號，我們比較了參考文獻1和我們推薦電路的的抗噪聲干擾能力，電路的噪聲免疫力曲線可以如圖8所示。結果表明，我們推薦的電路有更強的抗噪聲干擾能力。
權利要求
1.一種用于相位切換型預分頻器中的8相位輸出的二分頻器，其特征在于，該二分頻器是輸出信號為8個有固定關系時鐘相位的二分頻器，所述二分頻器，由四個相互依次串聯(lián)的差分型鎖存器構成，其中時鐘輸入為兩個差分時鐘信號，分別由每個鎖存器的差分時鐘信號輸入的CLK端和CLK端輸入，四個鎖存器的四個CLK端依次分別連接到所述相位切換型預分頻器中把兩個觸發(fā)器級聯(lián)在一起的二分頻器內第二個主從觸發(fā)器的I、Q、I和Q端，四個鎖存器的四個CLK端依次分別連接到所述第二個主從觸發(fā)器的I、Q、I和Q端，所述的I、Q、I和Q端依次分別產生相位彼此相差0度、90度、180度和270度的時鐘信號，所述第二級主從觸發(fā)器分別依次把CLK0、CLK1、CLK2和CLK3送入四個串接鎖存器的CLK段，而把CLK2、CLK3、CLK0和CLK1送入四個串接鎖存器的CLK端，從而使每一個鎖存器的輸入時鐘相差180度；數據輸入時兩個差分的數據信號，對于第2、第3和第4級鎖存器而言，每一級鎖存器的D端和前一級的Q端相連，而D端和前一級鎖存器的Q端相連，對于第1級鎖存器而言，該第1級鎖存器的D端和第4級鎖存器的Q端相連，而D端和前一級鎖存器的Q端相連，使得四個鎖存器的Q端依次產生p0、p1、p2和p3相位信號，而四個鎖存器的Q端依次產生p4、p5、p6和p7相位信號，對于每個鎖存器而言，輸入的數據信號都是相差180度的差分信號，即p0、p4；p1和p5；p2和p6以及p3和p7。
2.根據權利要求1所述的一種用于相位切換型預分頻器中的8相位輸出的二分頻器，其特征在于所述的每一個鎖存器含有P型管(P1)和(P2)，該兩管的源級相連后接電源，所述的(P2)管的柵極和(P1)管的柵極相連構成一個差分時鐘信號輸入端CLK；N型管(N1)和(N2)，該(N1)管的柵極同時和該(N2)管的漏極，(P2)管的漏極相連后構成一個數據信號輸出端Q；該(N2)管得柵極通和和該(N1)管的漏極合(P1)管的漏極相連后構成另一數據輸出端Q；(N1)管和，(N2)管的源極相連后接地；N型管(N3)和(N4)，該(N3)管的漏極合所述的Q端相連，(N4)管的漏極合所述Q端相連；(N3)管的柵極構成一個數據輸入端D，而(N4)管的柵極構成一個數據輸入端D；N型管(N5)，該(N5)管的漏極同時連接到所述的(N3)管、(N4)管的源級，源級接地，而柵極構成另一個差分時鐘輸入端CLK。
全文摘要
本發(fā)明屬于鎖相環(huán)集成電路領域，其特征在于它由4個級聯(lián)的差分鎖存器構成，一組差分時鐘信號輸入端分別依次連接到所述預分頻器中有兩個級聯(lián)的觸發(fā)器構成的分頻器的第2個主從觸發(fā)器的I、Q、I和Q端，另一組差分時鐘信號輸入端則依次分別連接到I、Q、I和Q端，I、Q、I和Q端依次分別輸出相位依次相差0度、90度、180度和270度的時鐘信號，使每個鎖存器的輸入時鐘相差180度；第2、3、4級鎖存器的數據輸入端D、D分別和前一級鎖存器的Q、Q端相連，而第1個鎖存器的D、D端分別和第4個鎖存器的Q、Q端相連，每個鎖存器從Q和Q端分別輸出兩個時鐘相位固定的數據信號p0和p4、p1和p5、p2和p6以及p3和p7，其中每一對數據信號彼此相差180度。
文檔編號H03L7/16GK1767391SQ200510086990
公開日2006年5月3日 申請日期2005年11月25日 優(yōu)先權日2005年11月25日
發(fā)明者冒小建, 楊華中, 汪蕙 申請人:清華大學