專利名稱：：可編程同步脈沖發(fā)生器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及數(shù)字電子系統(tǒng)。更具體地說，本發(fā)明提供可以在時(shí)鐘同步器中工作的可編程同步脈沖發(fā)生器和同步脈沖產(chǎn)生方法，以便實(shí)現(xiàn)不同時(shí)鐘域中電路系統(tǒng)之間的數(shù)據(jù)傳送。
背景技術(shù)：
：數(shù)字電子系統(tǒng)(例如，計(jì)算機(jī)系統(tǒng))常常需要使用不同的接口進(jìn)行通信，為了提高性能，每一個(gè)系統(tǒng)都要以最佳速度運(yùn)行。一般地說，為了將合適的時(shí)序提供給接口，要應(yīng)用具有不同頻率的多個(gè)時(shí)鐘信號。而且，這樣的時(shí)鐘信號頻率一般都與預(yù)置的方式相互關(guān)聯(lián)。例如，以特定頻率(F1)運(yùn)行的鏈路時(shí)鐘或系統(tǒng)時(shí)鐘，可以作為通常的計(jì)算機(jī)系統(tǒng)的主時(shí)鐘提供給計(jì)算機(jī)系統(tǒng)的數(shù)字電路系統(tǒng)的具體部分作時(shí)基使用。計(jì)算機(jī)系統(tǒng)的數(shù)字電路系統(tǒng)的其它部分(例如，設(shè)置在其中的鐵核心段(coresegment)和邏輯電路系統(tǒng))可以使用從主時(shí)鐘導(dǎo)出的時(shí)序信號計(jì)時(shí)，其中，導(dǎo)出的頻率(Fd)遵循以下關(guān)系F1/Fd≥1。由于各數(shù)字電路組成部分的不同步(雖然相關(guān))性質(zhì)，在計(jì)算機(jī)系統(tǒng)中常常使用同步器電路系統(tǒng)，以便使跨越時(shí)鐘域邊界的數(shù)據(jù)傳送操作同步，以避免與時(shí)序相關(guān)的數(shù)據(jù)誤差。這樣的同步器電路系統(tǒng)通常要求的等待時(shí)間短(即要求精確控制兩個(gè)不同時(shí)鐘域中的各個(gè)時(shí)鐘電路部分的同步時(shí)鐘)。一般地說，在傳統(tǒng)的同步器電路系統(tǒng)配置中使用鎖相環(huán)(PLL)來產(chǎn)生一些具有不同然而相關(guān)的頻率的時(shí)鐘。具有相位檢測能力和漂移容差的同步脈沖的產(chǎn)生在沒有PLL的應(yīng)用中是有益的。
發(fā)明內(nèi)容公開一種可編程同步脈沖發(fā)生器和同步脈沖產(chǎn)生方法，所述可編程同步脈沖發(fā)生器和同步脈沖產(chǎn)生方法可以在時(shí)鐘同步器中運(yùn)行，以便在設(shè)置在第一時(shí)鐘域中的第一電路系統(tǒng)和設(shè)置在第二時(shí)鐘域中的第二電路系統(tǒng)之間實(shí)現(xiàn)數(shù)據(jù)傳送。第一時(shí)鐘域可以以第一時(shí)鐘信號運(yùn)行，而第二時(shí)鐘域可以以第二時(shí)鐘信號運(yùn)行。相位檢測電路系統(tǒng)用于以第二時(shí)鐘信號對第一時(shí)鐘信號采樣，以便確定第一和第二時(shí)鐘信號的重疊邊緣。驗(yàn)證電路系統(tǒng)用于根據(jù)第一和第二時(shí)鐘信號之間的歪斜容差驗(yàn)證重疊邊緣，并且用于對此作出響應(yīng)而產(chǎn)生有效邊緣信號。同步產(chǎn)生電路系統(tǒng)用于響應(yīng)有效邊緣信號而產(chǎn)生第一時(shí)鐘域的同步脈沖和第二時(shí)鐘域的同步脈沖。圖1描繪用于實(shí)現(xiàn)跨越時(shí)鐘邊界的數(shù)據(jù)傳送的同步系統(tǒng)實(shí)施例的方框圖；圖2描繪用于與圖1所示的同步系統(tǒng)一起工作的同步脈沖發(fā)生器的一個(gè)實(shí)施例的功能方框圖；圖3描繪圖2所示的同步脈沖發(fā)生器的相位檢測電路系統(tǒng)的一個(gè)實(shí)施例的原理圖；圖4描繪與圖3的相位檢測電路系統(tǒng)相關(guān)的時(shí)序圖；圖5A描繪圖3所示的同步脈沖發(fā)生器的驗(yàn)證電路系統(tǒng)實(shí)施例的一部分的原理圖；圖5B描繪圖5A說明的驗(yàn)證電路系統(tǒng)的另一部分的原理圖；圖5C描繪圖5A說明的驗(yàn)證電路系統(tǒng)的另一部分的原理圖；圖6描繪說明可能與時(shí)鐘信號相關(guān)的不同歪斜的時(shí)序圖；圖7A描繪進(jìn)一步說明與時(shí)鐘信號的上升時(shí)鐘沿關(guān)聯(lián)的不同歪斜的表；圖7B描繪進(jìn)一步說明與時(shí)鐘信號的下降時(shí)鐘沿關(guān)聯(lián)的不同歪斜的表；圖8描繪說明相對于驗(yàn)證電路系統(tǒng)工作方式的與上升和下降時(shí)鐘沿相關(guān)聯(lián)的不同歪斜的表；圖9描繪同步發(fā)生電路系統(tǒng)的一個(gè)實(shí)施例的方框圖；圖10描繪與圖9的同步發(fā)生電路系統(tǒng)相關(guān)聯(lián)的時(shí)序圖；圖11描繪同步脈沖發(fā)生方法的一個(gè)實(shí)施例的流程圖；圖12描繪相位檢測方法的一個(gè)實(shí)施例的流程圖；圖13描繪同步產(chǎn)生方法的一個(gè)實(shí)施例的流程圖；圖14A描繪與圖2的同步脈沖發(fā)生器的一個(gè)實(shí)施例相關(guān)的附加時(shí)序圖的一部分；以及圖14B描繪圖14A中給出的時(shí)序圖的另一部分。具體實(shí)施例方式附圖中，相同或者類似的元件在其中的若干視圖中用相同的標(biāo)號表示，并且所描述的各種元件不必按比例畫出?，F(xiàn)在參考圖1，它描繪同步系統(tǒng)100的實(shí)施例，所述同步系統(tǒng)用于實(shí)現(xiàn)跨越具有N個(gè)時(shí)鐘周期的第一時(shí)鐘域(即”快時(shí)鐘域”)和具有M個(gè)時(shí)鐘周期(N/M＞1)的第二時(shí)鐘域(即”慢時(shí)鐘域”)之間時(shí)鐘邊界的數(shù)據(jù)傳送。一般地說，M＝(N-1)，并且借助于說明性實(shí)現(xiàn)方案，同步系統(tǒng)100可以作為計(jì)算機(jī)系統(tǒng)的一部分，用于在快時(shí)鐘域(例如，以333MHz的鏈路時(shí)鐘信號運(yùn)行)和慢時(shí)鐘域(例如，以267MHz的核心時(shí)鐘信號運(yùn)行)之間傳送數(shù)據(jù)，具有5∶4頻率比。因此，對于本專利申請的目的，將同時(shí)使用關(guān)于快時(shí)鐘域的術(shù)語”第一時(shí)鐘”和”鏈路時(shí)鐘”；并且將使用關(guān)于慢時(shí)鐘域的術(shù)語”第二時(shí)鐘”和”核心時(shí)鐘”。然而應(yīng)當(dāng)指出，這里描述的同步脈沖發(fā)生器(或syncpulsegenerator)可以應(yīng)用于其它時(shí)鐘域，例如，核心時(shí)鐘/總線時(shí)鐘域接口。鎖相環(huán)(PLL)電路104用于根據(jù)向其提供的系統(tǒng)時(shí)鐘109(標(biāo)記為sys_clk)產(chǎn)生鏈路時(shí)鐘(即第一時(shí)鐘)信號108(標(biāo)記為Link_clock)。PLL電路104還根據(jù)系統(tǒng)時(shí)鐘信號產(chǎn)生核心時(shí)鐘(即第二時(shí)鐘)信號106(標(biāo)記為core_clock)。每一個(gè)core_clock106和link_clock信號108首先提供給各個(gè)時(shí)鐘分布樹塊(clockdistributiontreeblock)，用于產(chǎn)生分布時(shí)鐘信號，后者被提供給為同步系統(tǒng)100設(shè)置的同步器/控制器塊102的各個(gè)部分。標(biāo)號112指的是時(shí)鐘分布樹，后者用于利用core_clock信號106產(chǎn)生分布core_clock信號，并將它標(biāo)記為”c”，如圖1中標(biāo)號106’所示。而且，標(biāo)號114指的是時(shí)鐘分布樹114，后者利用link_clock信號108產(chǎn)生分布link_clock信號，并將它標(biāo)記為”1”，如圖1中的標(biāo)號108’所示。正如本專業(yè)的技術(shù)人員容易明白的那樣，分布時(shí)鐘信號基本上與輸入時(shí)鐘信號相同。因此，下文中同等地對待系統(tǒng)時(shí)鐘信號109、core_clock信號106和它的分布式副本c106’都在進(jìn)行。同樣，同等地對待link_clock信號108和它的分布式副本1108’。同步(SYNC)脈沖發(fā)生電路116用于響應(yīng)時(shí)鐘信號106、108，產(chǎn)生一對轉(zhuǎn)發(fā)給同步控制電路系統(tǒng)的相應(yīng)域的同步脈沖。標(biāo)記為sync_c118和sync_1120的同步(SYNC)脈沖提供用于協(xié)調(diào)數(shù)據(jù)傳送操作的參考點(diǎn)并在link_clock和core_clock信號具有重疊上升沿時(shí)被驅(qū)動(dòng)到高電平(HIGH)。兩個(gè)時(shí)鐘信號106、108和同步脈沖信號被提供給跨越第一時(shí)鐘域(即鏈路時(shí)鐘域)和第二時(shí)鐘域(即核心時(shí)鐘域)之間的時(shí)鐘邊界的同步器/控制器塊102，以便實(shí)現(xiàn)數(shù)據(jù)跨越所述邊界的傳送。標(biāo)號103A和103B指的是分別設(shè)置在第一和第二時(shí)鐘域(例如，鏈路時(shí)鐘域邏輯和核心時(shí)鐘域邏輯)的電路系統(tǒng)，所述電路系統(tǒng)通過下文將更詳細(xì)地說明的同步器105A和105B可以更方便地傳送和接收它們之間的數(shù)據(jù)。鏈路時(shí)鐘同步控制器122響應(yīng)分布式link_clock1108’和sync_1脈沖120，產(chǎn)生多個(gè)同步控制信號，這些信號的一部分直接傳送給第一同步電路裝置105A，控制從第一電路系統(tǒng)103A(即鏈路時(shí)鐘域邏輯)到第二電路系統(tǒng)103B(即核心時(shí)鐘域邏輯)的數(shù)據(jù)傳送。標(biāo)號132指的是從鏈路時(shí)鐘同步控制器122發(fā)出的控制信號的所述部分的信號路徑。由鏈路時(shí)鐘同步控制器122產(chǎn)生的同步控制信號的另一部分傳送(通過信號路徑134)給第二同步電路裝置105B，控制從第二電路系統(tǒng)103B到第一電路系統(tǒng)103A的數(shù)據(jù)傳送。與本專利申請中使用的術(shù)語一致，第一和第二同步電路也可以分別稱為鏈路核心同步電路和核心鏈路同步電路。此外，核心時(shí)鐘同步控制器124還產(chǎn)生一組控制器間控制信號，所述控制器間控制信號提供給第一同步控制器122(即鏈路時(shí)鐘同步控制器)，使得兩個(gè)控制器能一起工作。標(biāo)號128指的是控制器間控制信號的信號路徑，所述信號路徑設(shè)置在鏈路時(shí)鐘同步控制器122和核心時(shí)鐘同步控制器124之間。與鏈路時(shí)鐘同步控制器122類似，核心時(shí)鐘同步控制器124響應(yīng)分布式core_clock、c106’、控制器間控制信號和sync_c脈沖118，產(chǎn)生多個(gè)同步控制信號，這些信號的一部分提供給第一同步電路裝置105A，這些信號的另一部分提供給第二同步電路裝置105B。標(biāo)號138和140指的是與這些控制信號有關(guān)的相應(yīng)的信號路徑。鏈路時(shí)鐘同步控制器122還產(chǎn)生數(shù)據(jù)傳送/接收控制信號，這些信號通過信號路徑136提供給鏈路時(shí)鐘域邏輯103A，使鏈路時(shí)鐘域邏輯103A知道什么時(shí)候它可以把數(shù)據(jù)發(fā)送給核心時(shí)鐘域邏輯103B(即有效的TX操作)，以及什么時(shí)候它可以接收來自核心時(shí)鐘域邏輯103B(即有效的RX操作)的數(shù)據(jù)。此外，通過響應(yīng)采樣link_clock和core_clock信號的操作，任選相位檢測器130檢測兩個(gè)時(shí)鐘信號之間的相位差(即歪斜)。所述信息提供給鏈路時(shí)鐘同步控制器122，所述鏈路時(shí)鐘同步控制器可以補(bǔ)償歪斜，或確定調(diào)配核心時(shí)鐘同步控制器124的合適倍數(shù)。關(guān)于上述各子系統(tǒng)的更詳細(xì)的情況可以參考下面共同擁有共同未決的專利申請PROGRAMMABLECLOCKSYNCHRONIZER，2003年7月30日提交；申請?zhí)朜o.10/630,159(案號No.200207722-2)，申請人RichardW.Adkisson；所述專利申請附此作參考。正如以上和交叉參考的U.S.專利申請中所說明的，可以針對不同的歪斜容差和等待時(shí)間對同步系統(tǒng)100進(jìn)行編程，以便即使在存在高的歪斜或低的等待時(shí)間的要求的情況下也可以正確地進(jìn)行高速數(shù)據(jù)傳送。另外，同步系統(tǒng)100可以利用任意兩個(gè)時(shí)鐘域工作，所述兩個(gè)時(shí)鐘域具有N個(gè)第一時(shí)鐘周期與M個(gè)第二時(shí)鐘周期的比值，其中N/M≥1。應(yīng)當(dāng)指出，通過舉例給出了同步系統(tǒng)100，但是同步系統(tǒng)100不局限于這些例子。同步系統(tǒng)100是同步系統(tǒng)的一個(gè)實(shí)施例，在所述實(shí)施例中可以應(yīng)用同步脈沖發(fā)生電路116。在這種通常的情況下，鏈路時(shí)鐘同步控制器122、核心時(shí)鐘同步控制器124、鏈路域邏輯103A和第一同步器105A實(shí)現(xiàn)第一同步器電路系統(tǒng)，所述第一同步器電路系統(tǒng)將數(shù)據(jù)從鏈路時(shí)鐘域傳送給核心時(shí)鐘域。而且，鏈路時(shí)鐘同步控制器122、核心時(shí)鐘同步控制器124、核心域邏輯103B和第二同步器105B實(shí)現(xiàn)第二同步器電路系統(tǒng)，所述第二同步器電路系統(tǒng)將數(shù)據(jù)從核心時(shí)鐘域傳送給鏈路時(shí)鐘同步。圖2描繪同步脈沖發(fā)生器116的一個(gè)實(shí)施例的原理圖，所述同步脈沖發(fā)生器包括內(nèi)部相位檢測電路系統(tǒng)200、驗(yàn)證電路系統(tǒng)202和同步產(chǎn)生電路204。相位檢測電路系統(tǒng)200包括相位檢測器電路206，后者對鏈路時(shí)鐘信號和核心時(shí)鐘信號進(jìn)行采樣，確定鏈路和核心時(shí)鐘信號的重疊上升沿。如圖所示，由相位檢測電路確定的cr_edge信號(第一采樣時(shí)鐘信號)和cf_edge信號(第二采樣時(shí)鐘信號)表示重疊上升沿。具體地說，cr_edge信號是通過利用核心時(shí)鐘信號上升沿對鏈路時(shí)鐘信號采樣而產(chǎn)生的。在一個(gè)實(shí)施例中，具有0到1躍遷的cr_edge信號是在鏈路和核心時(shí)鐘信號之間的重疊上升沿出現(xiàn)之前確定的。另一方面，根據(jù)利用核心時(shí)鐘信號的下降沿對鏈路時(shí)鐘信號采樣而確定cf_edge信號。在一個(gè)實(shí)施例中，與cr_edge信號類似，具有1到0躍遷的cf_edge信號是在鏈路和核心時(shí)鐘信號中重疊的上升沿出現(xiàn)之前確定的。相位檢測電路系統(tǒng)200還包括分段寄存器部分208，所述分段寄存器部分接收相位檢測電路206的cr_edge和cf_edge信號。分段寄存器部分208可以包括任意目的延遲寄存器，所述延遲寄存器在驗(yàn)證電路系統(tǒng)202處理所述信號之前把cr_edge和cf_edge信號恰當(dāng)?shù)匮舆t。正如下面將更詳細(xì)地說明的那樣，使用的寄存器數(shù)目與鏈路時(shí)鐘域和核心時(shí)鐘域之間的時(shí)鐘周期的比值有關(guān)。例如，在鏈路時(shí)鐘域和核心時(shí)鐘域之間的時(shí)鐘周期比值為5∶4的情況下，使用6個(gè)寄存器(即寄存器0至寄存器5)是合適的。驗(yàn)證電路系統(tǒng)202包括有效邊沿檢測電路210和具有寄存器214的超時(shí)計(jì)數(shù)器212。有效邊沿檢測電路210接收延遲后的cr_edge和cf_edge信號以及表示鏈路時(shí)鐘和核心時(shí)鐘信號之間比值的比值信號。此外，把方式信號傳送到有效邊沿檢測電路以便選擇合適的歪斜容差電平。在一個(gè)實(shí)施例中，方式信號是可以編程的。正如將進(jìn)一步說明的那樣，有效邊沿檢測電路210根據(jù)第一和第二時(shí)鐘信號之間的歪斜容差驗(yàn)證重疊邊沿，即，由cr_edge和cf_edge信號表示的重疊上升沿。例如，在一個(gè)說明性工作方式下，有效邊沿檢測電路210可以用于補(bǔ)償小于以下表達(dá)式表示的歪斜容差(核心時(shí)鐘信號周期)/2-(鏈路時(shí)鐘信號周期)/2在另一個(gè)說明性工作方式下，有效邊沿檢測電路210和超時(shí)計(jì)數(shù)器212可以用于補(bǔ)償小于以下表達(dá)式表示的歪斜容差(核心時(shí)鐘信號周期)-(鏈路時(shí)鐘信號周期)一旦驗(yàn)證了重疊上升沿，有效邊沿檢測電路210就激勵(lì)有效邊沿信號；即，由在鏈路時(shí)鐘域和核心時(shí)鐘域中產(chǎn)生同步脈沖的同步產(chǎn)生電路204接收的edge_valid。同步產(chǎn)生電路204利用比值信號，連同edge_valid信號和反饋環(huán)一起在核心和鏈路時(shí)鐘域中連續(xù)地產(chǎn)生同步脈沖。在鏈路域產(chǎn)生的同步脈沖標(biāo)記為sync_1。類似地，在核心時(shí)鐘域產(chǎn)生的同步脈沖標(biāo)記為sync_c。圖3描繪電路部分300的一個(gè)實(shí)施例的方框原理圖，電路部分300包括相位檢測電路系統(tǒng)200，后者用于提供在同步系統(tǒng)100中使用的時(shí)鐘之間的重疊上升沿的標(biāo)記。如前所述，相位檢測電路系統(tǒng)200包括相位檢測電路206和至少包括一個(gè)寄存器的延遲塊208。通常，相位檢測電路206利用非分布式core_clock106的上升沿和下降沿，對非分布式link_clock108進(jìn)行采樣。在一種實(shí)現(xiàn)中，可以代之以使用等效的分布式時(shí)鐘信號。因此，采用說明性的實(shí)現(xiàn)方案，由按照core_clockc106’的上升沿計(jì)時(shí)的至少一個(gè)第一觸發(fā)器對link_clock1108’進(jìn)行采樣。如上所述，觸發(fā)器302和304利用core_clockc106’的上升沿對link_clock1108’進(jìn)行采樣。通過把兩個(gè)觸發(fā)器用于采樣，相位檢測器電路206能夠降低亞穩(wěn)定性。觸發(fā)器302把采樣的link_clock1108’信號確定為pd_cr1_ff信號，通過觸發(fā)器304對pd_cr1_ff信號進(jìn)行采樣并將其確定為pd_cr2_ff信號。觸發(fā)器306通過以下方法來保持時(shí)序?qū)d_cr2_ff信號進(jìn)行分級，以便確定被輸送到觸發(fā)器308和”與”門310的pd_cr3_ff信號?！迸c”門310具有反向的第二輸入信號，后者是由觸發(fā)器308產(chǎn)生的pd_cr4_ff信號提供的?！迸c”門310在確定pd_cr3_ff信號和否定pd_cr4_ff信號時(shí)確定cr_edge信號。因此，確定了具有表示在第一和第二時(shí)鐘信號之間的重疊上升沿的0到1的躍遷的cr_edge信號。cr_edge信號被輸送到延遲寄存器塊208，如圖所示，延遲寄存器塊208包括觸發(fā)器312-322序列，觸發(fā)器312-322序列中的每一個(gè)具有將輸入信號提供給有效邊沿檢測器電路210的分接頭。具體地說，觸發(fā)器312接收cr_edge信號，并確定發(fā)送給觸發(fā)器314和有效邊沿檢測電路210的cr_edge_ff信號。類似地，觸發(fā)器314確定cr_edge_ff[1]信號，觸發(fā)器316確定cr_edge_ff[2]信號，觸發(fā)器318確定cr_edge_ff[3]信號，觸發(fā)器320確定cr_edge_ff[4]信號，而觸發(fā)器322確定cr_edge_ff[5]信號。在一個(gè)實(shí)施例中，確定的采樣時(shí)鐘信號(即cr_edge)可以被寄存N+1次，其中，例如，如果檢測到的最大比值為5∶4，則N+1為6。從所述各寄存器選擇分接頭，并且利用下文將更詳細(xì)地說明的方案由有效邊沿檢測電路210來實(shí)現(xiàn)所述各分接頭。類似地，由按照core_clockc106’的下降沿計(jì)時(shí)的至少一個(gè)第二觸發(fā)器對link_clock1108’進(jìn)行采樣。如圖所述，觸發(fā)器324和326利用core_clockc106’的下降沿對link_clock1108’采樣。觸發(fā)器324把采樣的link_clock1108’信號確定為pd_cf1_ff信號，后者被觸發(fā)器326采樣并被其確定為pd_cf2_ff信號。觸發(fā)器328把pd_cr2_ff信號延遲，以確保時(shí)序，并確定由觸發(fā)器330和”與”門332接收的pd_cf3_ff信號。”與”門將pd_cf3_ff輸入信號反向，并從觸發(fā)器330接收pd_cf4_ff信號形式的第二輸入信號。”與”門332根據(jù)檢測到的被確定為低邏輯的pd_cf3_ff信號和被確定為高邏輯的pd_cf4_ff信號，確定表示重疊上升沿的cf_edge信號(即第二采樣時(shí)鐘信號)。因此，確定了具有1到0躍遷的cf_edge信號，后者表示在第一和第二時(shí)鐘信號之間出現(xiàn)重疊上升沿。cf_edge信號被轉(zhuǎn)發(fā)給延遲寄存器塊208，如圖所述，延遲寄存器塊208包括觸發(fā)器334-344序列，其中每一個(gè)觸發(fā)器具有把輸入信號提供給有效邊沿檢測器210的分接頭，其中，觸發(fā)器334、336、338、340、342和344分別確定cf_edge_ff、cf_edge_ff[1]、cf_edge_ff[2]、cf_edge_ff[3]、cf_edge_ff[4]和cf_edge_ff[5]信號。在所說明的實(shí)施例中，相位檢測電路系統(tǒng)200應(yīng)用觸發(fā)器；然而，應(yīng)當(dāng)指出，可以以各種數(shù)字邏輯部件，例如，鎖存器、延遲線等來實(shí)現(xiàn)相位檢測器系統(tǒng)200。而且，雖然對相位檢測電路系統(tǒng)200作了說明，但是，有關(guān)正邏輯、負(fù)邏輯也可以用于確定相位差。還應(yīng)當(dāng)指出，雖然這里描述了與重疊上升沿有關(guān)的邏輯，但是，本專利申請的技術(shù)也可以應(yīng)用于重疊下降沿。圖4描繪與圖3的電路部分300相關(guān)聯(lián)的時(shí)序圖400，其中，5∶4的時(shí)鐘頻率比作為link_clock信號和core_clock信號之間的時(shí)鐘頻率比的例子。周期計(jì)數(shù)指的是在特定時(shí)序中core_clock周期的編號。具體地說，時(shí)序圖400分別示出觸發(fā)器324-330、”與”門332和觸發(fā)器334和336的輸出信號pd_cf1_ff、pd_cf2_ff、pd_cf3_ff、pd_cf4_ff、cf_edge、cf_edge_ff和cf_edge_ff[1]。此外，有效邊沿檢測器電路210輸出信號被表示為edge_valid。如圖所示，所述信號包括包含0或1的邏輯數(shù)據(jù)電平。為了便于說明，僅僅把相位檢測電路系統(tǒng)200的下降沿部分的時(shí)序圖作為例子。應(yīng)當(dāng)指出，相位檢測電路系統(tǒng)200的上升沿部分具有相似的操作(即cr_edge信號的產(chǎn)生和隨后的延遲寄存)。如前所述，觸發(fā)器324利用核心時(shí)鐘信號106的下降沿對鏈路時(shí)鐘信號108進(jìn)行采樣，如用標(biāo)號402-410表示的那樣。在所說明的實(shí)施例中，這就產(chǎn)生了邏輯電平序列。由于觸發(fā)器326還利用核心時(shí)鐘信號106的下降沿對pd_cf1_ff信號進(jìn)行采樣，所以pd_cf2_ff信號的電平位移了一個(gè)周期。觸發(fā)器328對pd_cf2_ff信號采樣，并把所述信號延遲半個(gè)周期，因此pd_cf3_ff的數(shù)據(jù)就相對于pd_cf2_ff信號的數(shù)據(jù)位移了一個(gè)半周期。觸發(fā)器330對pd_cf3_ff信號采樣，并把所述信號延遲一個(gè)完整的周期。因此，觸發(fā)器330的pd_cf4_ff信號的數(shù)據(jù)相對于pd_cf3_ff信號的數(shù)據(jù)位移了一個(gè)整周期。”與”門332接收pd_cf3_ff信號和pd_cf4_ff信號兩者，并在檢測到1到0的躍遷，即pd_cf3_ff數(shù)據(jù)是低邏輯而pd_cf4_ff被確定為高邏輯時(shí)，邏輯電平1確定為cf_edge信號。在所說明的實(shí)施例中，這種1到0的躍遷狀態(tài)由標(biāo)號412和414表示。有效邊沿電路210根據(jù)歪斜容差和比值方式驗(yàn)證檢測到的表示重疊上升沿的躍遷。繼續(xù)所說明的實(shí)例，把cf_edge、cf_edge_ff和cf_edge_ff[1]信號轉(zhuǎn)發(fā)給有效邊沿檢測電路210。如上所述，在link_clock信號和core_clock信號之間沒有出現(xiàn)歪斜，在link_clock信號和core_clock信號之間的時(shí)鐘比值為5∶4。這樣，根據(jù)檢測到的當(dāng)前下降沿的狀態(tài)(所述狀態(tài)將在下文詳細(xì)說明)，有效邊沿檢測電路確定edge_valid信號的邏輯高值。如上所述，可以把有效邊沿檢測器210設(shè)置為4種工作方式下的任何一種。對于5∶4的比值，假設(shè)起始穩(wěn)定方式提供小于(核心周期/2-鏈路周期/2)或鏈路周期的1/8的歪斜容差。在所述工作方式下，根據(jù)由標(biāo)號416表示的當(dāng)前下降沿狀態(tài)驗(yàn)證重疊上升沿，以下邏輯與其關(guān)聯(lián)～cf_edge&cf_edge_ff&～cf_edge_ff[1]對于5∶4的比值，第二假設(shè)起始穩(wěn)定方式(即假設(shè)起始穩(wěn)定2方式)也提供小于(核心周期/2-鏈路周期/2)或鏈路周期的1/8的歪斜容差。在所述工作方式下，根據(jù)兩次順序檢測到的上述當(dāng)前下降沿的組合驗(yàn)證重疊的上升沿。例如，在兩個(gè)順序周期中檢測當(dāng)前下降沿的狀態(tài)，從而把檢測由混疊引起的重疊邊沿的風(fēng)險(xiǎn)減至最小。對于5∶4的比值，等待零方式提供小于(核心周期-鏈路周期)或鏈路周期的2/8的歪斜容差。在所述工作方式下，一旦檢測到采樣的cr_edge時(shí)鐘信號的0交叉狀態(tài)和采樣的cf_edge時(shí)鐘信號的恒定下降沿狀態(tài)，就確定有效邊沿信號(edge_valid)。對于5∶4的比值，第二等待零方式(即等待零2方式)也提供小于(核心周期-鏈路周期)或鏈路周期的2/8的歪斜容差。在第二等待零方式下，有效邊沿檢測器電路在檢測到采樣的cr_edge時(shí)鐘信號的0交叉狀態(tài)和采樣的cf_edge時(shí)鐘信號的恒定下降沿狀態(tài)后確定edge_valid信號?；蛘撸谝?guī)定的時(shí)段后沒有檢測到零交叉時(shí)的超時(shí)之后，在所述方式下可能產(chǎn)生edge_valid信號。具體地說，在一個(gè)實(shí)施例中，應(yīng)用了包括timeout_count_ff[11:0]信號的反饋環(huán)的超時(shí)計(jì)數(shù)器212(圖2所示)，在規(guī)定的時(shí)段過去后確定超時(shí)信號。一旦超時(shí)信號出現(xiàn)，有效邊沿檢測器就移位到假設(shè)起始穩(wěn)定2方式。圖5A描繪電路塊500A的示意圖，電路塊500A構(gòu)成同步脈沖產(chǎn)生電路116的一部分。如前所述，把來自相位檢測電路206的cf_edge信號輸送到至少一個(gè)延遲寄存器208，在一個(gè)實(shí)施例中所述至少一個(gè)延遲寄存器208包括多個(gè)觸發(fā)器334-344。有效邊沿檢測電路210包括”與”門502-506，后者接收觸發(fā)器334-344分接頭信號?！迸c”門502根據(jù)檢測到當(dāng)前下降沿狀態(tài)而確定curr_cf_edge信號。”與”門502的第一輸入是由觸發(fā)器336提供的反向cf_edge_ff[1]信號。第二輸入是由觸發(fā)器334提供的cf_edge_ff信號，第三輸入是反向cf_edge信號。因此，檢測當(dāng)前下降沿狀態(tài)的邏輯如下～cf_edge_ff[1]&cf_edge_ff&～cf_edge對于5∶4的時(shí)鐘比值，一旦檢測到時(shí)鐘前一個(gè)下降沿狀態(tài)，“與”門504就確定prev_cf_edge_54信號。提供給”與”門504的第一輸入是觸發(fā)器344的反向cf_edge_ff[5]信號。第二輸入是觸發(fā)器342的cf_edge_ff[4]，而第三輸入是觸發(fā)器340的反向cf_edge_ff[3]信號。因此，對于5∶4的時(shí)鐘比值，檢測前一個(gè)下降沿狀態(tài)的邏輯如下～cf_edge_ff[5]&cf_edge_ff[4]&～cf_edge_ff[3]對于4∶3的時(shí)鐘比值，一旦檢測到前一個(gè)下降沿狀態(tài)，“與”門506就確定prev_cf_edge_43信號。提供給”與”門506的第一輸入是觸發(fā)器342的反向cf_edge_ff[4]信號。第二輸入是觸發(fā)器340的cf_edge_ff[3]，而第三輸入是觸發(fā)器338的反向cf_edge_ff[2]信號。因此，對于4∶3的時(shí)鐘比值，檢測前一個(gè)下降沿的邏輯如下～cf_edge_ff[4]&cf_edge_ff[3]&～cf_edge_ff[2]在比值信號控制下的復(fù)用器(MUX)電路508接收prev_cf_edge_54信號和prev_cf_edge_43信號。當(dāng)鏈路時(shí)鐘域和核心時(shí)鐘域之間的時(shí)鐘比值為5∶4時(shí)，把比值信號設(shè)置為[10]。另一方面，當(dāng)時(shí)鐘比值為4∶3時(shí)，把比值信號設(shè)置為。在比值信號的控制下，MUX電路508合適地選擇prev_cf_edge_54信號，或確定為prev_cf_edge信號的prev_cf_edge_43信號，prev_cf_edge信號表示上面討論的前一個(gè)下降沿狀態(tài)。應(yīng)當(dāng)指出，可以通過增加”與”門和MUX電路的數(shù)目以及增加比值信號的寬度來提供非5∶4和4∶3的比值。圖5B描繪電路塊500B的示意圖，電路塊500B構(gòu)成同步脈沖產(chǎn)生電路116的另一部分。鑒于上述圖5A圖解說明對與下降沿狀態(tài)有關(guān)的cf_edge信號的處理過程，圖5B說明了對與上升沿狀態(tài)有關(guān)的cr_edge信號的處理過程。電路塊500B包括包含觸發(fā)器312-320的延遲寄存器208的一部分。此外，具有多個(gè)”與”門的有效邊沿檢測電路210的一部分被包括在電路塊500B中。具體地說，”與”門510-520處理由延遲寄存器208的分接頭提供的信號。而且，MUX電路522-524處理由”與”門510-520的對應(yīng)部分產(chǎn)生的信號?！芭c”門510產(chǎn)生表示當(dāng)前上升沿增大(plus)狀態(tài)的curr_cr_plus信號。cr_edge_ff信號將第一輸入提供給反向的”與”門510。cr_edge信號將第二輸入提供給”與”門510。這樣，檢測當(dāng)前上升沿增大狀態(tài)的邏輯如下～cr_edge_ff&cr_edge“與”門512通過利用cr_edge_ff[3]信號對反向的cr_edge_ff[4]信號進(jìn)行“與”運(yùn)算來確定prev_cr_plus_54信號，后者表示時(shí)鐘比值為5∶4的前一個(gè)上升沿增大狀態(tài)。類似地，“與”門514通過利用cr_edge_ff[2]信號對反向的cr_edge_ff[3]信號進(jìn)行“與”運(yùn)算來確定prev_cr_plus_43信號，后者表示時(shí)鐘比值為5∶4的前一個(gè)上升沿增大狀態(tài)。在比值信號的控制下，MUX電路522根據(jù)時(shí)鐘比值恰當(dāng)?shù)剡x擇pfev_cr_plus_54信號或prev_cr_plus_43信號?！芭c”門516通過對cr_edge_f信號和反向cr_edge信號進(jìn)行”與”運(yùn)算來確定curr_cr_minus信號，后者表示當(dāng)前上升沿減小(minus)狀態(tài)。”與”門518通過對cr_edge_ff[4]信號和反向cr_edge_ff[3]信號進(jìn)行”與”運(yùn)算來確定prev_cr_minus_54信號，后者表示比值為5∶4的前一個(gè)上升沿減小狀態(tài)?！迸c”門520通過對cr_edge_ff[3]信號和反向cr_edge_ff[2]信號進(jìn)行”與”運(yùn)算來確定prev_cr_minus_43信號，后者表示比值為4∶3的前一個(gè)上升沿減小狀態(tài)。在比值信號的控制下，MUX電路524根據(jù)時(shí)鐘比值恰當(dāng)?shù)剡x擇prev_cr_mins_54信號或prev_cr_minus_43信號。圖5C描繪電路塊500C，后者進(jìn)一步確定有效邊沿檢測電路210的一部分。如下表所述，在方式信號控制下的MUX電路526確定有效邊沿檢測電路210的工作方式表1方式信號和工作方式方式信號[1:0]選擇的工作方式00假設(shè)起始穩(wěn)定01假設(shè)起始穩(wěn)定210等待零11等待零2關(guān)于假設(shè)起始穩(wěn)定方式，當(dāng)方式信號設(shè)置為時(shí)，選擇curr_cf_edge信號并確定為edge_valid信號。假設(shè)起始穩(wěn)定方式的邏輯如下～cf_edge_ff[1]&cf_edge_ff&～cf_edge關(guān)于假設(shè)起始穩(wěn)定2方式，當(dāng)方式信號設(shè)置為時(shí)，”與”門528對由MUX電路508提供的curr_cf_edge信號和prev_cf_edge信號進(jìn)行”與”運(yùn)算，以便確定assume_start_stable2信號，后者接著由MUX電路526確定為edge_valid信號。在假設(shè)起始穩(wěn)定2方式下，當(dāng)前下降沿狀態(tài)和前一個(gè)下降沿狀態(tài)在edge_valid信號被確定前必須滿足條件。這就保證在兩次采樣之間的歪斜很小，因而避免了混疊。例如，比值為5∶4的假設(shè)起始穩(wěn)定2方式的邏輯如下(～cf_edge_ff[1]&cf_edge_ff&～cf_edge)&(～cf_edge_ff[5]&cf_edge_ff[4]&～cf_edge_ff[3])關(guān)于等待零方式，當(dāng)確定方式信號為[10]時(shí)，”與”門530對由”與”門510提供的curr_cr_plus信號和由MUX電路524提供的prev_cr_minus信號進(jìn)行”與”運(yùn)算，以便確定currp_prevm信號。”與”門532利用assume_start_stable2信號對currp_prevm信號進(jìn)行”與”運(yùn)算，以便確定轉(zhuǎn)發(fā)給”或”門電路534的wait1信號?！被颉遍T534的第二輸入由”與”門536和538產(chǎn)生。具體地說，”與”門536對由”與”門516提供的curr_cr_minus信號和由MUX電路522提供的prev_cr_plus信號進(jìn)行”與”運(yùn)算，確定currm_prevp信號?！迸c”門538在確定wait2信號后對assume_start_stable2信號和currm_prevp信號進(jìn)行”與”運(yùn)算?！盎颉遍T534在確定wait_for_zero信號后對wait1信號和wait2信號進(jìn)行”或”運(yùn)算。wait_for_zero信號是由MUX電路526在等待方式下為確定edge_valid信號選擇的。一旦檢測到零交叉狀態(tài)，等待零方式設(shè)置edge_valid，所述零交叉狀態(tài)是當(dāng)上升沿在前一個(gè)和當(dāng)前樣本之間往前或往后轉(zhuǎn)移，下降沿固定不變時(shí)出現(xiàn)的。不難理解，上升沿往前和往后轉(zhuǎn)移是由與”與”門530和536相關(guān)聯(lián)的邏輯檢測到的。例如，比值為5∶4的等待零方式的邏輯如下{[(～cf_edge_ff&cr_edge)&(cr_edge_ff[4])&～cf_edge_ff[3])]&assume_start_stable2}OR{[(cr_edge_ff&～cr_edge)&～cr_edge_ff[4]&cr_edge_ff[3])]&assume_start_stable2}關(guān)于等待零2方式，當(dāng)方式信號被確定為[11]時(shí)，由”與”門528提供的assume_start_stable2和由”或”門534提供的wait_for_zero信號將第一和第二輸入提供給在超時(shí)信號控制下的MUX電路540。正如由圖3的超時(shí)計(jì)數(shù)器212確定的那樣，如果在預(yù)定的超時(shí)周期后沒有檢測到零交叉，那么MUX電路540允許有效邊沿檢測電路210從等待零方式切換到假設(shè)起始穩(wěn)定2方式。在出現(xiàn)小偏移并且歪斜足夠小而不會(huì)出現(xiàn)零交叉時(shí)，這種包括零交叉超時(shí)條件的工作方式特別有用。與長時(shí)間等待零交叉(所述零交叉未出現(xiàn))相反，等待零2方式切換到假設(shè)起始穩(wěn)定2方式。圖6描繪說明時(shí)鐘比值為5∶4的鏈路和核心時(shí)鐘信號之間的不同歪斜的時(shí)序圖600。周期計(jì)數(shù)指的是具體時(shí)序序列中core_clock周期的編號。Core_clock信號602和link_clock信號604之間的重疊上升沿分別用箭頭606和608表示，其中，在core_clock和link_clock信號之間不存在歪斜。如前所述，這里描述的同步脈沖產(chǎn)生電路用于補(bǔ)償各種歪斜。例如，core_clock信號610-614分別表示+1.125ns、+0.75ns和+0.375ns的歪斜，其中箭頭616-620表示相對于link_clock604的上升沿608的上升沿。類似地，core_clock信號622-626分別表示-0.375ns、-0.75ns和-1.125ns的歪斜。對于這些負(fù)的歪斜，在core_clock中用箭頭628-632表示對應(yīng)的上升沿。應(yīng)當(dāng)指出，圖6描述的歪斜是說明性的，可能存在于core_c1ock和link_clock之間的其它歪斜處于本專利申請的技術(shù)范圍內(nèi)。圖7A描繪表700，后者進(jìn)一步說明與圖6描述的信號的上升時(shí)鐘沿相關(guān)聯(lián)的不同的歪斜。行610r-614r是與core_clock信號610-614相關(guān)聯(lián)的邏輯電平和歪斜數(shù)據(jù)的表格表示形式。類似地，行602r是與core_clock信號602相關(guān)聯(lián)的數(shù)據(jù)的表格表示形式，行622r-624r是與core_clock信號622-626相關(guān)的數(shù)據(jù)的表格表示形式。列702-716與周期計(jì)數(shù)和具體時(shí)序序列的core_clock周期數(shù)目對應(yīng)?！眗”指明升，”f”指明降(見圖7B)，”p1指明加1(+1)歪斜，”p2指明加2(+2)歪斜，”m1指明減1(-1)歪斜，而”m2指明減2(-2)歪斜。加歪斜或正歪斜定義為鏈路時(shí)鐘的標(biāo)準(zhǔn)重疊上升沿首次出現(xiàn)的、由核心時(shí)鐘信號中對應(yīng)的上升沿跟隨的狀態(tài)。類似地，減或負(fù)歪斜表示鏈路時(shí)鐘超過核心時(shí)鐘。例如，在列708中的3-rp1標(biāo)記表示列708的周期計(jì)數(shù)為3，對于所述周期計(jì)數(shù)，上升沿為加1歪斜。而且，列710的0-r0標(biāo)記表示列710的周期計(jì)數(shù)為0，并且所述周期計(jì)數(shù)的上升沿不必調(diào)整。在類似的方式下，列712的標(biāo)記1-rm1表示列712的周期計(jì)數(shù)為1，并且所述周期的上升沿為減1歪斜。列718表示對于具體的頻率組合和相關(guān)頻率比條件下，與特定行相關(guān)聯(lián)的歪斜(毫微妙)。列720表示用鏈路時(shí)鐘表示的與特定行相關(guān)的歪斜，列722提供用鏈路和核心周期表示歪斜的通用公式。細(xì)長圓表示對邊沿檢測采樣的位置，下畫線表示重疊上升沿出現(xiàn)的周期。例如，關(guān)于行610r，邏輯電平序列[10011001]與通過對link_clock604和core_clock610的上升沿采樣產(chǎn)生的邏輯電平對應(yīng)。在所述序列中，正如分別在列706和708的邏輯電平的細(xì)長圓表示的，采樣的上升沿出現(xiàn)在0到1的躍遷中，所述0到1的躍遷出現(xiàn)在周期2和3中。下畫線表示上升沿出現(xiàn)在周期3(列708)中。圖7B描繪表750，后者進(jìn)一步說明與圖6描述的信號的下降時(shí)鐘沿相關(guān)聯(lián)的不同的歪斜。與圖7A中的行610r-614r相似，行610f-614f為與core_clock信號610-614相關(guān)聯(lián)的邏輯電平和歪斜數(shù)據(jù)的表格表示形式。列752-766與具體的時(shí)序序列中周期計(jì)數(shù)和core_clock的周期數(shù)目對應(yīng)。列768也表示對于特定的頻率和相關(guān)聯(lián)的頻率比的組合，與特定行相關(guān)聯(lián)的歪斜(毫微妙)。列770表示用鏈路時(shí)鐘表示的與特定行相關(guān)的歪斜，列772提供用鏈路和核心時(shí)鐘周期表示歪斜的通用公式。細(xì)長圓表示采樣邊沿檢測的位置，下畫線表示重疊下降沿出現(xiàn)的周期。例如，行622f的電平[x0x1x0x1]表示對link_clock604和core_clock622的下降沿采樣。應(yīng)當(dāng)指出，標(biāo)記x意味著有效周期的出現(xiàn)。正如用環(huán)形的1到0躍遷表示的，在周期0可以檢測到重疊邊沿。圖8描述表800，后者說明與上升和下降時(shí)鐘沿相關(guān)聯(lián)的不同歪斜，所述上升和下降時(shí)鐘沿與驗(yàn)證電路系統(tǒng)的工作方式有關(guān)。行602、610-614和622-626表示邏輯電平部分和與core_clok602、610-614及622-626相關(guān)聯(lián)的歪斜數(shù)據(jù)。列708-714表示如圖7A給出的在core_clock的上升沿上采樣的鏈路時(shí)鐘電平，列756-762表示如圖7B給出的在core_clock的下降沿上采樣的鏈路時(shí)鐘電平。列802表示等待零(WFZ)方式和等待零2(WFZ2)方式適合于哪一個(gè)歪斜。列804表示假設(shè)起始穩(wěn)定(SS)方式和假設(shè)起始穩(wěn)定2(SS2)方式適合于哪一個(gè)歪斜。列806表示對于特定的頻率和相關(guān)聯(lián)的頻率比組合，與特定行相關(guān)的歪斜(毫微妙)。列808表示與關(guān)于鏈路時(shí)鐘的特定行相關(guān)聯(lián)的歪斜，而列810提供關(guān)于鏈路和核心時(shí)鐘周期的歪斜的通用公式。在圖解說明的表格格式中，標(biāo)號812描繪可以在等待零方式或等待零2方式下檢測出來的零交叉狀態(tài)。不難回憶，零交叉狀態(tài)是在上升沿在前一個(gè)和當(dāng)前樣本之間向前跳變或向后跳變，而下降沿一直停留不動(dòng)時(shí)出現(xiàn)的。關(guān)于標(biāo)號812，上升沿在0和m1之間跳變，而下降沿停留不動(dòng)。標(biāo)號814描繪可以在假設(shè)起始穩(wěn)定方式或假設(shè)起始穩(wěn)定2方式下檢測出來的當(dāng)前下降沿的狀態(tài)。不難回憶，通過檢測清晰的下降沿(在它周圍沒有其它下降沿)來舉例說明當(dāng)前下降沿狀態(tài)。此外，參考以上的描述，具體地說圖5A-5C所示的各種MUX配置，本專業(yè)的技術(shù)人員將明白，在假設(shè)起始穩(wěn)定方式和假設(shè)起始穩(wěn)定2方式下，本發(fā)明的實(shí)施例可以在相位檢測期間利用下降沿單獨(dú)地對第一時(shí)鐘信號采樣，從而省去cr_edge信號的產(chǎn)生和傳輸過程。此外，雖然在說明的相位檢測實(shí)施例中，利用核心時(shí)鐘信號(即較慢時(shí)鐘)對鏈路時(shí)鐘信號進(jìn)行采樣，但是顯然，時(shí)鐘采樣也可以以相反的方式實(shí)現(xiàn)，即對于本發(fā)明的目的，可以利用較快的時(shí)鐘信號對較慢的時(shí)鐘信號采樣。顯然，在這樣的一個(gè)實(shí)施例中，需要對邏輯以及信號電平和邊沿(即關(guān)于下降/上升沿、邏輯1和邏輯0等)在細(xì)節(jié)上已作過修改的地方作相應(yīng)的修改。圖9描繪同步產(chǎn)生電路204的一個(gè)實(shí)施例，同步產(chǎn)生電路204包括同步電路部分900、鏈路同步產(chǎn)生電路(即第一同步發(fā)生器)902和核心同步產(chǎn)生電路(即第二同步發(fā)生器)904。同步電路部分900接收edge_valid信號，并產(chǎn)生start_syncs_h_ff信號(即起始同步信號)，基本上以重疊的上升沿為中心。更準(zhǔn)確地說，edge_valid信號由同步產(chǎn)生狀態(tài)機(jī)906接收，所述同步產(chǎn)生狀態(tài)機(jī)906產(chǎn)生一組表示周期計(jì)數(shù)的狀態(tài)信號。在一個(gè)實(shí)施例中，狀態(tài)信號是state_ff[2:0]信號。每一個(gè)狀態(tài)信號都由觸發(fā)器908接收，觸發(fā)器908確定state_ff信號，所述state_ff信號被反饋給同步產(chǎn)生狀態(tài)機(jī)906，使得同步產(chǎn)生狀態(tài)機(jī)906能夠遍及其所有狀態(tài)。還把state_ff信號提供給起始同步邏輯電路910，同步邏輯電路910接收比值信號，以便產(chǎn)生start_syncs信號(即初始的起始同步信號)。觸發(fā)器912將start_syncs信號延遲一個(gè)周期，并將start_syncs_ff信號轉(zhuǎn)發(fā)給觸發(fā)器914，觸發(fā)器914利用core_clock信號的下降沿對start_syncs_ff信號采樣，以便將start_syncs_ff信號位移一個(gè)半個(gè)周期，并確定start_syncs_h_ff信號，所述start_syncs_h_ff信號基本上以重疊上升沿為中心。如上所述，所述start_syncs_h_ff信號被轉(zhuǎn)發(fā)給核心同步產(chǎn)生電路904，核心同步產(chǎn)生電路904包括觸發(fā)器916、核心同步發(fā)生器918和觸發(fā)器920-926。起初，觸發(fā)器916接收start_syncs_h_ff信號，將start_syncs_h_ff信號保持一個(gè)周期，并確定由核心同步發(fā)生器918接收的start_core_sync_ff信號。start_core_sync_ff信號激勵(lì)核心同步發(fā)生器918，核心同步發(fā)生器918根據(jù)比值信號產(chǎn)生core_sync_ff信號，通過觸發(fā)器922-926將所述core_sync_ff信號分段(stagged)，以便在核心時(shí)鐘域產(chǎn)生sync_c脈沖。如圖中所示，core_sync_ff信號返回到核心同步發(fā)生器。而且，核心同步發(fā)生器確定被觸發(fā)器920采樣并被返回到核心同步發(fā)生器918的core_cycle_ff[2:0]信號。為core_cycle_ff信號和core_sync_ff信號而設(shè)的反饋環(huán)可以幫助保持核心同步發(fā)生器918的脈沖產(chǎn)生性能。此外，start_syncs_h_ff信號被轉(zhuǎn)發(fā)給設(shè)置在鏈路時(shí)鐘域的鏈路同步發(fā)生電路系統(tǒng)902。鏈路同步發(fā)生電路902的電路系統(tǒng)與核心同步發(fā)生電路904的電路系統(tǒng)類似。觸發(fā)器928接收star_syncs_h_ff信號，并確定由鏈路同步發(fā)生器930接收的start_link_sync_ff信號。在把比值信號提供給鏈路同步發(fā)生器930之前，所述比值信號由觸發(fā)器932和934利用link_clock信號計(jì)時(shí)。鏈路同步發(fā)生器930產(chǎn)生link_sync_ff信號，后者由觸發(fā)器938利用link_clock采樣，并由觸發(fā)器940-944利用link_clock采樣。獲得的sync_1信號包括鏈路時(shí)鐘域的同步脈沖。與link_cycle_ff信號相關(guān)聯(lián)的觸發(fā)器936以及與link_sync_ff信號相關(guān)聯(lián)的觸發(fā)器938提供關(guān)于鏈路同步發(fā)生器930的反饋回路。本專業(yè)的技術(shù)人員應(yīng)當(dāng)明白，圖9所示的輸出級觸發(fā)器配置(即，在sync_c信號路徑中的觸發(fā)器924和926和在sync_1路徑上的觸發(fā)器940、942和944)適合于許多變型并且在一個(gè)實(shí)施例中可以根據(jù)實(shí)際的設(shè)計(jì)方案以各個(gè)域的延遲/分布樹的一部分的形式提供。圖10描繪與圖9的同步產(chǎn)生電路204相關(guān)聯(lián)的時(shí)序圖1000。再次以link_clock信號和core_clock信號之間的5∶4的時(shí)鐘頻率比作為例子。周期計(jì)數(shù)指的是core_clock信號在具體的時(shí)序系列中的編號。具體地說，時(shí)序圖1000說明，edge_valid信號由同步產(chǎn)生狀態(tài)機(jī)906接收，為產(chǎn)生合適的同步脈沖，所述同步產(chǎn)生狀態(tài)機(jī)906在鏈路和核心時(shí)鐘域產(chǎn)生狀態(tài)計(jì)數(shù)。根據(jù)比值信號，同步產(chǎn)生狀態(tài)機(jī)從0到最大值計(jì)數(shù)(在說明的實(shí)施例中，由state_ff[2:0]引起的最大值為7)。起始同步邏輯電路910(圖9中)產(chǎn)生start_syncs信號，以便當(dāng)state_ff[2:0]為4(這是周期3，即，重疊上升沿前的周期)時(shí)確定start_syncs_ff信號。start_syncs_ff信號被觸發(fā)器914延遲半個(gè)周期。這產(chǎn)生基本上以重疊上升沿為中心的start_syncs_h_ff信號。關(guān)于核心同步電路904，start_syncs_h_ff信號由觸發(fā)器916再延遲半個(gè)周期。start_core_sync_ff信號激勵(lì)core_cycle_ff信號的產(chǎn)生，core_cycle_ff信號激勵(lì)core_sync_ff信號的產(chǎn)生，隨后，core_sync_ff信號激勵(lì)core_cycle_ff信號的產(chǎn)生等等。如先前關(guān)于圖9所說明的，適當(dāng)?shù)貙ore_sync_ff信號分段，以便以sync_c信號的形式提供所述信號。類似地，關(guān)于鏈路同步電路902，start_syncs_h_ff信號由觸發(fā)器928延遲半個(gè)周期。此后，start_link_sync_ff信號激勵(lì)link_cycle_ff信號的產(chǎn)生，link_cycle_ff信號激勵(lì)link_sync_ff信號的產(chǎn)生，隨后，link_sync_ff信號激勵(lì)link_cycle_ff信號的產(chǎn)生等等。如先前關(guān)于圖9所說明的，再次通過觸發(fā)器940-944將link_sync_ff信號適當(dāng)?shù)胤侄危员阋詓ync_1信號的形式提供所述信號。圖11描繪同步脈沖產(chǎn)生方法的一個(gè)實(shí)施例。在方塊1100，利用第二時(shí)鐘信號對第一時(shí)鐘信號進(jìn)行采樣，以便確定第一和第二時(shí)鐘信號的重疊上升沿。在方塊1102，根據(jù)第一和第二時(shí)鐘信號之間的歪斜容差驗(yàn)證重疊上升沿。在方塊1104，產(chǎn)生表示已驗(yàn)證的重疊上升沿的有效邊沿信號。可以通過或者檢測重疊的邊沿(例如，假設(shè)起始穩(wěn)定方式或假設(shè)起始穩(wěn)定2方式)或者檢測零交叉(例如，零等待方式或零等待2方式)來驗(yàn)證有效邊沿信號，因而，抑制了由時(shí)鐘信號混疊引起的重疊邊沿。因此，根據(jù)適當(dāng)?shù)臅r(shí)鐘比值，若干工作方式以可配置方式提供較大的歪斜容差。在方塊1106，對有效邊沿信號作出響應(yīng)，在第一時(shí)鐘域產(chǎn)生同步脈沖，并且在第二時(shí)鐘域產(chǎn)生同步脈沖。圖12描繪可以與上文中描述的電路系統(tǒng)(具體地說，參照圖2和3描述的電路系統(tǒng))一起工作的相位檢測方法的一個(gè)實(shí)施例。在方塊1200，利用第二時(shí)鐘信號的上升沿對第一時(shí)鐘信號進(jìn)行采樣，以便確定具有0到1躍遷的第一采樣時(shí)鐘信號，所述采樣時(shí)鐘信號表示第一和第二時(shí)鐘信號中的重疊上升沿。在一個(gè)實(shí)施例中，在第一和第二時(shí)鐘信號之間的重疊邊沿出現(xiàn)之前確定第一采樣時(shí)鐘信號。應(yīng)當(dāng)指出，可以配置關(guān)于重疊上升沿和重疊下降沿的邏輯。在方塊1202，利用第二時(shí)鐘信號的下降沿對第一時(shí)鐘信號進(jìn)行采樣，以便確定具有1到0躍遷的第二采樣時(shí)鐘信號，所述第二采樣時(shí)鐘信號表示時(shí)鐘信號中的重疊上升沿。與第一采樣時(shí)鐘信號類似，也可以在第一和第二時(shí)鐘信號之間的重疊上升沿出現(xiàn)之前確定第二采樣時(shí)鐘信號。正如關(guān)于方塊1200所說明的，可以與重疊上升沿有關(guān)地或者與重疊下降沿有關(guān)地實(shí)現(xiàn)本發(fā)明的方法。因此，在本實(shí)施例中，同步脈沖發(fā)生器利用在較慢時(shí)鐘域中運(yùn)行的邏輯檢測兩個(gè)時(shí)鐘之間的重疊邊沿，從而提供更好的時(shí)序。此外，借助于再一個(gè)實(shí)施例，在上面提到的某些方式下，也可以僅僅使用第二采樣時(shí)鐘信號來實(shí)現(xiàn)本發(fā)明的方法。圖13描繪同步產(chǎn)生方法的一個(gè)實(shí)施例。在方塊1300，作為對比值和表示重疊邊沿的有效邊沿信號的響應(yīng)，產(chǎn)生基本上以第一和第二時(shí)鐘信號之間的重疊上升沿/下降沿為中心的起始同步信號。在方塊1302，作為對起始同步信號的響應(yīng)，確定第一時(shí)鐘域中的第一同步脈沖。在方塊1304，作為對起始同步信號的響應(yīng)，確定第二時(shí)鐘域中的第二同步脈沖，使得第一和第二同步脈沖基本上同時(shí)被確定。因此，本文中描述的系統(tǒng)和方法允許歪斜容差，從不產(chǎn)生同步脈沖的通用PLL產(chǎn)生高速同步脈沖。而且，本文中描述的系統(tǒng)和方法，即使在同步脈沖發(fā)生器初步檢測到重疊邊沿和開始產(chǎn)生同步脈沖后，允許時(shí)鐘之間出現(xiàn)漂移。圖14A描繪與同步脈沖發(fā)生器的一個(gè)實(shí)施例相關(guān)聯(lián)的另一個(gè)時(shí)序圖1400的一部分，其中l(wèi)ink_clock信號和core_clock信號之間的時(shí)鐘頻率比為4∶3。在具體的時(shí)序系列中，周期計(jì)數(shù)指的是core_clock周期的編號。具體地說，時(shí)序圖1400分別說明了觸發(fā)器324-330、”與”門332和觸發(fā)器334及336(示于圖3中)的輸出pd_cf1_ff、pd_cf2_ff、pd_cf3_ff、pd_cf4_ff、cf_edge、cf_edge_ff和cf_edge_ff[1]。開始時(shí)，例如，如標(biāo)號1402、1404和1406所示，在core_clock的下降沿對link_clock采樣。應(yīng)該注意，如標(biāo)號1408、1410和1412所示，在周期2期間檢測到的1到0的躍遷。此外，由于在說明的link_clock和core_clock之間沒有出現(xiàn)歪斜，所以系統(tǒng)處于假設(shè)起始穩(wěn)定方式，其中，檢測到用標(biāo)號1414表示的與邏輯組合{～cf_edge&cf_edge_ff&～cf_edge_ff[1]}對應(yīng)的下降沿的組合。圖14B描繪時(shí)序圖1450，它是圖14A所示的時(shí)序圖1400的繼續(xù)。在所述時(shí)序圖中，有效邊沿檢測電路210、同步產(chǎn)生狀態(tài)機(jī)906、起始同步邏輯電路910、觸發(fā)器912和觸發(fā)器914的輸出分別表示為edge_valid、state_ff[2:0]、start_syncs_ff和start_syncs_h_ff。另外，關(guān)于核心同步器電路系統(tǒng)904，觸發(fā)器916、觸發(fā)器920和觸發(fā)器922的輸出分別表示為start_core_sync_ff、core_cycle_ff和core_sync_ff。類似地，關(guān)于鏈路同步器電路系統(tǒng)902，觸發(fā)器928、觸發(fā)器936和觸發(fā)器938的輸出分別表示為start_link_sync_ff、link_cycle_ff和link_sync_ff。因此，應(yīng)當(dāng)指出，這里描述的同步脈沖發(fā)生器可以適用于任何比值N∶M(包括比值5∶4以外的時(shí)鐘域比值)的時(shí)鐘域。雖然已經(jīng)參照某些圖解說明描述了本發(fā)明，但是應(yīng)當(dāng)指出，這里給出和描述的本發(fā)明的形式僅作為說明性實(shí)施例對待。在不脫離由附屬的權(quán)利要求書確定的本發(fā)明的精神和范圍的情況下，可以進(jìn)行各種變化、替換和修改。權(quán)利要求1.一種在時(shí)鐘同步器(100)中工作的同步脈沖發(fā)生器(116)，用于實(shí)現(xiàn)設(shè)置在第一時(shí)鐘域的第一電路系統(tǒng)(103A)和設(shè)置在第二時(shí)鐘域的第二電路系統(tǒng)(103B)之間的數(shù)據(jù)傳送，其中，所述第一時(shí)鐘域以第一時(shí)鐘信號(108)工作，所述第二時(shí)鐘域以第二時(shí)鐘信號(106)工作，所述第一和第二時(shí)鐘信號(108、106)具有N個(gè)第一時(shí)鐘周期與M個(gè)第二時(shí)鐘周期的比值，其中，N/M≥1，所述同步脈沖發(fā)生器(116)包括相位檢測電路系統(tǒng)(200)，用于利用所述第二時(shí)鐘信號(106)對所述第一時(shí)鐘信號(108)進(jìn)行采樣，以便確定所述第一和所述第二時(shí)鐘信號(108、106)的重疊邊沿；驗(yàn)證電路系統(tǒng)(202)，它根據(jù)所述第一和第二時(shí)鐘信號(108、106)的歪斜容差驗(yàn)證所述重疊邊沿，并對其作出響應(yīng)而產(chǎn)生有效邊沿信號(edge_valid)；以及同步產(chǎn)生電路系統(tǒng)(204)，它響應(yīng)所述有效邊沿信號(edge_valid)，在所述第一時(shí)鐘域產(chǎn)生同步脈沖(sync_l)和在所述第二時(shí)鐘域產(chǎn)生同步脈沖(sync_c)。2.如權(quán)利要求1所述的同步脈沖發(fā)生器(116)，其中，所述相位檢測電路系統(tǒng)(200)還包括第一邏輯部分(302-310)，用于利用所述第二時(shí)鐘信號(106)的上升沿對所述第一時(shí)鐘信號(108)進(jìn)行采樣，以便確定具有0到1躍遷的第一采樣時(shí)鐘信號(cr_edge)，所述0到1的躍遷表示在所述第一和第二時(shí)鐘信號(108、106)中的重疊上升沿；以及第二邏輯部分(324-332)，用于利用所述第二時(shí)鐘信號(106)的下降沿對所述第一時(shí)鐘信號(108)進(jìn)行采樣，以便確定具有1到0躍遷的第二采樣時(shí)鐘信號(cf_edge)，所述1到0的躍遷表示在所述第一和第二時(shí)鐘信號(108、106)中的重疊上升沿。3.如權(quán)利要求2所述的同步脈沖發(fā)生器(116)，其中，根據(jù)檢測到關(guān)于所述第二采樣時(shí)鐘信號(cf_edge)的當(dāng)前下降沿組合來確定所述有效邊沿信號(edge_valid)。4.如權(quán)利要求3所述的同步脈沖發(fā)生器(116)，其中，所述當(dāng)前下降沿組合包括{～cf_edge&cf_edge_ff&～cf_edge_ff[1])的邏輯組合。5.如權(quán)利要求3所述的同步脈沖發(fā)生器(116)，其中，根據(jù)順序地兩次檢測到所述當(dāng)前下降沿組合來確定所述有效邊沿信號(edge_valid)。6.如權(quán)利要求2所述的同步脈沖發(fā)生器(116)，其中，根據(jù)檢測到所述第一采樣時(shí)鐘信號(cr_edge)中的零交叉狀態(tài)和所述第二采樣時(shí)鐘信號(cf_edge)中的恒定下降沿狀態(tài)來確定所述有效邊沿信號(edge_valid)。7.如權(quán)利要求2所述的同步脈沖發(fā)生器(116)，其中，在沒有在所述第一采樣時(shí)鐘信號(cr_edge)中檢測到零交叉狀態(tài)的超時(shí)時(shí)段之后確定所述有效邊沿信號(edge_valid)。8.一種用于時(shí)鐘同步器(100)中的同步脈沖產(chǎn)生方法，用于實(shí)現(xiàn)設(shè)置在第一時(shí)鐘域的第一電路系統(tǒng)(103A)和設(shè)置在第二時(shí)鐘域的第二電路系統(tǒng)(103B)之間的數(shù)據(jù)傳送，其中，所述第一時(shí)鐘域以第一時(shí)鐘信號(108)工作，所述第二時(shí)鐘域以第二時(shí)鐘信號(106)工作，所述第一和第二時(shí)鐘信號(108、106)具有N個(gè)第一時(shí)鐘周期與M個(gè)第二時(shí)鐘周期的比值，其中，N/M≥1，所述方法包括利用所述第二時(shí)鐘信號(106)對所述第一時(shí)鐘信號(108)進(jìn)行采樣，以便確定所述第一和第二時(shí)鐘信號(108、106)的重疊邊沿；根據(jù)所述第一和第二時(shí)鐘信號(108、106)之間的歪斜容差驗(yàn)證所述重疊邊沿；產(chǎn)生表示已驗(yàn)證的重疊邊沿的有效邊沿信號(edge_valid)；以及響應(yīng)所述有效邊沿信號(edge_valid)，產(chǎn)生所述第一時(shí)鐘域的同步脈沖(sync_l)和第二時(shí)鐘域的同步脈沖(sync_c)。9.如權(quán)利要求8所述的方法，其中，利用所述第二時(shí)鐘信號(106)對所述第一時(shí)鐘信號(108)采樣的所述操作還包括利用所述第二時(shí)鐘信號(106)的上升沿對所述第一時(shí)鐘信號(108)進(jìn)行采樣，以便產(chǎn)生具有0到1躍遷的第一采樣時(shí)鐘信號(cr_edge)，所述0到1的躍遷表示所述第一和第二時(shí)鐘信號(108、106)中的所述重疊上升沿；以及利用所述第二時(shí)鐘信號(106)的下降沿對所述第一時(shí)鐘信號(108)進(jìn)行采樣，以便產(chǎn)生具有1到0躍遷的第二采樣時(shí)鐘信號(cf_edge)，所述1到0的躍遷表示所述第一和第二時(shí)鐘信號(108、106)中的所述重疊上升沿。10.如權(quán)利要求8或9所述的方法，其中，產(chǎn)生所述有效邊沿信號(edge_valid)的所述操作還包括根據(jù)檢測到以下各種參數(shù)之一來確定所述有效邊沿信號(edge_valid)(i)關(guān)于所述第二采樣時(shí)鐘信號(cf_edge)的當(dāng)前下降沿；(ii)所述當(dāng)前下降沿的順序兩次的組合；(iii)所述第一采樣時(shí)鐘信號(cr_edge)中的零交叉狀態(tài)和所述第二采樣時(shí)鐘信號(cf_edge)中的恒定下降沿狀態(tài)；以及(iv)其中未在所述第一采樣時(shí)鐘信號(cr_edge)中檢測到零交叉狀態(tài)的超時(shí)時(shí)段的終止。全文摘要可編程同步脈沖發(fā)生器(116)和同步脈沖產(chǎn)生方法可以用于時(shí)鐘同步器(100)中，以便實(shí)現(xiàn)配置在第一時(shí)鐘域的第一電路系統(tǒng)(103A)和配置在第二時(shí)鐘域的第二電路系統(tǒng)(103B)之間的數(shù)據(jù)傳送。第一時(shí)鐘域以第一時(shí)鐘信號(108)工作，第二時(shí)鐘域以第二時(shí)鐘信號(106)工作。相位檢測電路系統(tǒng)(200)利用第二時(shí)鐘信號(106)對第一時(shí)鐘信號(108)采樣，確定第一和第二時(shí)鐘信號(108，106)的重疊邊沿。驗(yàn)證電路系統(tǒng)(202)根據(jù)第一和第二時(shí)鐘信號(108，106)之間的歪斜容差驗(yàn)證重疊邊沿并對其作出響應(yīng)而產(chǎn)生有效邊沿信號(edge_valid)。同步產(chǎn)生電路(204)響應(yīng)有效邊沿信號(edge_valid)，在第一時(shí)鐘域產(chǎn)生同步脈沖(sync_1)，在第二時(shí)鐘域產(chǎn)生同步脈沖(sync_c)。文檔編號H03K3/78GK1725144SQ20051008952公開日2006年1月25日申請日期2005年7月22日優(yōu)先權(quán)日2004年7月23日發(fā)明者R·W·阿德基森,R·L·阿克爾曼申請人:惠普開發(fā)有限公司