專利名稱：動態(tài)邏輯暫存器以及動態(tài)暫存輸出信號的方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種動態(tài)邏輯暫存器及暫存器功能，且特別是有關(guān)于一種因應(yīng)邏輯計算功能提供暫存輸出的動態(tài)邏輯暫存器。
背景技術(shù)：
本發(fā)明是以在美國2003年8月27日申請的暫時申請案號60/498187的全部內(nèi)容與目的作為本發(fā)明的權(quán)益主張。
同時，本發(fā)明是與以下美國部份連續(xù)案共同審理，該部分連續(xù)案與本發(fā)明具有一位共同的受讓人與至少一位共同的發(fā)明人，且結(jié)合其全部的內(nèi)容和目的來作為本申請案的參考文獻(xiàn)。

一般集成電路皆使用大量的暫存器，尤其是具有同步管線結(jié)構(gòu)的集成電路。暫存器邏輯元件是用來讓裝置與電路的輸出可以維持一段時間，以使這些輸出可被其它裝置和電路所接收。如在一種管線式的微處理器(Pipeline Microprocessor)時脈系統(tǒng)中，其暫存器用來閂鎖(latch)一給定的管線階級的輸出信號可以維持在一個時脈循環(huán)周期(Clock Cycle)中，藉此使得在后續(xù)階級的輸入電路可以在該給定的管線階級產(chǎn)生另一新的輸出信號時同時接收之前產(chǎn)生的輸出信號。
在過去所運用的復(fù)雜邏輯運算電路中，如，多重輸入多工器(muxes)，多位元編碼器等，常伴隨著用來維持自運算電路(evaluation circuits)輸入或輸出的暫存器。一般來說，這些暫存器都與設(shè)定時間和維持時間的需求有關(guān)，而這二種需求均會限制前級中的運算電路。此外，暫存器還具有相對應(yīng)的時脈-輸出(clock-to-output)關(guān)系的時間特性，同樣的會限制后級中的運算電路。因此，暫存器的“速率”基本上是依據(jù)其數(shù)據(jù)-輸出(data-to-output)的時間關(guān)系來判斷，亦即，由其設(shè)定時間加上時脈-輸出的時間總和來判斷。
假若在一邏輯運算電路的前后端使用一傳統(tǒng)的暫存器電路，則會在一管線系統(tǒng)中造成延遲，其累積的結(jié)果將導(dǎo)致操作速率明顯減緩。其中，造成這些延遲中的一個顯著來源是來自于設(shè)定時間的需求，該需求為滿足邏輯運算電路以確保暫存輸出的穩(wěn)定。因此，有必要減少這些延遲以使每一階級中可增加額外的時間，同時可因此提升該管線系統(tǒng)的整體速率。又，另有必要使管線系統(tǒng)的特性最佳化，使其在多元廣泛的操作環(huán)境中可提供更佳的效能。

發(fā)明內(nèi)容
依據(jù)本發(fā)明所提供的一較佳實施例的一種動態(tài)邏輯暫存器，其包括運算元件的互補對(complementary pair)，延遲反向邏輯電路，動態(tài)計算器，閂鎖邏輯電路以及一維持電路。該運算元件的互補對是對應(yīng)于一時脈信號且提供一預(yù)充電節(jié)點和一運算節(jié)點。該延遲反向邏輯接收該時脈信號且輸出一完成信號，該完成信號是該時脈信號的一延遲且反向的形式。該動態(tài)計算器耦接在該預(yù)充電節(jié)點和該運算節(jié)點之間，且在該時脈信號的一操作邊緣和該完成信號的下一操作邊緣之間的運算期間中，依據(jù)至少一輸入數(shù)據(jù)信號計算出一種邏輯函數(shù)。而對應(yīng)于時脈與完成信號及預(yù)充電節(jié)點狀態(tài)的閂鎖邏輯電路，可使一輸出節(jié)點的狀態(tài)在運算期間中由該預(yù)充電節(jié)點的狀態(tài)來決定，另外，尚需箝住(clamp)該預(yù)充電節(jié)點以防止數(shù)據(jù)信號的波動傳送至輸出節(jié)點。該維持電路耦接至輸出節(jié)點以便在該輸出節(jié)點處于三態(tài)(Tri-State)時維持著該輸出節(jié)點的狀態(tài)，或使該輸出節(jié)點不被驅(qū)動至一特定邏輯狀態(tài)。
在各種不同的實施例中，運算元件的互補對包括P-通道上拉元件(Pull-up Device)和N-通道下拉元件(Pull-down Device)。該動態(tài)計算器可以是很簡單的電路或很復(fù)雜的電路。該動態(tài)邏輯暫存器包括一輸出緩沖器/反向器，該輸出緩沖器/反向器具有一耦接至輸出節(jié)點的輸入端和一耦接至反向輸出節(jié)點的輸出端。
在一實施組態(tài)中，該閂鎖邏輯包括一N-通道傳遞元件(Pass Device)，第一和第二P-通道上拉元件，一箝住(clamp)元件和一由N-通道下拉元件所形成的短堆疊(stack)。該N-通道傳遞元件包括一閘極，其接收上述的完成信號，以及一汲極和源極，其耦接在該預(yù)充電節(jié)點和一上拉控制節(jié)點之間。第一P-通道上拉元件包括一閘極，其接收上述的完成信號，以及一汲極和源極，其耦接在源極電壓和該上拉控制節(jié)點之間。第二P-通道上拉元件包括一閘極，其耦接至該上拉控制節(jié)點，以及一汲極和源極，其耦接在源極電壓和該輸出節(jié)點之間。該箝住元件耦接在該預(yù)充電節(jié)點和該運算節(jié)點之間且對應(yīng)于該完成信號，用以在該完成信號處于低(low)位準(zhǔn)狀態(tài)時使預(yù)充電節(jié)點箝住(clamp)至該運算節(jié)點。
短堆疊的N-通道下拉元件耦接在輸出節(jié)點和接地之間且由時脈信號和預(yù)充電節(jié)點所控制。該箝住元件可包括一反向器，該反向器具有一輸出端和一耦接至該完成信號的輸入端；一N-通道箝住元件，其具有一耦接在該預(yù)充電節(jié)點和該運算節(jié)點之間的汲極和源極，以及一閘極，其耦接至該反向器的輸出端。短堆疊的N-通道下拉元件包括第一和第二N-通道堆疊元件。第一N-通道堆疊元件包括一用以接收該時脈信號的閘極，一耦接至該輸出節(jié)點的汲極以及一源極。第二N-通道堆疊元件包括一耦接至該預(yù)充電節(jié)點的閘極，一耦接至第一N-通道下拉元件的源極的汲極以及一耦接至接地(ground)的源極。
依據(jù)本發(fā)明的一實施例的動態(tài)閂鎖電路包括一動態(tài)電路，一延遲反向器，一閂鎖電路和一維持電路。該動態(tài)電路在時脈信號是低位準(zhǔn)時對第一節(jié)點進(jìn)行預(yù)充電且在該時脈信號進(jìn)行至高位準(zhǔn)時拉低第二節(jié)點處的位準(zhǔn)，藉此進(jìn)行第一邏輯函數(shù)的運算以控制第一節(jié)點的狀態(tài)。該延遲反向器接收該時脈信號且提供一延遲反向時脈信號。該閂鎖電路促使一輸出節(jié)點的狀態(tài)在運算期間中被第一節(jié)點的狀態(tài)所控制，其中所謂的運算期間是開始于該時脈信號進(jìn)行至高位準(zhǔn)時且結(jié)束于該延遲反向時脈信號進(jìn)行至低位準(zhǔn)時，此外，尚可箝住該第一節(jié)點以隔離該輸出節(jié)點。
在上述情況下，該閂鎖電路可包括第一和第二N-通道元件，一反向器，一P-通道元件和一堆疊元件。第一N-通道元件在該延遲反向時脈信號是高位準(zhǔn)時使第三節(jié)點耦接至第一節(jié)點。該反向器接收該延遲反向時脈信號且提供一延遲時脈信號。第二N-通道元件在該延遲時脈信號是高位準(zhǔn)時使第一節(jié)點和第二節(jié)點相耦接。該P-通道元件在該延遲反向時脈信號是低位準(zhǔn)時將第三節(jié)點拉高。該堆疊元件在第三節(jié)點是低位準(zhǔn)時將該輸出節(jié)點拉高且在運算期間若第一節(jié)點是高位準(zhǔn)時將該輸出節(jié)點拉低。該堆疊元件包括第二P-通道元件和第三，第四N-通道元件。第二P-通道元件在第三節(jié)點是低位準(zhǔn)時將該輸出節(jié)點拉高。第三與第四N-通道元件，是在該輸出節(jié)點和接地之間串聯(lián)耦接，用以在該時脈信號和第一節(jié)點都是高位準(zhǔn)時將該輸出節(jié)點拉低。
依據(jù)本發(fā)明的一實施例所揭露的一種動態(tài)暫存輸出信號的方法包括當(dāng)時脈信號是低位準(zhǔn)時對第一節(jié)點進(jìn)行預(yù)充電，當(dāng)時脈信號進(jìn)行至高位準(zhǔn)時釋放(Release)第一節(jié)點且拉低第二節(jié)點，當(dāng)時脈信號處于高位準(zhǔn)時在第一和第二節(jié)點之間算出一種邏輯函數(shù)以控制第一節(jié)點的邏輯狀態(tài)，延遲反向該時脈信號以提供一延遲反向時脈信號，在一開始于時脈信號轉(zhuǎn)高位準(zhǔn)及結(jié)束于延遲反向時脈信號轉(zhuǎn)低位準(zhǔn)的運算期間中，以第一節(jié)點來控制該輸出節(jié)點的邏輯狀態(tài)，以及在運算期間中維持輸出節(jié)點的邏輯狀態(tài)，包括在延遲反向時脈信號為低位準(zhǔn)狀態(tài)時箝住第一節(jié)點至第二節(jié)點。
上述方法可包括緩沖與反向該輸出節(jié)點。該方法包括傳送該第一節(jié)點的邏輯狀態(tài)至一上拉控制節(jié)點，若該上拉控制節(jié)點是低位準(zhǔn)時，將該輸出節(jié)點拉高，若該第一節(jié)點是高位準(zhǔn)時，將該輸出節(jié)點拉低。該方法可包括將該輸出節(jié)點與該上拉控制節(jié)點隔離，以及將第一節(jié)點箝住至低位準(zhǔn)，使耦接在該輸出節(jié)點和一低位準(zhǔn)節(jié)點之間的堆疊元件關(guān)閉。該方法亦可包括反向該延遲反向時脈信號以提供一延遲時脈信號，且在該延遲時脈信號是高位準(zhǔn)狀態(tài)時驅(qū)動一N-通道元件以箝住第一節(jié)點至第二節(jié)點。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合所附圖式，作詳細(xì)說明如下。


圖1依據(jù)先前所揭示的相關(guān)發(fā)明的一較佳實施例的動態(tài)邏輯暫存器的示意圖。
圖2依據(jù)本發(fā)明的一較佳實施例的動態(tài)邏輯暫存器的示意圖，其包括一種使輸出節(jié)點隔離用的箝住機(jī)構(gòu)。
圖3是顯示第2圖的動態(tài)邏輯暫存器的操作時序圖。
圖4依據(jù)本發(fā)明的一較佳實施例的一種動態(tài)暫存輸出信號方法的流程圖。
100動態(tài)邏輯暫存器 101、103節(jié)點105動態(tài)計算器 107預(yù)充電節(jié)點109延遲反向邏輯電路 111限制邏輯電路115外加邏輯電路 117運算節(jié)點119上拉控制節(jié)點 12初始輸出節(jié)點123反向器/緩沖器125維持電路125A第一反向器 125B第二反向器200動態(tài)邏輯電路 201，203節(jié)點301，302，303運算期間 305未定狀態(tài)具體實施方式
以下的說明，是在一特定實施例及其必要條件下而提供，可使一般熟習(xí)此技術(shù)者能夠明了以實施本發(fā)明。然而，各種對該較佳實施例所作的修改，對熟習(xí)此項技術(shù)者而言是顯而易見，并且，在此所討論的一般原理，亦可應(yīng)用至其他實施例。因此，本發(fā)明并不限于此處所展示與敘述的特定實施例，而是具有與此處所揭露的原理與新穎特征相符的最大范圍。
本案的發(fā)明人認(rèn)識到由于邏輯電路所需的暫存輸出，其“速度”乃為該邏輯電路的關(guān)鍵因子，以及為使整體的設(shè)計最佳化，可藉由如元件數(shù)目的減少等方式以使速率增加及使所消耗的芯片面積下降?；谝陨闲枨?，本案發(fā)明人已開發(fā)一種動態(tài)邏輯暫存器，其提供該邏輯運算函數(shù)所需的閂鎖輸入和暫存輸出，該邏輯函數(shù)可較快于先前組態(tài)且可最小化堆疊中的N-通道元件，藉此增加速度及減少芯片上的元件與線路布局面積，其中，該堆疊用以隔離輸出信號的取樣狀態(tài)，請參考圖1至圖4來作進(jìn)一步的說明，當(dāng)在一管線架構(gòu)中需大量使用一種使數(shù)據(jù)可由一階級傳送至另一階級的暫存器時，本發(fā)明的實施例中所提供的動態(tài)邏輯暫存器可使全部元件的操作速率增快很多且使芯片布局面積下降。
圖1是依據(jù)先前所揭示的相關(guān)發(fā)明(美國申請案號是10/730703)的一較佳實施例的動態(tài)邏輯暫存器100的示意圖。動態(tài)邏輯暫存器100的輸入部份包括一P-通道元件P1和一N-通道元件N2，其組成一運算元件的互補對，其中，P1的源極P1耦接至源極電壓VDD且其汲極耦接至一預(yù)充電節(jié)點107以提供一信號TOP。一動態(tài)計算電路105耦接在節(jié)點107和N2的汲極之間，N2的源極耦接至接地。該動態(tài)計算電路105可以是一種簡單如N-通道元件的設(shè)計，亦或可包括更復(fù)雜的運算邏輯組態(tài)。在任何情況下，該動態(tài)計算電路105在時脈信號CLK是高位準(zhǔn)時將該TOP信號拉低以進(jìn)行“運算”。而雖然圖中僅顯示單一數(shù)據(jù)信號(DATA)提供至動態(tài)計算電路105以進(jìn)行計算，但熟悉此技術(shù)者將知悉任何數(shù)量的數(shù)據(jù)信號皆可在該運算過程中被使用。其中，該動態(tài)計算電路105所進(jìn)行或計算的邏輯函數(shù)，其范圍可以是很簡單或很復(fù)雜。
該輸入時脈信號CLK經(jīng)由節(jié)點101提供至P1與N2的閘極，再分別傳送至延遲反向邏輯電路109的輸入端和N-通道元件N5的閘極。以下將詳加說明一耦接至延遲反向邏輯電路109的限制(Qualifying)邏輯電路111。
DATA輸入信號是經(jīng)由節(jié)點103提供至該動態(tài)計算電路105的輸入端。此外，節(jié)點107耦接至N-通道元件N6的閘極，N6的汲極則耦接至N5的源極，而N6的源極耦接至接地。N5的汲極耦接至N-通道元件N4的源極，N4的汲極耦接至一初始(preliminary)輸出節(jié)點121。該延遲反向邏輯電路109的輸出端耦接至節(jié)點117以提供一運算完成信號EC，其中運算節(jié)點117耦接至P2，N3和N4的閘極。P2的源極耦接至VDD。該節(jié)點107耦接至N-通道傳遞元件N3的源極，N3的汲極耦接至一上拉控制節(jié)點119而提供一上拉控制信號PC。該節(jié)點119耦接至P2的汲極和P3的閘極。外加邏輯(AdditionalLogic)115耦接在VDD和P3的源極之間。P3的汲極耦接至N4的汲極而在初始輸出節(jié)點121上提供一輸出信號Q。一維持電路125耦接至節(jié)點121，該維持電路125包括一第一反向器125A，其輸入端耦接至節(jié)點121以接收Q信號且其輸出端耦接至第二反向器125B的輸入端，該第二反向器125B的輸出端耦接至節(jié)點121。在一實施例中，該維持電路125是一種較弱的維持電路，其需由上拉元件P3或下拉元件N4-N6的堆疊來進(jìn)行強化(Over-powered)。
該輸出節(jié)點121耦接至反向器/緩沖器123的輸入端，該反向器/緩沖器123的輸出端產(chǎn)生一種反向的輸出信號QB。“緩沖”對驅(qū)動下一邏輯或閂鎖電路的輸入端是有利的，尤其是在元件P3和N4-N6的堆疊通常對該節(jié)點121顯示一種三態(tài)以及該反向器125B相對而言屬一種較弱元件的情況下。該反向器/緩沖器123可由一非反相的緩沖器來取代以防止邏輯反向。然而，一非反向的緩沖器通常以背對背(Back-to-Back)的反向器來實施，這樣可能會使不期望的延遲增加且會增加時脈至輸出的延遲時間。
如先前揭示的美國申請案10/730703中所述者，互相連接的各元件P2，N3，P3，N4及該外加邏輯電路115形成一種TOP信號用的閂鎖機(jī)構(gòu)，其狀態(tài)是在CLK的上升邊緣和EC信號的下降邊緣之間的短運算期間中決定。該EC信號是一CLK的延遲反向信號，在此是參考成一反向延遲時脈信號。在運算期間的TOP狀態(tài)經(jīng)由傳遞元件N3而傳送至PC信號。若該動態(tài)運算邏輯信號將該TOP拉低，則該TOP使該N6關(guān)閉且該PC使P3導(dǎo)通。若該外加邏輯電路115在運算期間已將VDD提供至P3的源極，則一種邏輯“高”狀態(tài)可經(jīng)由P3提供至該輸出信號Q。若該外加邏輯電路115在此期間關(guān)閉，則即使P3導(dǎo)通，Q的狀態(tài)仍保持在先前由該維持電路125所建立的狀態(tài)。隨著該延遲期間之后，該EC進(jìn)行至低位準(zhǔn)，使N3和N4關(guān)閉，P2接通，其將該PC拉高，因此使P3關(guān)閉且使該輸出Q成為三態(tài)。該較弱的維持電路125使Q在EC進(jìn)行至低位準(zhǔn)之后在該時脈周期的其余時段中保持在其已算出的位準(zhǔn)。
當(dāng)EC信號經(jīng)由一結(jié)合元件N5的閂鎖機(jī)構(gòu)而進(jìn)行至低位準(zhǔn)時，代表該暫存作用已完成。當(dāng)CLK進(jìn)行至低位準(zhǔn)(且因此當(dāng)EC進(jìn)行至高位準(zhǔn)而使N4導(dǎo)通)時，則N5關(guān)閉，因此可在第二半周的時脈周期中保持反向輸出信號QB的狀態(tài)。在此半周的期間中，當(dāng)該EC仍維持低位準(zhǔn)時，P3亦會保持為關(guān)閉狀態(tài)，而輸出Q則會保持著三態(tài)狀態(tài)。同時，在元件P1導(dǎo)通且N2關(guān)閉的狀況下，會使TOP預(yù)充電至一種高邏輯(logic high)狀態(tài)。在該延遲之后，當(dāng)EC進(jìn)行至高位準(zhǔn)時，元件N3導(dǎo)通，允許該TOP(其經(jīng)由P1而拉高)在PC上保持著一種高位準(zhǔn)，因此使P3保持著關(guān)閉。
該延遲反向邏輯電路109可以用不同的方式來實現(xiàn)，例如，以串聯(lián)方式耦接一或多個反向器。該限制邏輯電路111與延遲反向邏輯電路109結(jié)合運用，可以有效禁止EC信號在CLK進(jìn)行至高位準(zhǔn)時成為“高”位準(zhǔn)狀態(tài)，這樣可防止已求出的邏輯函數(shù)TOP經(jīng)由N3傳送至該輸出QB。在功能上，這樣可使設(shè)計者在后續(xù)的時脈周期中保持住QB的先前狀態(tài)。
動態(tài)邏輯暫存器100提供一動態(tài)電路的速率和運算的可組合性，除可有效降低輸入數(shù)據(jù)的維持時間外，尚可使暫存器具有輸出數(shù)據(jù)保留(Retention)性質(zhì)。該動態(tài)邏輯暫存器100展示出一種零設(shè)定時間、短維持時間以及極微小(nominal)的時脈-輸出時間，促使其速度會較一種以閂鎖器配置于邏輯計算器前后的組合快很多。在延遲反向的CLK與上述的閂鎖機(jī)構(gòu)組合后會提供一極短之間隔期間，可允許該動態(tài)計算器的輸出TOP傳送至該輸出Q。在該運算期間之后，當(dāng)CLK在剩余的半周期中一高位準(zhǔn)狀態(tài)時，該堆疊P3，N4，N5和N6會一起運作，且在隨后的半周期中，當(dāng)該CLK是低位準(zhǔn)及高位準(zhǔn)狀態(tài)時，即會在該輸出節(jié)點121上保持著三態(tài)的情況，藉此，維持電路125即會在運算期間中將Q的狀態(tài)保持成先前出現(xiàn)的狀態(tài)。本發(fā)明所揭露的動態(tài)邏輯暫存器100，其所提供的復(fù)雜的邏輯運算函數(shù)的輸入閂鎖和輸出暫存作用，可將在LATCH-LOGIC-LATCH組合中常看到的設(shè)定時間需求消除，致使數(shù)據(jù)-輸出特性的時間較短。
在多元廣泛的操作環(huán)境下，如，在一種由低溫，低壓和一可產(chǎn)生快速P-通道元件和低速N-通道元件的過程來表示的環(huán)境中，有必要將動態(tài)邏輯暫存器的特性最佳化以提供優(yōu)越的性能。而在各種模擬中知悉，由包括3個N-通道元件N4-N6的儲存節(jié)點隔離堆疊中，其呈現(xiàn)一種改良該動態(tài)邏輯暫存器100的速率和性能的機(jī)會。熟悉此項技術(shù)者將了解一N-或P-堆疊中元件數(shù)目的降低可使速度獲得改良且進(jìn)一步造成物料的節(jié)省。例如，須知悉的是當(dāng)由2元件式堆疊進(jìn)行至3元件式堆疊時，若欲在3元件式堆疊中維持著一與2元件式堆疊中相同的下拉強度，則不只需要另一晶體管，且3個晶體管中的每一個必須較2元件式堆疊中的元件的寬度大1.5倍。因此，芯片電路布局上需要更多的面積以提供相同的下拉強度。
圖2是依據(jù)本發(fā)明的一較佳實施例所實現(xiàn)的動態(tài)邏輯暫存器200示意圖，其與該動態(tài)邏輯暫存器100相同的元件和組件是以相同的參考符號來表示。由3個N-通道元件N4-N6所構(gòu)成的堆疊縮減成由2個N-通道元件N5和N6所構(gòu)成的堆疊，其中N4已刪除，而由N5的汲極直接耦接至該初始輸出節(jié)點121。載有EC信號的節(jié)點117提供至反向器U1的輸入端，該反向器U1在其位于節(jié)點201上的輸出端上提供一種EC的反向信號(稱為ECB信號)。由于該運算完成信號EC是CLK的延遲反向信號，則該ECB信號即為一有效的CLK延遲信號，稱之為延遲時脈信號。節(jié)點201耦接至一新N-通道元件N7的閘極，該N7的汲極耦接至節(jié)點107(該TOP信號)且其源極耦接至N2的汲極。N2的汲極形成一種可發(fā)出一運算信號EV的節(jié)點203。以類似于動態(tài)邏輯暫存器100的手段中，該N2的汲極，或EV信號，在CLK確定是高位準(zhǔn)狀態(tài)時會被下拉成低位準(zhǔn)，以便由動態(tài)計算電路105來進(jìn)行運算。
當(dāng)該EC信號成為低位準(zhǔn)時，有必要隔離輸出節(jié)點121提供Q信號，而此種隔離功能是由先前的動態(tài)邏輯暫存器100的元件P3和N4來達(dá)成。隔離輸出信號Q是考慮到在電路中沒有失當(dāng)?shù)牟僮鹘Y(jié)果下由DATA輸入信號所可能造成的干擾。通常將輸入信號需要保持穩(wěn)定的時間稱之為“保持(hold)”時間。在該保持時間屆滿之后，DATA輸入已不需保持穩(wěn)定。在動態(tài)邏輯電路200中將N4刪除會使N-通道元件的堆疊由3個元件下降至2個元件，但卻無法提供一種將N-通道元件N5和N6所提供的路徑隔離的機(jī)構(gòu)，造成輸出節(jié)點121無法與接地端隔離。因此，若估算TOP信號是處于低位準(zhǔn)，則DATA信號在EC成為低位準(zhǔn)之后所形成的任何波動(且N5由CLK信號所導(dǎo)通)可能造成TOP變成為高位準(zhǔn)狀態(tài)，N6的導(dǎo)通將Q信號拉低使輸出狀態(tài)惡化。
然而，反向器U1和N-通道元件N7集合而成的一種閂鎖或箝制機(jī)構(gòu)，會在EC信號處于低位準(zhǔn)時將節(jié)點107箝住(clamp)至與節(jié)點203同位準(zhǔn)，而使TOP信號不會成為高位準(zhǔn)(雖DATA有波動造成)，直到CLK隨后進(jìn)行至低位準(zhǔn)以便在下一運算周期對該TOP信號進(jìn)行預(yù)充電時為止。此種改良式的動態(tài)邏輯暫存器200可確保TOP信號由EC下降至低位準(zhǔn)時仍保持著低位準(zhǔn)直到CLK下次又成為低位準(zhǔn)為止。因此，當(dāng)EC轉(zhuǎn)為低位準(zhǔn)時，ECB會變成高位準(zhǔn)而使N7導(dǎo)通且將TOP信號箝住至EV的邏輯狀態(tài)。這樣會在相關(guān)的期間迫使TOP信號成為低位準(zhǔn)，使DATA信號的任何波動(其可能另外使TOP信號成為高位準(zhǔn))現(xiàn)在即可經(jīng)由N-通道元件N7所吸收。以此種方式可故意使TOP在EC成為低位準(zhǔn)時放電，于是在CLK信號的剩余半周期中可使該輸出信號Q被隔離。
圖3是顯示動態(tài)邏輯暫存器200的操作時序圖，其中CLK，EC，ECB，DATA，TOP，EV，PC，Q和QB信號對時間軸繪成。在T0時，CLK信號是低位準(zhǔn)，使TOP信號預(yù)充電成“高”邏輯位準(zhǔn)。該EC信號最初是處于高位準(zhǔn)使P2關(guān)閉且使N3導(dǎo)通，因此該PC信號最初由該TOP信號經(jīng)由N3而拉至高位準(zhǔn)。該ECB信號是EC信號的反向狀態(tài)，因此最初是處于低位準(zhǔn)而使N7關(guān)閉。P3和N5關(guān)閉以提供一種三態(tài)情況至該Q信號，即由維持電路125保持Q信號在先前的狀態(tài)。在所描述的情況中，Q信號最初在T0時是處于邏輯”高”狀態(tài)，而QB信號是處于低位準(zhǔn)狀態(tài)，DATA信號最初是處于高位準(zhǔn)狀態(tài)。在所示的特殊組態(tài)中，該動態(tài)計算電路105在DATA信號處于高位準(zhǔn)時會有效耦接節(jié)點107和203。因此，即使CLK處于低位準(zhǔn)時N2關(guān)閉，TOP信號最初也會經(jīng)由該動態(tài)計算電路105將EV信號拉高。
運算期間是開始于CLK信號的每一上升邊緣且結(jié)束于延遲反向時脈信號EC的下降邊緣。該運算期間的時段是由延遲反向邏輯電路109的”延遲量”來定義。該CLK信號在下一時間點T1上升，使P1關(guān)閉且使N2和N5導(dǎo)通以初始化一如標(biāo)號301所示的第一運算期間。而該EV信號在N2導(dǎo)通時被拉低。TOP信號在運算期間的狀態(tài)取決于該動態(tài)計算電路105對該DATA信號所進(jìn)行的運算。在所示的動態(tài)計算電路105的實施例中，該DATA信號在時間T1時處于高位準(zhǔn)使動態(tài)計算電路105進(jìn)行運算以便在運算期間301將TOP信號拉低，于是使N6關(guān)閉。由于EC信號在運算期間301仍保持著高位準(zhǔn)，因此TOP的狀態(tài)經(jīng)由N3傳送至PC信號，同樣也使PC信號變成低位準(zhǔn)而使P3導(dǎo)通。假設(shè)該外加邏輯電路115在運算期間將VDD提供至P3的源極，則Q信號會被拉高(或仍保持著高位準(zhǔn))而QB信號會被拉低(或仍保持著低位準(zhǔn))。
在T2時，由于該延遲反向邏輯電路109的延遲期間已屆滿，則EC信號成為低位準(zhǔn)而使N3關(guān)閉、P2導(dǎo)通以及使該運算期間301結(jié)束。ECB信號成為高位準(zhǔn)使N7導(dǎo)通而將節(jié)點107箝住至節(jié)點203，使得N2導(dǎo)通時EV將TOP信號拉低。PC信號又經(jīng)由P2而被VDD拉高，使P3關(guān)閉。由于CLK處于高位準(zhǔn)，則N5保持著導(dǎo)通。在DATA保持高位準(zhǔn)時，TOP信號處于低位準(zhǔn)而維持N6關(guān)閉，于是該Q信號被隔離。在CLK處于高位準(zhǔn)的T3半周期期間，DATA信號成為低位準(zhǔn)。雖然N2仍然導(dǎo)通，但有賴于動態(tài)計算電路105的特殊組成，造成TOP信號的狀態(tài)將不能決定，造成DATA信號的波動可能意外地促使TOP信號成為高位準(zhǔn)。雖然反向器U1在剩余周期中將ECB拉高且使N7導(dǎo)通，然而，TOP的保持低位準(zhǔn)以及N6關(guān)閉，卻使Q仍保持著隔離狀態(tài)。在這種方式中，DATA信號的波動將不會造成威脅而使Q信號拉低。該維持電路125在CLK是高位準(zhǔn)的剩余周期中會使Q信號保持高位準(zhǔn)，而反向器123會使QB信號保持在邏輯“低”位準(zhǔn)。
在隨后的時間T4中，發(fā)生CLK信號的一個下降邊緣，造成N2關(guān)閉及P1回復(fù)導(dǎo)通的狀態(tài)，于是TOP信號又再次經(jīng)由P1的VDD而預(yù)充電成為高位準(zhǔn)。在CLK信號在T4成為低位準(zhǔn)時，N5關(guān)閉，使得即使該TOP拉高而導(dǎo)通N6，該輸出節(jié)點121仍保持著隔離狀態(tài)。由于CLK在時間T4變成低位準(zhǔn)時N2關(guān)閉，且由于ECB仍是高位準(zhǔn)而使N7導(dǎo)通，TOP不再被EV拉低，相對地，EV卻被TOP拉高。在EC信號于時間T5變成高位準(zhǔn)時，N3導(dǎo)通，使TOP的高位準(zhǔn)又一次經(jīng)由該傳遞元件N3而傳送至PC信號，此時該PC信號保持高位準(zhǔn)且P3關(guān)閉。由于DATA是低位準(zhǔn)且N2和N7關(guān)閉，因此在時間T5后，CLK為低位準(zhǔn)的剩余周期時段，如標(biāo)號305所示者，EV的狀態(tài)是未定的。雖然EV由于先前已被驅(qū)動成高位準(zhǔn)而仍保持著高位準(zhǔn)狀態(tài)，且也可能因為被DATA的高度干擾而驅(qū)動成高位準(zhǔn)，但該EV的狀態(tài)在這段時間中仍是不合邏輯的。
在CLK信號于時間T6時的一個上升邊緣開始時操作上基本上是相同的。然而，在此種情況下，該DATA信號(其在CLK信號的前一上升邊緣時是高位準(zhǔn))是低位準(zhǔn)且大約在與該CLK信號在時間T6時相同的時間時確定成為高位準(zhǔn)。在EC信號成為低位準(zhǔn)時，在由時間T6至下一時間T7的第二運算期間中，由于DATA信號是高位準(zhǔn)，因此DATA信號可藉由該動態(tài)計算電路105以充份的時間操作來正確地計算出，而使得Q和QB信號可確定成正確的狀態(tài)。在這種方式中，熟悉此項技術(shù)者可知悉該設(shè)定時間即使在DATA信號的移轉(zhuǎn)時間與CLK的初始運算時間幾乎相同的情況下，仍會因為邏輯函數(shù)而可成功計算出其值為一有效值零。在CLK信號下一個上升邊緣時間T8到EC信號的下一個下降邊緣時間T9之間的第三運算期間，如標(biāo)號303所示，操作情況是類似的。然而，在此種情況下，DATA信號是設(shè)定成低邏輯位準(zhǔn)，促使該動態(tài)計算電路105無法進(jìn)行運算，而使TOP信號保持高位準(zhǔn)，N6維持導(dǎo)通狀態(tài)。由于EC信號仍保持著高位準(zhǔn)，則N3導(dǎo)通且該TOP的高位準(zhǔn)狀態(tài)會傳送至PC信號而使P3關(guān)閉。該CLK信號使N5導(dǎo)通，且由于TOP仍保持著高位準(zhǔn)，則Q信號大約在時間T8時經(jīng)由下拉元件N5和N6所形成的短堆疊而放電至低邏輯位準(zhǔn)，而該QB信號也大約在時間T8時由反向器123設(shè)定成高位準(zhǔn)。當(dāng)EC信號在時間T9成為低位準(zhǔn)而使該運算期間303結(jié)束時，該PC信號經(jīng)由P2而被VDD拉高(或保持著高位準(zhǔn))，使P3關(guān)閉。雖然DATA在時間T9時保持著低位準(zhǔn)的情況下該TOP信號仍可保持著高位準(zhǔn)，但該TOP信號仍經(jīng)由N7而由EV箝住至低位準(zhǔn)，此乃因ECB信號成為高位準(zhǔn)所造成。因此，在該運算期間303屆滿時，P3和N6元件又一次提供一種三態(tài)情況至Q信號。類似于先前所述的方式，由該維持電路125在該周期的剩余時段中維持著Q信號的狀態(tài)。在此種方式中，該Q和QB信號在運算期間會進(jìn)行切換且在該運算期間屆滿之后的CLK周期期間中仍會保持著穩(wěn)定狀態(tài)。
當(dāng)EC信號經(jīng)由元件P2，P3，N3，N5，N6，N7和U1所形成的閂鎖和箝住邏輯電路而成為低位準(zhǔn)時，在每一運算期間屆滿時該暫存功能即已完成。該EC信號成為低位準(zhǔn)會使N3關(guān)閉且使P2導(dǎo)通，P2會將PC信號拉高使P3關(guān)閉，且TOP信號經(jīng)由ECB而由N7拉低。因此，在CLK信號是高位準(zhǔn)時的第一前半時脈周期中，Q信號會由該上拉元件P3與由下拉元件N5和N6所形成的短堆疊隔離。在CLK信號成為低位準(zhǔn)以開始該時脈周期的第二半周時，N5會關(guān)閉且當(dāng)EC信號仍保持著低位準(zhǔn)以及P3亦保持關(guān)閉時，則可保持Q信號(其仍由上拉與下拉元件保持著隔離狀態(tài))的狀態(tài)。同時，P1的導(dǎo)通與N2的關(guān)閉，會造成該TOP信號預(yù)充電至高位準(zhǔn)。當(dāng)EC信號成為高位準(zhǔn)時，N3導(dǎo)通，允許TOP信號的高位準(zhǔn)狀態(tài)傳送至PC信號，于是使P3保持著關(guān)閉。由每一運算期間屆滿至下一運算期間開始時，該Q和QB信號的狀態(tài)由該維持電路125維持著而與輸入數(shù)據(jù)信號的變化無關(guān)。
該外加邏輯115電路的功能是無視或防止Q信號上有高位準(zhǔn)的邏輯輸出。該限制邏輯電路111耦接或與延遲反向邏輯電路109結(jié)合，以便在CLK信號成為高位準(zhǔn)時有效地禁止EC信號成為高位準(zhǔn)，這樣可防止表示運算邏輯函數(shù)的TOP信號不會經(jīng)由N3傳送至輸出端QB。這樣的功能可使一設(shè)計者在必要時可在后續(xù)的時脈周期中維持Q和QB信號的先前狀態(tài)。
圖4是依據(jù)本發(fā)明的一較佳實施例的一種動態(tài)暫存輸出信號的方法流程圖。操作開始于步驟401中，在時脈信號是低位準(zhǔn)時，第一節(jié)點會被預(yù)先充電。在步驟403中，當(dāng)時脈信號轉(zhuǎn)移至高位準(zhǔn)以開啟一邏輯函數(shù)的運算時，如，動態(tài)計算電路105在該時脈信號確定是高位準(zhǔn)時，會依據(jù)一或多個輸入數(shù)據(jù)信號來執(zhí)行一種邏輯函數(shù)的運算時，第一節(jié)點會被釋放(released)且第二節(jié)點被拉低以控制第一節(jié)點的邏輯狀態(tài)。在步驟405中，該時脈信號被延遲且被反向以提供一種延遲反向時脈信號。例如，該延遲反向邏輯電路109將該CLK信號延遲以提供EC信號。該時脈延遲的期間可被設(shè)定以提供一種確保該邏輯函數(shù)被計算完成時所需的最小延遲。在同步管線結(jié)構(gòu)中，如，在一種管線式微處理器或類似物件中，階級的延遲可依據(jù)每一級所對應(yīng)的邏輯函數(shù)而改變。另一方式是可依據(jù)最小的時間需求決定一般的延遲時間以計算出在各階級中所需的最長邏輯運算期間。該延遲的期間所建立的一種運算期間，起始于該時脈信號的操作上的轉(zhuǎn)移點(例如，CLK的上升邊緣)，以及相對于該延遲反向時脈信號的下一轉(zhuǎn)移點(例如，EC下一次的下降邊緣)。
在步驟407中，該輸出節(jié)點的邏輯狀態(tài)是依據(jù)運算期間所決定的第一節(jié)點的邏輯狀態(tài)來控制。請參考該動態(tài)邏輯暫存器100，若TOP在運算期間保持著高位準(zhǔn)狀態(tài)，則Q信號會被閂鎖成低位準(zhǔn)，但若TOP在運算期間拉到低位準(zhǔn)狀態(tài)，則Q信號會被閂鎖成高位準(zhǔn)狀態(tài)。在步驟409中，該輸出節(jié)點(例如，Q信號)的邏輯狀態(tài)會在運算期間屆滿和下一運算期間開始之間維持著。這包括在運算期間或至少在CLK信號下次變低之間，箝制第一節(jié)點至第二節(jié)點以從第一節(jié)點隔離該輸出節(jié)點。在所示的實施例中，由U1所反向而成的EC信號會提供一延遲時脈信號ECB，其在該運算期間結(jié)束之后會使N7導(dǎo)通。這樣可將TOP拉低直到CLK下次又變成低位準(zhǔn)時為止，于是將該堆疊元件N6關(guān)閉而隔離該輸出節(jié)點。在這種方式中，一旦邏輯狀態(tài)在每一運算期間屆滿時決定后，輸出狀態(tài)即會被維持住直到下一運算期間，以確保輸出信號的完整性，無論輸入數(shù)據(jù)信號變動與否。在步驟411中，緩沖與反向該輸出節(jié)點以驅(qū)動隨后的輸入端。
依據(jù)本發(fā)明的一較佳實施例的動態(tài)邏輯暫存器，其提供一種動態(tài)電路在速率和運算上的可組合性，其不僅有效降低輸入數(shù)據(jù)的維持時間，同時也使暫存器具有輸出數(shù)據(jù)保留特性，另外更顯示一種零設(shè)定時間，一很短的保持時間和一極短的時脈-輸出時間，因此使該項設(shè)計較另一種在邏輯計算器前后都設(shè)有閂鎖器的組態(tài)快很多。一CLK的延遲反向信號(例如，EC信號)在與閂鎖和箝住機(jī)構(gòu)組合時可提供一種較短的運算期間，此運算期間可允許該動態(tài)計算器的輸出(例如，TOP信號)傳送至初始輸出節(jié)點(例如，Q信號)。在該運算期間之后，各輸出堆疊元件(例如，P3，N5，N6)在該CLK信號是高位準(zhǔn)時的剩余半周期中一起操作，且在隨后當(dāng)CLK信號是低位準(zhǔn)與高位準(zhǔn)時的半周期中，會使三態(tài)情況提供至該初始的輸出節(jié)點。U1和N7形成一種箝住電路以使TOP保持低位準(zhǔn)，這樣有利于該輸出節(jié)點的隔離，且可在堆疊組態(tài)中刪除N-通道元件，以便在多元廣泛的操作環(huán)境中使展現(xiàn)出最佳化的效能。特別是，較小(例如，較窄)的N-通道元件可用來使短堆疊(二個元件)維持著與三個元件時相同的下拉強度。同時，也可增加速度以及減少芯片線路布局上的面積。
依據(jù)本發(fā)明的一較佳實施例所提供的一動態(tài)邏輯暫存器機(jī)構(gòu)，亦可對復(fù)雜的邏輯計算函數(shù)提供一種輸入閂鎖和輸出暫存的功能。另外，由于本發(fā)明可消除常見于LATCH-LOGIC-LATCH組態(tài)中所需的設(shè)定時間，因此可使數(shù)據(jù)-輸出的時間特性明顯減少。動態(tài)邏輯暫存器機(jī)構(gòu)對簡單以至復(fù)雜的邏輯運算函數(shù)提供了閂鎖輸入和暫存輸出，可較目前的組態(tài)快很多。當(dāng)使用于需依賴大量的暫存器將數(shù)據(jù)一級傳過一級的管線架構(gòu)時，本發(fā)明即可使整體元件的操作速率大大地增加。
雖然，本發(fā)明是以較佳實施例來做詳細(xì)的描述，但其他的較佳實施例及變化亦為可能且是可預(yù)期的。例如，動態(tài)計算電路可依需求而設(shè)計成簡單或非常復(fù)雜。另外，限制邏輯電路與外加邏輯電路亦可省略或以熟悉本技術(shù)領(lǐng)域者可了解到的任何適當(dāng)方式加以實現(xiàn)。此外，雖然本發(fā)明所揭露的實施方式是利用金屬氧化半導(dǎo)體(MOS)型態(tài)的元件，其包括了互補式金屬氧化半導(dǎo)體元件，如NMOS與PMOS晶體管等，惟其依然可以利用類似態(tài)樣或類比的技術(shù)型態(tài)與架構(gòu)來實施，例如雙極性元件或是類似的元件等等。
權(quán)利要求
1.一種動態(tài)邏輯暫存器，其特征在于其包括一運算元件互補對，對應(yīng)于一時脈信號且提供一預(yù)充電節(jié)點和一運算節(jié)點；一延遲反向邏輯電路，用以接收該時脈信號且輸出一由該時脈信號延遲與反向而成的完成信號；一動態(tài)計算器，其耦接在預(yù)充電節(jié)點和該運算節(jié)點之間，在一該時脈信號的運作邊緣和該完成信號的下一邊緣之間的運算期間中，根據(jù)至少一輸入數(shù)據(jù)信號來運算一邏輯函數(shù)；一閂鎖邏輯電路，對應(yīng)于該時脈信號、該完成信號以及該預(yù)充電節(jié)點的狀態(tài)，是在該運算期間中使一輸出節(jié)點的狀態(tài)可由該預(yù)充電節(jié)點的狀態(tài)來決定，箝住該預(yù)充電節(jié)點以防止至少一數(shù)據(jù)信號的波動傳送至該輸出節(jié)點；以及一維持電路，其耦接至該輸出節(jié)點。
2.根據(jù)權(quán)利要求1所述的動態(tài)邏輯暫存器，其特征在于其中所述的運算元件互補對包括一P-通道元件，具有一用來接收該時脈信號的閘極，一耦接在一源極電壓和該預(yù)充電節(jié)點之間的汲極和源極；以及一N-通道元件，具有一用來接收該時脈信號的閘極，一耦接在該運算節(jié)點和接地端之間的汲極和源極。
3.根據(jù)權(quán)利要求1所述的動態(tài)邏輯暫存器，其特征在于其中所述的閂鎖邏輯包括一N-通道傳遞元件，具有一用來接收該完成信號的閘極，一耦接在該預(yù)充電節(jié)點和一上拉控制節(jié)點之間的汲極和源極；一第一P-通道上拉元件，具有一用來接收該完成信號的閘極，一耦接在一源極電壓和該上拉控制節(jié)點之間的汲極和源極；一第二P-通道上拉元件，具有一耦接至該上拉控制節(jié)點的閘極，一耦接在一源極電壓和該輸出節(jié)點之間的汲極和源極；一箝住元件，耦接在該預(yù)充電節(jié)點和該運算節(jié)點之間且對應(yīng)于該完成信號，用以在該完成信號在低位準(zhǔn)時箝住該預(yù)充電節(jié)點至該運算節(jié)點；以及一短堆疊式N-通道下拉元件，耦接在該輸出節(jié)點和接地端之間，且由該時脈信號和該預(yù)充電節(jié)點所控制。
4.根據(jù)權(quán)利要求3所述的動態(tài)邏輯暫存器，其特征在于其中所述的箝住元件包括一反向器，具有一輸入端和一輸出端，該輸入端耦接至該完成信號；以及一N-通道箝住元件，包括一耦接在該預(yù)充電節(jié)點和該運算節(jié)點之間的汲極和源極，一耦接至該反向器的輸出端的閘極。
5.根據(jù)權(quán)利要求3所述的動態(tài)邏輯暫存器，其特征在于其中所述的短堆疊式N-通道下拉元件包括一第一N-通道堆疊元件，包括一用來接收該時脈信號之閘極，一耦接至該輸出節(jié)點的汲極以及一源極；以及一第二N-通道堆疊元件，包括一耦接至該預(yù)充電節(jié)點的閘極，一耦接至該第一N-通道下拉元件的源極的汲極以及一耦接至接地端的源極。
6.根據(jù)權(quán)利要求3所述的動態(tài)邏輯暫存器，其特征在于其中更包括一外加邏輯電路，耦接在源極電壓和該第二P-通道上拉元件之間，用以防止該輸出節(jié)點的選定狀態(tài)。
7.根據(jù)權(quán)利要求1所述的動態(tài)邏輯暫存器，其特征在于其中更包括一輸出緩沖器/反向器，具有一耦接至該輸出節(jié)點的輸入端以及耦接至一反向輸出節(jié)點的輸出端。
8.一種動態(tài)閂鎖電路，其特征在于其包括一動態(tài)電路，在時脈信號是低位準(zhǔn)時對第一節(jié)點進(jìn)行預(yù)充電，以及在時脈信號轉(zhuǎn)為高位準(zhǔn)時將第二節(jié)點拉高，以便計算一邏輯函數(shù)來控制第一節(jié)點的狀態(tài)；一延遲反向器，用以接收該時脈信號以及提供一延遲反向時脈信號；一閂鎖電路，耦接至該動態(tài)電路和該延遲反向器，用以在一開始于該時脈信號轉(zhuǎn)為高位準(zhǔn)狀態(tài)且結(jié)束于下一反向延遲時脈信號轉(zhuǎn)為低位準(zhǔn)狀態(tài)的運算期間中，使一輸出節(jié)點的狀態(tài)由第一節(jié)點的狀態(tài)來控制，以及箝住該第一節(jié)點以隔離該輸出節(jié)點；以及一維持電路，耦接至該輸出節(jié)點。
9.根據(jù)權(quán)利要求8所述的動態(tài)閂鎖電路，其特征在于其中所述的動態(tài)電路包括一P-通道元件，用以在該時脈信號是低位準(zhǔn)時對第一節(jié)點進(jìn)行預(yù)充電；一邏輯電路，耦接在第一和第二節(jié)點之間，用以計算該邏輯函數(shù)；一N-通道元件，耦接至該第二節(jié)點，用以在該時脈信號變成高位準(zhǔn)時使該邏輯電路計算該邏輯函數(shù)。
10.根據(jù)權(quán)利要求8所述的動態(tài)閂鎖電路，其特征在于其中所述的閂鎖電路包括一第一N-通道元件，用以在該延遲反向時脈信號是高位準(zhǔn)時耦接一第三節(jié)點至該第一節(jié)點；一反向器，用以接收該延遲反向時脈信號以及提供一延遲時脈信號；一第二N-通道元件，用以在該延遲時脈信號是高位準(zhǔn)時使該第一節(jié)點和第二節(jié)點耦接在一起；一第一P-通道元件，用以在該延遲反向時脈信號是低位準(zhǔn)時將該第三節(jié)點拉高；以及一堆疊元件，耦接至該輸出節(jié)點，在該第三節(jié)點是低位準(zhǔn)時將該輸出節(jié)點拉高且在該運算其間若第一節(jié)點是高位準(zhǔn)時將該輸出節(jié)點拉低。
11.根據(jù)權(quán)利要求10所述的動態(tài)閂鎖電路，其特征在于其中所述的堆疊元件包括一第二P-通道元件，其在該第三節(jié)點是低位準(zhǔn)時將該輸出節(jié)點拉高；以及一第三和一第四N-通道元件，是以串聯(lián)方式耦接于該輸出節(jié)點和接地端之間，用以在該時脈信號和第一節(jié)點都是高位準(zhǔn)時將該輸出節(jié)點拉低。
12.根據(jù)權(quán)利要求8所述的動態(tài)閂鎖電路，其特征在于其更包括一外加邏輯電路，耦接至該閂鎖電路，以防止該輸出節(jié)點的一預(yù)定的邏輯狀態(tài)。
13.一種動態(tài)暫存輸出信號的方法，其特征在于其包括當(dāng)一時脈信號是低位準(zhǔn)時，預(yù)充電第一節(jié)點；當(dāng)該時脈信號變成高位準(zhǔn)時，釋放(Release)第一節(jié)點且拉低第二節(jié)點；對一耦接在第一和第二節(jié)點之間的邏輯函數(shù)進(jìn)行運算，該邏輯函數(shù)在時脈信號是高位準(zhǔn)時控制第一節(jié)點的邏輯狀態(tài)；延遲及反向該時脈信號以提供一延遲反向時脈信號；在一開始于該時脈信號轉(zhuǎn)成高位準(zhǔn)時且結(jié)束于下一該延遲反向時脈信號轉(zhuǎn)成低位準(zhǔn)的運算期間中，以第一節(jié)點來控制一輸出節(jié)點的邏輯狀態(tài)；以及在各運算期間之間維持該輸出節(jié)點的邏輯狀態(tài)，包括當(dāng)該延遲反向時脈信號是低位準(zhǔn)時，箝住該第一節(jié)點至第二節(jié)點。
14.根據(jù)權(quán)利要求13所述的動態(tài)暫存輸出信號的方法，其特征在于其中更包括緩沖與反向該輸出節(jié)點。
15.根據(jù)權(quán)利要求13所述的動態(tài)暫存輸出信號的方法，其特征在于其中維持該輸出節(jié)點的邏輯狀態(tài)，包括耦接一維持電路至該輸出節(jié)點。
16.根據(jù)權(quán)利要求13所述的動態(tài)暫存輸出信號的方法，其特征在于其中以第一節(jié)點來控制該輸出節(jié)點的邏輯狀態(tài)包括傳送該第一節(jié)點的一邏輯狀態(tài)至一上拉控制節(jié)點；若該上拉控制節(jié)點是低位準(zhǔn)時，拉高該輸出節(jié)點的位準(zhǔn)；以及若第一節(jié)點是高位準(zhǔn)時，拉低該輸出節(jié)點的位準(zhǔn)。
17.根據(jù)權(quán)利要求16所述的動態(tài)暫存輸出信號的方法，其特征在于其中維持該輸出節(jié)點的邏輯狀態(tài)包括隔離該輸出節(jié)點與該上拉控制節(jié)點；以及箝住該第一節(jié)點至一低位準(zhǔn)狀態(tài)，以關(guān)閉耦接在該輸出節(jié)點和一低位準(zhǔn)節(jié)點之間的堆疊元件。
18.根據(jù)權(quán)利要求17所述的動態(tài)暫存輸出信號的方法，其特征在于其中箝住該第一節(jié)點至低位準(zhǔn)包括反向該延遲反向時脈信號以提供一延遲時脈信號；以及在該延遲時脈信號是高位準(zhǔn)時，驅(qū)動一N-通道元件以箝住該第一節(jié)點至第二節(jié)點。
全文摘要
一種動態(tài)邏輯暫存器，包括一運算元件互補對，一延遲反向邏輯電路，一動態(tài)計算器，一閂鎖邏輯電路，和一耦接至輸出端的維持電路。該運算元件互補對是對應(yīng)于一時脈信號且提供一預(yù)充電節(jié)點和一運算節(jié)點。該延遲反向邏輯電路輸出一由時脈信號延遲反向而成的完成信號。該動態(tài)計算器耦接在該預(yù)充電節(jié)點和該運算節(jié)點之間，用以在該時脈與完成信號操作邊緣間的運算期間中，依據(jù)一數(shù)據(jù)信號來計算一邏輯函數(shù)。該閂鎖邏輯電路在運算期間中使一輸出節(jié)點的狀態(tài)可由該預(yù)充電節(jié)點的狀態(tài)來決定，此外，需箝住該預(yù)充電節(jié)點以防止數(shù)據(jù)信號的波動傳送至該輸出節(jié)點。
文檔編號H03K19/173GK1731679SQ200510090699
公開日2006年2月8日 申請日期2005年8月18日 優(yōu)先權(quán)日2004年8月24日
發(fā)明者伊慕蘭·庫瑞希, 詹姆士·R·藍(lán)德博格 申請人:威盛電子股份有限公司