專利名稱：變換信號(hào)的電壓振幅的電平變換電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電平變換電路，具體地說(shuō)，涉及變換信號(hào)的電壓振幅的電平變換電路。
背景技術(shù)：
近年來(lái)，在半導(dǎo)體器件中，希望更高集成化、小型化、動(dòng)作的高速化、低消耗功率化。特別地，在LSI(大規(guī)模集成電路)中，同時(shí)要求內(nèi)部電源的低電壓化和動(dòng)作的高速化兩方面。現(xiàn)狀中，LSI的內(nèi)部電源的低電壓化，比LSI的接口電壓的低電壓化更低。因而，在連接多個(gè)LSI的場(chǎng)合，使用變換LSI的輸出信號(hào)的電壓振幅的電平變換電路。另外，在LSI內(nèi)部連接電源電壓不同的電路的場(chǎng)合，也使用電平變換電路。
將該「L」電平為接地電位GND(0V)、該「H」電平為電源電位VDDL(例如，1.2V)的信號(hào)變換成，該「L」電平為接地電位GND(0V)、該「H」電平為電源電位VDDH(例如，3.3V)的信號(hào)的傳統(tǒng)電平變換電路中，有電平變換動(dòng)作需要的時(shí)間長(zhǎng)，消耗功率大的問(wèn)題。另外，輸入信號(hào)從「L」電平升高到「H」電平的場(chǎng)合和從「H」電平降低到「L」電平的場(chǎng)合中，難以使電平變換動(dòng)作需要的時(shí)間相同。這樣，在電源電位VDDL和電源電位VDDH的差別大的場(chǎng)合，電平變換動(dòng)作需要的時(shí)間容易產(chǎn)生差異。
特開(kāi)平06-209256公報(bào)中，提出了可將5V變換成1V～7V，將1V～7V變換成5V的電平變換電路。該場(chǎng)合中，研究了構(gòu)成電平變換電路的晶體管的β值(電流放大率)。
另外，在特開(kāi)平07-086913公報(bào)中，提出了降低消耗電流的脈沖電平變換電路。該場(chǎng)合中，通過(guò)設(shè)定輸出節(jié)點(diǎn)的電位升高所必要的遲延時(shí)間，可防止高振幅輸出脈沖的惡化。
另外，在特開(kāi)平05-308274公報(bào)中，提出了在柵極·源極間耐壓小的MOS晶體管的電路構(gòu)成中，以恒流獲得高電壓電平的信號(hào)輸出的CMOS電平轉(zhuǎn)換電路。
但是，上述的特開(kāi)平06-209256公報(bào)和特開(kāi)平07-086913公報(bào)中，不能充分實(shí)現(xiàn)電平變換動(dòng)作的高速化及低消耗功率化。另外，在特開(kāi)平05-308274公報(bào)中，不能對(duì)應(yīng)輸入信號(hào)的電平以低速變化的場(chǎng)合，電平變換電路的通用性低。

發(fā)明內(nèi)容
因此，本發(fā)明的主要目的是提供，可進(jìn)行高速電平變換動(dòng)作，低消耗功率且通用性高的電平變換電路。
本發(fā)明的電平變換電路中，設(shè)置了其第1電極接收第2電源電位，其柵電極與第2電極相互連接的第1導(dǎo)電型的第1晶體管；其第1電極接收第2電源電位，其柵電極與第1晶體管的柵電極連接，其第2電極與規(guī)定的節(jié)點(diǎn)連接的第1導(dǎo)電型的第2晶體管；其柵電極接收第1信號(hào)的第2導(dǎo)電型的第3晶體管；在第1晶體管的第2電極和基準(zhǔn)電位線之間，與第3晶體管串聯(lián)連接的第1開(kāi)關(guān)元件；其第1電極與規(guī)定的節(jié)點(diǎn)連接，其柵電極接收第1信號(hào)的反相信號(hào)，其第2電極接收基準(zhǔn)電位的第2導(dǎo)電型的第4晶體管；連接在第2電源電位線和規(guī)定的節(jié)點(diǎn)之間的第2開(kāi)關(guān)元件；當(dāng)規(guī)定的節(jié)點(diǎn)電位比規(guī)定電平低的場(chǎng)合，使第1開(kāi)關(guān)元件導(dǎo)通，同時(shí)使第2開(kāi)關(guān)元件處于非導(dǎo)通，將輸出節(jié)點(diǎn)設(shè)為基準(zhǔn)電位，當(dāng)規(guī)定的節(jié)點(diǎn)電位比規(guī)定電平高的場(chǎng)合，使第1開(kāi)關(guān)元件處于非導(dǎo)通，同時(shí)使第2開(kāi)關(guān)元件導(dǎo)通，將輸出節(jié)點(diǎn)設(shè)為第2電源電位的輸出電路。從而，由第1及第2晶體管構(gòu)成電流鏡向電路，由于設(shè)置了第1及第2開(kāi)關(guān)元件，可實(shí)現(xiàn)電平變換動(dòng)作的高速化及低消耗功率化。而且，可對(duì)應(yīng)第1信號(hào)電平以低速變化的場(chǎng)合到以高速變化的場(chǎng)合，電平變換電路的通用性變高。
本發(fā)明的上述及其他目的、特征、局面及優(yōu)點(diǎn)，通過(guò)與附圖關(guān)聯(lián)理解本發(fā)明相關(guān)的下述詳細(xì)說(shuō)明變得清晰。


圖1是表示本發(fā)明實(shí)施例1的電平變換電路構(gòu)成的電路2是表示圖1所示的電平變換電路的動(dòng)作的時(shí)序圖。
圖3是表示傳統(tǒng)電平變換電路構(gòu)成的電路圖。
圖4是表示圖1所示的電平變換電路的布局的平面圖。
圖5是圖4所示的P溝道MOS晶體管3的局部放大圖。
圖6是圖5沿VI-VI線的截面圖。
圖7是表示本發(fā)明實(shí)施例1的變形例的電平變換電路的構(gòu)成的電路圖。
圖8是表示本發(fā)明實(shí)施例2的電平變換電路的構(gòu)成的電路圖。
圖9是表示P溝道MOS晶體管31的柵極與節(jié)點(diǎn)N2連接的場(chǎng)合中的電平變換電路構(gòu)成的電路圖。
圖10是表示圖9所示的電平變換電路的布局的平面圖。
圖11是表示本發(fā)明實(shí)施例2的變形例的電平變換電路構(gòu)成的電路圖。
具體實(shí)施例方式
實(shí)施例1圖1中，本電平變換電路具有輸入端子1、輸出端子2、P溝道MOS晶體管3～5、N溝道MOS晶體管6～8及反相器9～11。
P溝道MOS晶體管3，連接在電壓電位VDDH線和節(jié)點(diǎn)N1之間。P溝道MOS晶體管4，連接在電壓電位VDDH線和節(jié)點(diǎn)N2之間。P溝道MOS晶體管3、4的柵極都與節(jié)點(diǎn)N1連接。P溝道MOS晶體管3、4構(gòu)成電流鏡向電路，如果在P溝道MOS晶體管3中流過(guò)電流，則與P溝道MOS晶體管3、4的元件尺寸大小相應(yīng)的電流在P溝道MOS晶體管4中流過(guò)。
N溝道MOS晶體管6、7，串聯(lián)連接在節(jié)點(diǎn)N1和接地電位GND線之間。N溝道MOS晶體管8，連接在節(jié)點(diǎn)N2和接地電位GND線之間。輸入端子1，與N溝道MOS晶體管7的柵極連接，同時(shí)通過(guò)反相器9與N溝道MOS晶體管8的柵極連接。
反相器10、11，串聯(lián)連接在節(jié)點(diǎn)N2和輸出端子2之間。P溝道MOS晶體管5，連接在電源電位VDDH線和節(jié)點(diǎn)N2之間。反相器10和反相器11之間的節(jié)點(diǎn)N3，與P溝道MOS晶體管5的柵極連接，同時(shí)與N溝道MOS晶體管6的柵極連接。反相器10、11，根據(jù)節(jié)點(diǎn)N2的電位，控制P溝道MOS晶體管5及N溝道MOS晶體管6的導(dǎo)通/截止，同時(shí)構(gòu)成切換輸出信號(hào)的邏輯電平的輸出電路。
這里，電源電位VDDH為高電位(例如，3.3V)，電源電位VDDL為低電位(例如，1.2V)。反相器9由電源電位VDDL驅(qū)動(dòng)，反相器10、11由電源電位VDDH驅(qū)動(dòng)。反相器9～11，將輸入信號(hào)的邏輯電平反相并輸出。
在圖2中，表示圖1所示的電平變換電路的輸入信號(hào)及輸出信號(hào)的電位變化，和消耗電流的變化情況。另外，這里所示的消耗電流是，輸入信號(hào)的頻率設(shè)定為25MHz，輸出端子2的附加電容量設(shè)定為1pF的場(chǎng)合時(shí)的模擬結(jié)果。
在時(shí)刻t1，輸入信號(hào)由「L」電平(0V)升高到「H」電平(VDDL)。與此對(duì)應(yīng)，N溝道MOS晶體管7導(dǎo)通，N溝道MOS晶體管8變成非導(dǎo)通。
這里，在時(shí)刻t1，節(jié)點(diǎn)N3的電位為「H」電平的場(chǎng)合，由于N溝道MOS晶體管6導(dǎo)通，節(jié)點(diǎn)N1的電位降低，在P溝道MOS晶體管3流過(guò)電流。與此對(duì)應(yīng)，P溝道MOS晶體管4中流過(guò)電流。另外，由于此時(shí)N溝道MOS晶體管8變成非導(dǎo)通，節(jié)點(diǎn)N2的電位上升。如果節(jié)點(diǎn)N2的電位變得比反相器10的閾值電壓高，則反相器10使節(jié)點(diǎn)N3的電位下降成「L」電平(0V)，反相器11使輸出端子2的電位升高成「H」電平(VDDH)。而且，對(duì)應(yīng)于節(jié)點(diǎn)N3的電位下降成「L」電平，P溝道MOS晶體管5導(dǎo)通，節(jié)點(diǎn)N2的電位被設(shè)定為「H」電平(VDDH)。另外，N溝道MOS晶體管6變成非導(dǎo)通，P溝道MOS晶體管3、4中流過(guò)的電流變成0A。從而，該電平變換電路的消耗電流，在時(shí)刻t1中瞬間變大后，減少到0A。
另一方面，雖然未圖示，在時(shí)刻t1，節(jié)點(diǎn)N3的電位為「L」電平的場(chǎng)合，由于N溝道MOS晶體管6變成非導(dǎo)通，P溝道MOS晶體管3、4中無(wú)電流流過(guò)，由于P溝道MOS晶體管5導(dǎo)通，則節(jié)點(diǎn)N2的電位被設(shè)置為「H」電平(VDDH)。因而，反相器10將節(jié)點(diǎn)N3的電位設(shè)置為「L」電平(0V)，反相器11將輸出端子2的電位設(shè)置為「H」電平(VDDH)。
接著，在時(shí)刻t2，輸入信號(hào)從「H」電平(VDDL)下降為「L」電平(0V)。與此對(duì)應(yīng)，N溝道MOS晶體管7變成非導(dǎo)通，N溝道MOS晶體管8導(dǎo)通。這里，由于N溝道MOS晶體管7變成非導(dǎo)通，與N溝道MOS晶體管6的導(dǎo)通狀態(tài)無(wú)關(guān)，P溝道MOS晶體管3、4中無(wú)電流流過(guò)。此時(shí)，對(duì)應(yīng)于N溝道MOS晶體管8導(dǎo)通，節(jié)點(diǎn)N2的電位下降為「L」電平(0V)。與此對(duì)應(yīng)，反相器10使節(jié)點(diǎn)N3的電位升高到「H」電平(VDDH)，反相器11使輸出端子2的電位下降到「L」電平(0V)。而且，對(duì)應(yīng)于節(jié)點(diǎn)N3的電位升高到「H」電平，P溝道MOS晶體管5變成非導(dǎo)通。另外，N溝道MOS晶體管6導(dǎo)通，為下一個(gè)輸入信號(hào)從「L」電平(0V)升高到「H」電平(VDDL)的場(chǎng)合的動(dòng)作的作好準(zhǔn)備。從而，該電平變換電路的消耗電流，在時(shí)刻t2瞬間地變大后，減少到0A。
圖3是表示傳統(tǒng)的電平變換電路構(gòu)成的電路圖，并與圖1對(duì)比的圖。參考圖3的電平變換電路，與圖1的電平變換電路不同點(diǎn)是，刪除了N溝道MOS晶體管6及P溝道MOS晶體管5，P溝道MOS晶體管3的柵極與節(jié)點(diǎn)N2連接。另外，在圖3中，與圖1對(duì)應(yīng)的部分使用相同的符號(hào)，不重復(fù)其詳細(xì)的說(shuō)明。
再次參考圖2，傳統(tǒng)的電平變換電路的輸出信號(hào)的電位變化和消耗電流的變化情況以虛線表示。在時(shí)刻t1，輸入信號(hào)從「L」電平(0V)升高到「H」電平(VDDL)。與此對(duì)應(yīng)，N溝道MOS晶體管7導(dǎo)通，N溝道MOS晶體管8變成非導(dǎo)通。這里，對(duì)應(yīng)于N溝道MOS晶體管7導(dǎo)通，節(jié)點(diǎn)N1的電位降低，P溝道MOS晶體管4中流過(guò)電流。此時(shí)，由于N溝道MOS晶體管8變成非導(dǎo)通，節(jié)點(diǎn)N2的電位上升。與此對(duì)應(yīng)，P溝道MOS晶體管3變成非導(dǎo)通，節(jié)點(diǎn)N1的電位降低到「L」電平(0V)。另外，P溝道MOS晶體管4中流過(guò)的電流增大，節(jié)點(diǎn)N2的電位上升到「H」電平(VDDH)。
在從時(shí)刻t1開(kāi)始經(jīng)過(guò)規(guī)定時(shí)間后的時(shí)刻t11，對(duì)應(yīng)于節(jié)點(diǎn)N2的電位變得比反相器10的閾值電壓更高，反相器10使節(jié)點(diǎn)N3的電位下降到「L」電平(0V)，反相器11使輸出端子2的電位升高到「H」電平(VDDH)。從而，該電平變換電路的消耗電流，從時(shí)刻t1到時(shí)刻t11的期間，被設(shè)定為規(guī)定的水平，在時(shí)刻t11瞬間地變大后，減少到0A。
接著，在時(shí)刻t2，輸入信號(hào)從「H」電平(VDDL)降低到「L」電平(0V)。與此對(duì)應(yīng)，N溝道MOS晶體管7變成非導(dǎo)通，N溝道MOS晶體管8導(dǎo)通。這里，對(duì)應(yīng)于N溝道MOS晶體管8導(dǎo)通，節(jié)點(diǎn)N2的電位降低，P溝道MOS晶體管3中流過(guò)電流。此時(shí)，由于N溝道MOS晶體管7變成非導(dǎo)通，節(jié)點(diǎn)N1的電位上升。與此對(duì)應(yīng)，P溝道MOS晶體管4變成非導(dǎo)通，節(jié)點(diǎn)N2的電位降低到「L」電平(0V)。另外，P溝道MOS晶體管3中流過(guò)的電流增大，節(jié)點(diǎn)N1的電位上升到「H」電平(VDDH)。
在從時(shí)刻t2經(jīng)過(guò)規(guī)定時(shí)間后的時(shí)刻t12，對(duì)應(yīng)于節(jié)點(diǎn)N2的電位變得比反相器10的閾值電壓低，反相器10使節(jié)點(diǎn)N3的電位升高到「H」電平(VDDH)，反相器11使輸出端子2的電位下降到「L」電平(0V)。從而，該電平變換電路的消耗電流，從時(shí)刻t2到時(shí)刻t12的期間中被設(shè)定為規(guī)定的水平，在時(shí)刻t12瞬間地變大后，減少到0A。
從而，傳統(tǒng)的電平變換電路中，有電平變換動(dòng)作需要的時(shí)間長(zhǎng)、消耗功率大的問(wèn)題。而且，難以使在輸入信號(hào)從「L」電平升高到「H」電平的場(chǎng)合，輸出信號(hào)的邏輯電平切換需要的時(shí)間(t11-t1)，和在輸入信號(hào)從「H」電平下降到「L」電平的場(chǎng)合，輸出信號(hào)的邏輯電平切換需要的時(shí)間(t12-t2)相同。理由如下。
時(shí)刻t1中，輸入信號(hào)從「L」電平升高到「H」電平時(shí)，為了使N溝道MOS晶體管7導(dǎo)通，降低節(jié)點(diǎn)N1的電位，需要N溝道MOS晶體管7的電流驅(qū)動(dòng)能力比P溝道MOS晶體管3的電流驅(qū)動(dòng)能力大。這是由于到時(shí)刻t1的期間中，P溝道MOS晶體管3導(dǎo)通，在時(shí)刻t1，P溝道MOS晶體管3和N溝道MOS晶體管7兩個(gè)都瞬間地變成導(dǎo)通狀態(tài)。
接著，在時(shí)刻t2，輸入信號(hào)從「H」電平降低到「L」電平時(shí)，為了使N溝道MOS晶體管8導(dǎo)通，降低節(jié)點(diǎn)N2的電位，需要N溝道MOS晶體管8的電流驅(qū)動(dòng)能力比P溝道MOS晶體管4的電流驅(qū)動(dòng)能力大。這是由于，從時(shí)刻t1到時(shí)刻t2的期間，P溝道MOS晶體管4導(dǎo)通，因而在時(shí)刻t2，P溝道MOS晶體管4和N溝道MOS晶體管8兩個(gè)都瞬間地變成導(dǎo)通狀態(tài)。
但是，這樣，通過(guò)使各晶體管的電流驅(qū)動(dòng)能力具有差別，輸入信號(hào)從「L」電平升高到「H」電平的場(chǎng)合，和輸入信號(hào)從「H」電平下降到「L」電平的場(chǎng)合中，電平變換動(dòng)作的特性產(chǎn)生差異。這樣，電源電位VDDL和電源電位VDDH的差別大的場(chǎng)合，電平變換動(dòng)作需要的時(shí)間容易產(chǎn)生差別。
因而，在本實(shí)施例1中，通過(guò)P溝道MOS晶體管3、4構(gòu)成電流鏡向電路，追加N溝道MOS晶體管6和P溝道MOS晶體管5。從而，與傳統(tǒng)的電平變換電路相比較，可實(shí)現(xiàn)電平變換動(dòng)作的高速化、及低消耗功率化(參考圖2)。更具體地，輸入信號(hào)從「L」電平升高到「H」電平的場(chǎng)合，由于N溝道MOS晶體管6變成非導(dǎo)通，可防止P溝道MOS晶體管3、4中流過(guò)漏電流，消耗功率變小。另外，輸入信號(hào)從「L」電平升高到「H」電平的場(chǎng)合中，通過(guò)P溝道MOS晶體管5的導(dǎo)通使節(jié)點(diǎn)N2的電位被固定到「H」電平(VDDH)，從而可防止節(jié)點(diǎn)N2的電位變成不穩(wěn)定的狀態(tài)。這是與具備從通常動(dòng)作模式轉(zhuǎn)移到低消耗功率模式的功能的LSI對(duì)應(yīng)的場(chǎng)合具有的效果。即，從輸入信號(hào)的電平以低速變化的場(chǎng)合(低頻率信號(hào))，到以高速變化的場(chǎng)合(高頻率信號(hào))，都可以低消耗電流且高速響應(yīng)，電平變換電路的通用性提高。
另外，為了不影響電平變換的動(dòng)作速度，P溝道MOS晶體管5的電流驅(qū)動(dòng)能力設(shè)置成比N溝道MOS晶體管8的電流驅(qū)動(dòng)能力足夠小。從而，輸入信號(hào)從「H」電平下降到「L」電平，N溝道MOS晶體管8導(dǎo)通時(shí)，節(jié)點(diǎn)N2的電位迅速降低。
另外，這里針對(duì)在P溝道MOS晶體管3和N溝道MOS晶體管7之間設(shè)置N溝道MOS晶體管6的場(chǎng)合進(jìn)行說(shuō)明，但也可在N溝道MOS晶體管7和接地電位GND線之間設(shè)置N溝道MOS晶體管6。該場(chǎng)合也可獲得同樣的效果。
而且，這里針對(duì)在輸入端子1和N溝道MOS晶體管8的柵極之間設(shè)置反相器9的場(chǎng)合進(jìn)行說(shuō)明，但也可在輸入端子1和N溝道MOS晶體管7的柵極之間設(shè)置反相器9。該場(chǎng)合也可獲得同樣的效果。
圖4是表示圖1所示的電平變換電路的布局的平面圖。圖4中，在p阱區(qū)域101中，設(shè)置了N溝道MOS晶體管6、7、8。在n阱區(qū)域102中，設(shè)置了P溝道MOS晶體管3、4、5及構(gòu)成反相器10、11的P溝道MOS晶體管10a、11a。在p阱區(qū)域103中，設(shè)置了構(gòu)成反相器10、11的N溝道MOS晶體管10b、11b。在p阱區(qū)域101、103及n阱區(qū)域102中，形成了激活區(qū)域AF、柵電極GE、第1層金屬布線ML1及第2層金屬布線ML2。第1層及第2層金屬布線是例如鋁布線。
在p阱區(qū)域101中，N溝道MOS晶體管6的柵電極GE，通過(guò)第1層及第2層金屬布線ML1、ML2與P溝道MOS晶體管5的柵電極GE連接。N溝道MOS晶體管6的漏極，通過(guò)第1層及第2層金屬布線ML1、ML2與P溝道MOS晶體管3的柵電極GE連接，N溝道MOS晶體管6的源極，與N溝道MOS晶體管7的漏極連接。N溝道MOS晶體管7的柵電極GE，通過(guò)第1層金屬布線ML1與輸入端子1連接。N溝道MOS晶體管7的源極，通過(guò)第1層及第2層金屬布線ML1、ML2與接地電位GND線連接。N溝道MOS晶體管8的柵電極GE，通過(guò)第1層金屬布線ML1與反相器9的輸出節(jié)點(diǎn)連接。N溝道MOS晶體管8的漏極，通過(guò)第1層及第2層金屬布線ML1、ML2與P溝道MOS晶體管5的漏極連接，N溝道MOS晶體管8的源極，通過(guò)第1層及第2層金屬布線ML1、ML2與接地電位GND線連接。該N溝道MOS晶體管8設(shè)置成2列。
在n阱區(qū)域102中，P溝道MOS晶體管5的柵電極GE，通過(guò)第1層及第2層金屬布線ML1、ML2與構(gòu)成反相器11的P溝道MOS晶體管11a的柵電極GE連接。P溝道MOS晶體管5的源極，通過(guò)第1層及第2層金屬布線ML1、ML2與電源電位VDDH線連接，P溝道MOS晶體管5的漏極，通過(guò)第1層及第2層金屬布線ML1、ML2與構(gòu)成反相器10的P溝道MOS晶體管10a的柵電極GE連接。P溝道MOS晶體管3的柵電極GE，通過(guò)第1層及第2層金屬布線ML1、ML2與該漏極連接。P溝道MOS晶體管3的源極，通過(guò)第1層及第2層金屬布線ML1、ML2與電源電位VDDH線連接。P溝道MOS晶體管4的柵電極GE，通過(guò)第1層金屬布線ML1與P溝道MOS晶體管3的柵電極GE連接。P溝道MOS晶體管4的源極，通過(guò)第1層及第2層金屬布線ML1、ML2與電源電位VDDH線連接，P溝道MOS晶體管4的漏極，通過(guò)第1層及第2層金屬布線ML1，ML2與構(gòu)成反相器10的P溝道MOS晶體管10a的柵電極GE連接。
在n阱區(qū)域102及p阱區(qū)域103中，構(gòu)成反相器10的P溝道MOS晶體管10a的柵電極GE，通過(guò)第1層及第2層金屬布線ML1、ML2與N溝道MOS晶體管10b的柵電極GE連接。P溝道MOS晶體管10a的源極，通過(guò)第1層及第2層金屬布線ML1、ML2與電源電位VDDH線連接，P溝道MOS晶體管10a的漏極，通過(guò)第1層及第2層金屬布線ML1、ML2與N溝道MOS晶體管10b的漏極連接。N溝道MOS晶體管10b的源極，通過(guò)第1層及第2層金屬布線ML1、ML2與接地電位GND線連接。構(gòu)成反相器11的P溝道MOS晶體管11a的柵電極GE，通過(guò)第1層及第2層金屬布線ML1、ML2與N溝道MOS晶體管11b的柵電極GE連接。P溝道MOS晶體管11a的源極，通過(guò)第1層及第2層金屬布線ML1、ML2與電源電位VDDH線連接，P溝道MOS晶體管11a的漏極，通過(guò)第1層及第2層金屬布線ML1、ML2與N溝道MOS晶體管11b的漏極連接。N溝道MOS晶體管1 1b的源極通過(guò)第1層及第2層金屬布線ML1、ML2與接地電位GND線連接，N溝道MOS晶體管11b的漏極與輸出端子2連接。
另外，各晶體管的柵電極GE，全部朝相同的方向排列(圖中為水平方向)。從而，可抑制晶體管制造的偏差。
雖然未圖示，構(gòu)成反相器9的P溝道MOS晶體管9a及N溝道MOS晶體管9b，設(shè)置在其他區(qū)域。反相器9使用與電源電位VDDH的電源系統(tǒng)不同的電源電位VDDL的電源系統(tǒng)。
這里，設(shè)晶體管3～8的柵極長(zhǎng)度為L(zhǎng)3～L8，晶體管10a、10b、11a11b的柵極長(zhǎng)度為L(zhǎng)10a、L10b、L11a、L11b，設(shè)晶體管3～8的柵極寬度為W3～W8，晶體管10a、10b、11a11b的柵極寬度為W10a、W10b、W11a、W11b。
圖5是圖4所示的P溝道MOS晶體管3的局部放大圖。參考圖5，P溝道MOS晶體管3的柵極寬度W3，相當(dāng)于P溝道MOS晶體管3的柵電極GE和激活區(qū)域AF重疊部分的長(zhǎng)度(圖5中水平方向的長(zhǎng)度)。
圖6是沿圖5的VI-VI線的截面圖。參考圖6，在n阱區(qū)102上形成p+區(qū)域，即源極及漏極。而且，在n阱102上，層疊氧化膜，在氧化膜上層疊多晶硅等的柵電極GE。在P+區(qū)域即源極及漏極的上部，分別通過(guò)接觸孔CH形成第1層金屬布線ML1。而且，在第1層的金屬布線ML1的上部，通過(guò)通孔TH形成第2層的金屬布線ML2。P溝道MOS晶體管3的柵極長(zhǎng)度L3，相當(dāng)于P+區(qū)域即源極和漏極間的距離。
表1表示，圖4所示的各晶體管的柵極長(zhǎng)度及柵極寬度的一例。另外，晶體管9a、9b，分別表示構(gòu)成圖1所示的反相器9的P溝道MOS晶體管9a及N溝道MOS晶體管9b。
表1

參考表1，P溝道MOS晶體管4的柵極寬度W4(例如，7.0μm)，設(shè)置成比P溝道MOS晶體管3的柵極寬度W3(例如，1.0μm)長(zhǎng)。最好，設(shè)置為約3～8倍左右。從而，P溝道MOS晶體管3、4構(gòu)成的電流鏡向電路中，輸入電流被放大成適當(dāng)?shù)乃?。另外，N溝道MOS晶體管8的柵極寬度W8(例如，7.0μm)，設(shè)置成比N溝道MOS晶體管7的柵極寬度W7(例如，2.0μm)長(zhǎng)。最好，設(shè)置成約1.1～4倍左右。另外，將N溝道MOS晶體管6的柵極寬度W6和N溝道MOS晶體管7的柵極寬度W7設(shè)置成相同(例如，2.0μm)。
P溝道MOS晶體管5的柵極寬度W5(例如，0.4μm)，設(shè)置成比N溝道MOS晶體管8的柵極寬度W8(例如，7.0μm)足夠小。最好，設(shè)置成約0.03～0.2倍左右。另外，P溝道MOS晶體管5的柵極長(zhǎng)度L5(例如，0.5μm)，設(shè)置成比N溝道MOS晶體管8的柵極長(zhǎng)度L8(例如，0.4μm)長(zhǎng)。最好，設(shè)置成約1.1～1.5倍左右。從而，P溝道MOS晶體管5的電流驅(qū)動(dòng)能力，變得比N溝道MOS晶體管8的電流驅(qū)動(dòng)能力足夠小。從而，如使用圖2說(shuō)明的那樣，輸入信號(hào)從「H」電平降低成「L」電平，N溝道MOS晶體管8導(dǎo)通時(shí)，節(jié)點(diǎn)N2的電位迅速降低。
構(gòu)成反相器9的P溝道MOS晶體管9a及N溝道MOS晶體管9b的柵極長(zhǎng)度L9a、L9b(例如，0.1μm)，設(shè)置成比其他晶體管的柵極長(zhǎng)度(例如，0.4μm)短。最好，設(shè)置成約0.2～0.5倍左右。這是因?yàn)?，反相?使用比電源電位VDDH低的電源電位VDDL的電源系統(tǒng)。
實(shí)施例1的變形例參考圖7的電平變換電路，與圖1的電平變換電路不同點(diǎn)是，用P溝道MOS晶體管21替換了N溝道MOS晶體管6。另外，在圖7中，與圖1對(duì)應(yīng)的部分使用相同的符號(hào)，不重復(fù)其詳細(xì)說(shuō)明。
P溝道MOS晶體管21，其源極與節(jié)點(diǎn)N1連接，其漏極與N溝道MOS晶體管7的漏極連接，其柵極與輸出瑞子2連接。該P(yáng)溝道MOS晶體管21，對(duì)應(yīng)于輸入信號(hào)從「L」電平(0V)升高到「H」電平(VDDL)，若輸出端子2的電位從「L」電平(0V)升高到「H」電平(VDDH)，則變成非導(dǎo)通。另外，對(duì)應(yīng)于輸入信號(hào)從「H」電平(VDDL)降低到「L」電平(0V)，若輸出端子2的電位從「H」電平(VDDH)降低到「L」電平(0V)時(shí)，則導(dǎo)通。
從而，圖7所示的電平變換電路，執(zhí)行與圖1所示的電平變換電路相同的電平變換動(dòng)作，表示該動(dòng)作的時(shí)序圖與圖2相同。因而，本實(shí)施例1的變形例中，與實(shí)施例1的場(chǎng)合相同，可實(shí)現(xiàn)高速的電平變換動(dòng)作，低消耗功率、且通用性高的電平變換電路。
實(shí)施例2參考圖8的電平變換電路，與圖1的電平變換電路的不同點(diǎn)是，追加了P溝道MOS晶體管31。另外，在圖8中，與圖1對(duì)應(yīng)的部分使用相同的符號(hào)，不重復(fù)其詳細(xì)說(shuō)明。
P溝道MOS晶體管31，連接在電源電位VDDH線和節(jié)點(diǎn)N1之間。P溝道MOS晶體管31的柵極，與輸出端子2連接。在輸入信號(hào)從「H」電平(VDDL)下降到「L」電平(0V)的場(chǎng)合，N溝道MOS晶體管7變成非導(dǎo)通，N溝道MOS晶體管8導(dǎo)通。這里，由于N溝道MOS晶體管7變成非導(dǎo)通，因而與N溝道MOS晶體管6的導(dǎo)通狀態(tài)無(wú)關(guān)，P溝道MOS晶體管3、4中無(wú)電流流過(guò)。
但是，由于晶體管的制作工藝的偏差和電路的布局，有晶體管的特性(閾值電壓等)與設(shè)計(jì)值不同的場(chǎng)合。該場(chǎng)合，即使構(gòu)成電流鏡向電路的P溝道MOS晶體管3中無(wú)電流流過(guò)，P溝道MOS晶體管4中也有很小的漏電流流過(guò)。
因而，本實(shí)施例2中，設(shè)置P溝道MOS晶體管31，防止P溝道MOS晶體管4中流過(guò)漏電流。更具體地，輸入信號(hào)從「H」電平(VDDL)下降到「L」電平(0V)的場(chǎng)合，對(duì)應(yīng)于N溝道MOS晶體管8導(dǎo)通，節(jié)點(diǎn)N2的電位降低。對(duì)應(yīng)于節(jié)點(diǎn)N2的電位變得比反相器10的閾值電壓更低，反相器10使節(jié)點(diǎn)N3的電位升高到「H」電平(VDDH)，反相器11使輸出端子2的電位下降到「L」電平(0V)。與此對(duì)應(yīng)，P溝道MOS晶體管31導(dǎo)通，節(jié)點(diǎn)N1被設(shè)定為「H」電平(VDDH)。因而，P溝道MOS晶體管3、4可以可靠地設(shè)定為非導(dǎo)通。從而，可防止P溝道MOS晶體管4中流過(guò)漏電流。從而，可實(shí)現(xiàn)電平變換電路的更低消耗功率化。
另外，為了不影響電平變換的動(dòng)作速度，設(shè)置P溝道MOS晶體管31的電流驅(qū)動(dòng)能力為足夠小。
另外，這里針對(duì)P溝道MOS晶體管31的柵極與輸出端子2連接的場(chǎng)合進(jìn)行說(shuō)明，P溝道MOS晶體管31的柵極也可以與節(jié)點(diǎn)N2連接。
圖9是表示P溝道MOS晶體管31的柵極與節(jié)點(diǎn)N2連接的場(chǎng)合的電平變換電路構(gòu)成的電路圖。圖8中節(jié)點(diǎn)N2通過(guò)反相器10、11與P溝道MOS晶體管31的柵極連接，而該圖9中，節(jié)點(diǎn)N2與P溝道MOS晶體管31的柵極直接連接。因而，無(wú)反相器10、11導(dǎo)致的遲延，可在更早階段對(duì)P溝道MOS晶體管31施加反饋。
圖10是表示圖9所示的電平變換電路的布局的平面圖。圖10中，在n阱區(qū)域111中，設(shè)置了P溝道MOS晶體管3，4、5、31及構(gòu)成反相器10的P溝道MOS晶體管10a。在p阱區(qū)域112中，設(shè)置了P溝道MOS晶體管6、7、8及構(gòu)成反相器10的N溝道MOS晶體管10b。在n阱區(qū)域111及p阱區(qū)域112中，形成了激活區(qū)域AF、柵電極GE、第1層金屬布線ML1及第2層金屬布線ML2。另外，構(gòu)成反相器11的P溝道MOS晶體管11a及N溝道MOS晶體管11b的設(shè)置構(gòu)成，由于與構(gòu)成反相器10的P溝道MOS晶體管10a及N溝道MOS晶體管10b的設(shè)置構(gòu)成相同，這里省略。
在n阱區(qū)域111中，P溝道MOS晶體管3的柵電極GE，通過(guò)第1層金屬布線ML1與其漏極連接。P溝道MOS晶體管3的源極，通過(guò)第1及第2層金屬布線ML1、ML2與電源電位VDDH線連接。P溝道MOS晶體管4的柵電極GE，通過(guò)第1層金屬布線ML1與P溝道MOS晶體管3的柵電極GE連接。P溝道MOS晶體管4的源極通過(guò)第1層及第2層金屬布線ML1、ML2，與電源電位VDDH線連接，P溝道MOS晶體管4的漏極通過(guò)第1層及第2層金屬布線ML1、ML2，與N溝道MOS晶體管8的漏極連接。
P溝道MOS晶體管5的柵電極GE，通過(guò)第1層及第2層金屬布線ML1、ML2，與N溝道MOS晶體管6的柵電極GE連接。P溝道MOS晶體管5的源極通過(guò)第1層及第2層金屬布線ML1、ML2，與電源電位VDDH線連接，P溝道MOS晶體管5的漏極通過(guò)第1層及第2層金屬布線ML1、ML2，與P溝道MOS晶體管4的漏極連接。P溝道MOS晶體管31的柵電極GE，通過(guò)第1層金屬布線ML1，與P溝道MOS晶體管5的漏極連接。P溝道MOS晶體管31的源極，通過(guò)第1層及第2層金屬布線ML1、ML2，與電源電位VDDH線連接，P溝道MOS晶體管31的漏極，通過(guò)第1層金屬布線ML1，與P溝道MOS晶體管3的漏極連接。
在n阱區(qū)域111及p阱區(qū)域112中，構(gòu)成反相器10的P溝道MOS晶體管10a的柵電極GE，通過(guò)第1及第2層金屬布線ML1、ML2，與N溝道MOS晶體管10b的柵電極GE連接。P溝道MOS晶體管10a的源極，通過(guò)第1層及第2層金屬布線ML1、ML2，與電源電位VDDH線連接，P溝道MOS晶體管10a的漏極，通過(guò)第1層及第2層金屬布線ML1、ML2，與N溝道MOS晶體管10b的漏極連接，同時(shí)還與反相器11的輸入節(jié)點(diǎn)連接。N溝道MOS晶體管10b的源極，通過(guò)第1層及第2層金屬布線ML1、ML2，與接地電位GND線連接。P溝道MOS晶體管10a設(shè)置成4列，N溝道MOS晶體管10b設(shè)置成2列。
在p阱區(qū)域112中，N溝道MOS晶體管6的柵電極GE，通過(guò)第1層及第2層金屬布線ML1、ML2，與N溝道MOS晶體管10b的漏極連接。N溝道MOS晶體管6的漏極，通過(guò)第1層及第2層金屬布線ML1、ML2，與P溝道MOS晶體管4的柵電極GE連接，N溝道MOS晶體管6的源極與N溝道MOS晶體管7的漏極連接。N溝道MOS晶體管7的柵電極GE，通過(guò)第1層及第2層金屬布線ML1、ML2，與輸入端子1連接。N溝道MOS晶體管7的源極，通過(guò)第1層及第2層金屬布線ML1、ML2，與接地電位GND線連接。N溝道MOS晶體管8的柵電極GE，通過(guò)第1層及第2層金屬布線ML1、ML2，與反相器9的輸出節(jié)點(diǎn)連接。N溝道MOS晶體管8的漏極，通過(guò)第1層及第2層金屬布線ML1、ML2，與P溝道MOS晶體管4的漏極連接，N溝道MOS晶體管8的源極通過(guò)第1層及第2層金屬布線ML1、ML2，與接地電位GND線連接。
另外，各晶體管的柵電極GE，全部朝相同的方向排列(圖中是垂直方向)。從而，可抑制晶體管的制造偏差。
表2表示圖10所示的各晶體管的柵極長(zhǎng)度及柵極寬度的一例。另外，晶體管9a、9b，分別表示構(gòu)成圖9所示的反相器9的P溝道MOS晶體管9a及N溝道MOS晶體管9b。另外，晶體管11a、11b，分別表示構(gòu)成圖9所示的反相器11的P溝道MOS晶體管11a及N溝道MOS晶體管11b。
表2

參考表2，P溝道MOS晶體管31的柵極寬度W31(例如，0.4μm)，設(shè)置成比N溝道MOS晶體管7的柵極寬度W7(例如，5.5μm)足夠小。最好，設(shè)置成約0.03～0.2倍左右。從而，P溝道MOS晶體管31的電流驅(qū)動(dòng)能力，變得比N溝道MOS晶體管7的電流驅(qū)動(dòng)能力足夠小。從而，輸入信號(hào)從「L」電平升高到「H」電平，N溝道MOS晶體管7導(dǎo)通時(shí)，節(jié)點(diǎn)N1的電位迅速降低。
另外，由于其他晶體管的柵極寬度W及柵極長(zhǎng)度L的大小關(guān)系，與使用表1說(shuō)明的場(chǎng)合相同，所以這里省略說(shuō)明。
實(shí)施例2的變形例參考圖11的電平變換電路，與圖9的電平變換電路不同點(diǎn)是，用P溝道MOS晶體管41替換了N溝道MOS晶體管6。另外，在圖7中，與圖9對(duì)應(yīng)的部分使用相同的符號(hào)，不重復(fù)其詳細(xì)說(shuō)明。
P溝道MOS晶體管41，其源極與節(jié)點(diǎn)N1連接，其漏極與N溝道MOS晶體管7的漏極連接，其柵極與輸出端子2連接。該P(yáng)溝道MOS晶體管41，對(duì)應(yīng)于輸入信號(hào)從[L]電平(0V)升高到「H」電平(VDDL)，如果輸出端子2的電位從「L」電平(0V)升高到「H」電平(VDDH)，則變成非導(dǎo)通。另外，對(duì)應(yīng)于輸入信號(hào)從「H」電平(VDDL)下降到「L」電平(0V)，如果輸出端子2的電位從「H」電平(VDDH)下降到「L」電平(0V)時(shí)，則導(dǎo)通。
從而，圖11所示的電平變換電路，執(zhí)行與圖9所示的電平變換電路相同的電平變換動(dòng)作。因而，該實(shí)施例2的變更例中，與實(shí)施例2的場(chǎng)合相同，可防止P溝道MOS晶體管4中漏電流的流動(dòng)。從而，電平變換電路可實(shí)現(xiàn)更低的消耗功率。
這里，雖然表示P溝道MOS晶體管31的柵極與輸出端子2連接的場(chǎng)合，也可以是P溝道MOS晶體管31的柵極與節(jié)點(diǎn)N2連接。
另外，雖然本次所示的實(shí)施例中，針對(duì)將輸入信號(hào)的電壓電平從電源電位VDDL變換成電源電位VDDH(＞VDDL)的電平變換電路進(jìn)行說(shuō)明，但是也可以互換兩個(gè)電源系統(tǒng)。即，也可以是將輸入信號(hào)的電壓電平從電源電位VDDH變換成電源電位VDDL(＜VDDH)的電平變換電路。另外，兩個(gè)電源系統(tǒng)的電源電位也可相同。即使在任意一個(gè)場(chǎng)合，通過(guò)利用電流鏡向電路的構(gòu)成，與圖3所示的構(gòu)成比較，可實(shí)現(xiàn)高速開(kāi)關(guān)動(dòng)作及低消耗功率。
另外，也可在同一半導(dǎo)體芯片上組合設(shè)置多個(gè)種類的電平變換電路。例如，使用電源電位分別不同的3個(gè)電源系統(tǒng)的場(chǎng)合，根據(jù)各電源電位，可分開(kāi)使用并設(shè)置圖1所示的電平變換電路和圖8所示的電平變換電路。
對(duì)本發(fā)明進(jìn)行詳細(xì)地說(shuō)明，應(yīng)該理解為這僅用于例示，而不是限定，本發(fā)明的精神和范圍由附加的權(quán)利要求的進(jìn)行限定。
權(quán)利要求
1.一種電平變換電路，將第1邏輯電平為基準(zhǔn)電位、第2邏輯電平為第1電源電位的第1信號(hào)，變換成第1邏輯電平為所述基準(zhǔn)電位、第2邏輯電平為第2電源電位的第2信號(hào)，并提供給輸出節(jié)點(diǎn)，其特征在于具備第1電極接收所述第2電源電位、柵電極與第2電極相互連接的第1導(dǎo)電型的第1晶體管；第1電極接收所述第2電源電位、柵電極與所述第1晶體管的柵電極連接、第2電極與規(guī)定的節(jié)點(diǎn)連接的第1導(dǎo)電型的第2晶體管；柵電極接收所述第1信號(hào)的第2導(dǎo)電型的第3晶體管；在所述第1晶體管的第2電極和所述基準(zhǔn)電位線之間，與所述第3晶體管串聯(lián)連接的第1開(kāi)關(guān)元件；第1電極與所述規(guī)定的節(jié)點(diǎn)連接，柵電極接收所述第1信號(hào)的反相信號(hào)，第2電極接收所述基準(zhǔn)電位的第2導(dǎo)電型的第4晶體管；連接在所述第2電源電位線與所述規(guī)定的節(jié)點(diǎn)之間的第2開(kāi)關(guān)元件；輸出電路，當(dāng)所述規(guī)定的節(jié)點(diǎn)電位比規(guī)定電平低的場(chǎng)合，使所述第1開(kāi)關(guān)元件導(dǎo)通，同時(shí)使所述第2開(kāi)關(guān)元件處于非導(dǎo)通，將所述輸出節(jié)點(diǎn)設(shè)成所述基準(zhǔn)電位；當(dāng)所述規(guī)定的節(jié)點(diǎn)的電位比所述規(guī)定電平高的場(chǎng)合，使所述第1開(kāi)關(guān)元件處于非導(dǎo)通，同時(shí)使所述第2開(kāi)關(guān)元件導(dǎo)通，將所述輸出節(jié)點(diǎn)設(shè)成所述第2電源電位。
2.權(quán)利要求1所述的電平變換電路，其特征在于，所述輸出電路，包含當(dāng)所述規(guī)定的節(jié)點(diǎn)電位比所述規(guī)定電平低的場(chǎng)合，輸出所述第2電源電位，當(dāng)所述規(guī)定的節(jié)點(diǎn)電位比所述規(guī)定電平高的場(chǎng)合，輸出所述基準(zhǔn)電位的第1反相器；當(dāng)所述第1反相器的輸出電位是所述第2電源電位的場(chǎng)合，將所述輸出節(jié)點(diǎn)作為所述基準(zhǔn)電位，當(dāng)所述第1反相器的輸出電位是所述基準(zhǔn)電位的場(chǎng)合，將所述輸出節(jié)點(diǎn)作為所述第2電源電位的第2反相器；所述第1開(kāi)關(guān)元件是，柵電極接收所述第1反相器的輸出電位的第2導(dǎo)電型的第5晶體管，所述第2開(kāi)關(guān)元件是，第1電極接收所述第2電源電位，柵電極接收所述第1反相器的輸出電位，第2電極與所述規(guī)定的節(jié)點(diǎn)連接的第1導(dǎo)電型的第6晶體管。
3.權(quán)利要求1所述的電平變換電路，其特征在于，所述輸出電路，包含當(dāng)所述規(guī)定的節(jié)點(diǎn)電位比規(guī)定電平低的場(chǎng)合，輸出所述第2電源電位，當(dāng)所述規(guī)定的節(jié)點(diǎn)電位比所述規(guī)定電平高的場(chǎng)合，輸出所述基準(zhǔn)電位的第1反相器；當(dāng)所述第1反相器的輸出電位是所述第2電源電位的場(chǎng)合，將所述輸出節(jié)點(diǎn)設(shè)為所述基準(zhǔn)電位，當(dāng)所述第1反相器的輸出電位是所述基準(zhǔn)電位的場(chǎng)合，將所述輸出節(jié)點(diǎn)設(shè)為所述第2電源電位的第2反相器，所述第1開(kāi)關(guān)元件是，柵電極與所述規(guī)定的節(jié)點(diǎn)或所述輸出節(jié)點(diǎn)中任意一個(gè)節(jié)點(diǎn)連接的第1導(dǎo)電型的第5晶體管；所述第2開(kāi)關(guān)元件是，第1電極接收所述第2電源電位，柵電極接收所述第1反相器的輸出電位，第2電極與所述規(guī)定的節(jié)點(diǎn)連接的第1導(dǎo)電型的第6晶體管。
4.權(quán)利要求1所述的電平變換電路，其特征在于還具備連接在所述第2電源電位線和所述第1及第2晶體管的柵電極之間的第3開(kāi)關(guān)元件；所述輸出電路，當(dāng)所述規(guī)定的節(jié)點(diǎn)電位比所述規(guī)定電平低的場(chǎng)合，使所述第3開(kāi)關(guān)元件導(dǎo)通，當(dāng)所述規(guī)定的節(jié)點(diǎn)電位比所述規(guī)定電平高的場(chǎng)合，使第3開(kāi)關(guān)元件處于非導(dǎo)通。
5.權(quán)利要求4所述的電平變換電路，其特征在于所述第3開(kāi)關(guān)元件是，第1電極接收所述第2電源電位，柵電極與所述規(guī)定的節(jié)點(diǎn)或所述輸出節(jié)點(diǎn)的任意一個(gè)節(jié)點(diǎn)連接，第2電極與所述第1及第2晶體管的柵電極連接的第1導(dǎo)電型的第7晶體管。
6.權(quán)利要求2所述的電平變換電路，其特征在于所述第6晶體管的電流驅(qū)動(dòng)能力，比所述第4晶體管的電流驅(qū)動(dòng)能力小。
7.權(quán)利要求6所述的電平變換電路，其特征在于所述第6晶體管的柵極寬度，比所述第4晶體管的柵極寬度小。
8.權(quán)利要求6所述的電平變換電路，其特征在于所述第6晶體管的柵極長(zhǎng)度，比所述第4晶體管的柵極長(zhǎng)度長(zhǎng)。
9.權(quán)利要求5所述的電平變換電路，其特征在于所述第7晶體管的電流驅(qū)動(dòng)能力，比所述第3晶體管的電流驅(qū)動(dòng)能力小。
10.權(quán)利要求9所述的電平變換電路，其特征在于所述第7晶體管的柵極寬度，比所述第3晶體管的柵極寬度小。
11.權(quán)利要求1所述的電平變換電路，其特征在于所述第2電源電位，比第1電源電位高。
全文摘要
一種電平變換電路，由2個(gè)P溝道MOS晶體管(3，4)構(gòu)成電流鏡向電路。輸入信號(hào)從[L]電平升高為[H]電平的場(chǎng)合，由于與其中一個(gè)P溝道MOS晶體管(3)的漏極連接的N溝道MOS晶體管(6)變成非導(dǎo)通，可防止2個(gè)P溝道MOS晶體管(3，4)中流過(guò)漏電流，消耗功率變小。另外，輸入信號(hào)從[H]電平降低為[L]電平的場(chǎng)合，與另一個(gè)P溝道MOS晶體管(4)的漏極連接的N溝道MOS晶體管(5)變成導(dǎo)通，另一個(gè)P溝道MOS晶體管(4)的漏極的節(jié)點(diǎn)(N2)由于固定為[H]電平，可防止該節(jié)點(diǎn)(N2)的電位出現(xiàn)不穩(wěn)定。
文檔編號(hào)H03K19/0185GK1753309SQ20051010895
公開(kāi)日2006年3月29日 申請(qǐng)日期2005年9月21日 優(yōu)先權(quán)日2004年9月21日
發(fā)明者神崎照明 申請(qǐng)人:株式會(huì)社瑞薩科技