專利名稱：適用各種環(huán)振鎖相環(huán)的動態(tài)電壓模相位內(nèi)插電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路技術(shù)領(lǐng)域，具體涉及一種應用于頻率綜合器中的電壓模式相位內(nèi)插電路，尤其涉及采用動態(tài)電壓模式相位內(nèi)插的超精細時鐘輸出的電路設(shè)計。
背景技術(shù)：
時鐘電路是幾乎所有系統(tǒng)芯片中必不可少的重要部分。它主要通過核心電路鎖相環(huán)來實現(xiàn)其頻率綜合、時鐘恢復、時滯和噪聲抑制等功能。
采用鎖相環(huán)的時鐘恢復電路主要有全模擬電路和與數(shù)字信號處理方法相結(jié)合兩種實現(xiàn)方案。采用模擬方案的時鐘恢復電路噪聲抑制能力不強、工藝可移植性也較差，同時為了提高相位捕捉過程的鑒相速度，需要增加額外的輔助模塊，增加了設(shè)計的難度；而采用數(shù)字方案實現(xiàn)的時鐘恢復電路，電路抗噪聲能力強，工藝移植性也很好，但是該方法實現(xiàn)的前提是必須具有精細的時鐘相位選擇功能，用以提高其算法的收斂性和結(jié)果的精確度。而對于大規(guī)模的數(shù)字系統(tǒng)，高效的復用同一個鎖相環(huán)輸出的多相精細時鐘也是消除多個時鐘信號時滯效應的最佳選擇。
倍頻的多相時鐘一般先由多級延遲單元串聯(lián)構(gòu)成的環(huán)型振蕩器產(chǎn)生，但由于對時鐘本身性能和功耗的的要求，環(huán)振內(nèi)延遲單元不可能大規(guī)模增加。更多相位產(chǎn)生通常需要延遲鎖定環(huán)DLL或內(nèi)插電路進一步完成。DLL實現(xiàn)多相位的優(yōu)點是相位延遲準確均勻，但當需要較多相位時，就需要很長的延遲鏈，無論從功耗還是設(shè)計難度來說都是不合適的。DLL適用輸出較少相位，且對相位間隔要求很嚴格的情況，對幾十甚至上百相位的輸出，顯然不是一個明智的選擇。較為合理的設(shè)計方案是通過內(nèi)插使環(huán)振輸出的本征時鐘產(chǎn)生出更多精細相位。
內(nèi)插電路一般有電壓模和電流模兩種，目前電流模應用較多[1]，主要是基于壓控或者流控延遲單元的結(jié)構(gòu)和電流模式先天的動態(tài)結(jié)構(gòu)優(yōu)勢。一般這種內(nèi)插單元的結(jié)構(gòu)和尺寸是完全復制壓控振蕩器(VCO)中的延遲單元，僅在尾電流源處做一些改動。將延遲單元中固定的電流源改變?yōu)橛靡幌盗虚_關(guān)控制的大小完全相等的開關(guān)電流之和。這種實現(xiàn)方式僅適用于帶有尾電流的VCO結(jié)構(gòu)，隨著時鐘頻率和噪聲性能要求的提高，各種去掉尾電流源的VCO有廣泛的應用，在這些結(jié)構(gòu)中電流模式相位內(nèi)插并不適用。而且電流模式內(nèi)插電路一般功耗代價較大，尤其在高頻輸出情況下，鏡像的電流造成較大的功耗浪費。電壓模式內(nèi)插電路一般采用電阻分壓，適用于各種結(jié)構(gòu)的VCO，且功耗相對較小，但是由于內(nèi)插電阻的不均勻取值造成匹配度稍差，進而影響內(nèi)插結(jié)果的均勻性。目前國際上采用靜態(tài)全并行的方法以彌補輸入內(nèi)插時鐘信號負載電容的不完全匹配[2]。而這樣又會浪費大量的芯片面積，總功耗也會增加。
參考文獻[1]Stefanos Sidiropoulos and Mark A.Horowitz，“A Semidigital Dual Delay-Locked Loop”，IEEE JSSC，Vol.32，pp1683-1692，Nov 1997[2]Lixin Yang and Jiren Yuan，“An Arbitrarily Skewable Multiphase Clock GeneratorCombining Direct Interpolation with Phase Error Average”，Circuits and Systems，2003.ISCAS′03.Proceedings of the 2003 International Symposium，Vol.1，pp.I-645-I648，May200
發(fā)明內(nèi)容本發(fā)明基于數(shù)字時鐘恢復算法和時滯效應的需求，以低功耗低成本高精度為目的，對電壓模式相位內(nèi)插進一步改進，提出動態(tài)電壓模相位內(nèi)插的精確計算和設(shè)計。用該相位內(nèi)插電路與環(huán)振型鎖相環(huán)相結(jié)合，能夠動態(tài)輸出相位間隔非常小的的超精細多相時鐘，有效地應用于數(shù)字時鐘恢復算法，取得很好的效果。
所謂內(nèi)插是在兩個已知的基準量之間，通過一定的算法產(chǎn)生一些中間量，包括線性內(nèi)插、指數(shù)內(nèi)插等。時鐘信號一般希望采用線性內(nèi)插來實現(xiàn)中間相位。時鐘輸出最終體現(xiàn)的是方波形電壓，最直接和普適的方法是利用電壓內(nèi)插。(對于本質(zhì)上通過偏置電流改變VCO頻率的振蕩器，，電流模內(nèi)插也是一種選擇。)電壓內(nèi)插的最基本原理是電阻分壓，并可以根據(jù)不同需要和精度選擇不同類型的電阻實現(xiàn)形式。相位內(nèi)插與一般的直流電壓內(nèi)插的本質(zhì)不同在于前者是時域上變化的，而后者在任意時刻都有相同的結(jié)果(只要輸入電平?jīng)]有變化)。關(guān)鍵是將時域上變化的相位內(nèi)插輸入轉(zhuǎn)換成類似靜態(tài)的電壓內(nèi)插的輸入。從所周知，時鐘的轉(zhuǎn)換速率要求一般比較大(約零點幾納秒)，在這么短的時間內(nèi)完成電壓內(nèi)插是很難做到的。事實上，對于一定的輸入相位差，如此高的轉(zhuǎn)換速率根本不可能在任何一個時間點找到與相位信息相關(guān)的電壓差值。所以，首要的步驟是用較大的電容負載將需要內(nèi)插的兩個時鐘沿拉得較為平緩，至少讓超前相位的時鐘沿的高電平轉(zhuǎn)折點超前于相位滯后時鐘沿的低電平轉(zhuǎn)折點。當在某一些時間點上，得到了與相位成比例的電壓差(也就是電壓內(nèi)插能夠體現(xiàn)相位內(nèi)插的信息)，電阻串便可以實現(xiàn)其分壓作用。將這些時域內(nèi)連續(xù)的電壓點連接起來，就會得到新的內(nèi)插出來的時鐘信號。
由于時鐘相位內(nèi)插的輸入結(jié)果還要作為各后續(xù)模塊的時鐘使用，因此還必須將變小的時鐘沿的轉(zhuǎn)換速率(slew rate)整形回來，成為好的方波時鐘信號。這意味著每個需要輸出的節(jié)點必將接一個方波整形的緩沖級電路。這是一個柵電容負載。電容負載對于直流電平內(nèi)插沒有影響，但是時鐘沿即使再緩慢也是隨時間變化的量，即dv/dt≠0。而dv/dt＝i/c，可以根據(jù)slew rate的值和負載電容的值計算出內(nèi)插過程中注入負載中的電流。這個電流雖然小，在整個內(nèi)插中卻是一個非常重要的因素，絕對不能忽略。因為需要內(nèi)插的兩個不同相位的時鐘信號本身延時就很小，特別是在高頻情況下，時鐘周期很短，VCO輸出的相位之間的差距(時域上表現(xiàn)為延時)就更小。這樣小的延遲，即使用大負載電容將其的slew rate調(diào)得再低，輸入信號的電壓差值也較小。在總電壓如此小的情況，一點點電流變化在電阻上造成的電壓變化都不能忽略，因為它決定了內(nèi)插結(jié)果的均勻程度，這是本發(fā)明提出的一個重要的思想。
本發(fā)明提出的動態(tài)電壓模式相位內(nèi)插電路僅采用一個內(nèi)插單元，極為節(jié)省面積和功耗。該單元由兩個預驅(qū)動器、用于分壓的電阻串、用于降低輸入時鐘slew rate的兩個電容負載和時鐘重整形驅(qū)動器經(jīng)電路連接組成；其中，電阻串的電阻數(shù)目與相位內(nèi)插數(shù)目n相同，串聯(lián)，可擴展。但是受到時鐘信號本身抖動的限制，其內(nèi)插相位數(shù)n具有上限，這可根據(jù)住址估計；兩個預驅(qū)動器連接于電阻串的兩端，并分別與兩個具有相位差的時鐘輸入信號連接；兩個負載電容分別連接于預驅(qū)動器與電阻串兩端之間；時鐘重整形驅(qū)動器也有n個，分別并聯(lián)于電阻串的n個電阻之間，作為內(nèi)插后時鐘整形驅(qū)動，用于把變緩的邊沿調(diào)回原樣，并進一步驅(qū)動下一級電路。見圖4所示。
上述內(nèi)插單元中，電阻串的各個電阻的阻值可以為遞減。n個重整形驅(qū)動器是完全相同的，并采用CMOS倒相器。兩個預驅(qū)動器也采用CMOS倒相器。連接于單元輸入端的兩個負載電容可以不相等。
上述內(nèi)插單元中，相位內(nèi)插數(shù)目n一般可為4-64。
兩個具有相位差的時鐘輸入信號送入內(nèi)插單元，首先經(jīng)由預驅(qū)動器與前級電路隔離，然后對大電容負載進行周期性充放電，在電容節(jié)點上產(chǎn)生邊沿平緩但是仍具有不變相位差的兩個時鐘信號(嚴格講已經(jīng)不能稱之為時鐘，因其波形變?yōu)樘菪位蛉切?。非均勻電阻串就分布在這樣兩個輸入信號之間，將時鐘邊沿形成的電壓差分壓。相鄰電阻之間的節(jié)點被同時并行引出，并送入結(jié)構(gòu)尺寸完全相同的一串驅(qū)動器中用來驅(qū)動后級電路。
本發(fā)明的創(chuàng)新和價值在于動態(tài)結(jié)構(gòu)的提出。電阻分壓模式的相位內(nèi)插電路對兩個時鐘邊沿電壓進行分壓操作，非零的slew rate使得電阻串的阻值必須為遞減的非均勻變化，這種現(xiàn)象在靜態(tài)應用中也必須考慮。不同之處在于在靜態(tài)應用中由于多個內(nèi)插單元的并行應用，每一相時鐘既是前一時鐘的滯后時鐘，又是后一時鐘的超前時鐘，任何兩個相鄰信號都具有完全一致的負載環(huán)境，兩個大負載電容可簡單的取為等值。為了解決靜態(tài)全并行結(jié)構(gòu)的這種對面積和功耗的極大浪費，提出用非等值大負載電容彌補負載環(huán)境不同的思想，從而僅采用一個內(nèi)插單元就能完成多個內(nèi)插單元的內(nèi)插效果。因此大大減小芯片面積和功耗，還可以減弱由于片上太多不必要高頻時鐘存在對其它模擬電路引入的電源干擾和信號串擾，具有重要應用價值。


圖1為空載時電阻分壓原理。其中，(a)為電阻串結(jié)構(gòu)，(b)為正弦波輸入輸出波形。
圖2為有電容負載時電阻分壓原理。其中，(a)為電阻串結(jié)構(gòu)，(b)為正弦波輸入輸出波形。
圖3為相位內(nèi)插轉(zhuǎn)為電壓內(nèi)插原理。其中，(a)為過陡的時鐘沿狀態(tài)，(b)為變緩后的時鐘沿狀態(tài)。
圖4為基本時鐘相位內(nèi)插模塊。
圖5為靜態(tài)時鐘相位內(nèi)插在頻率綜合器中應用。
圖6為靜態(tài)時鐘相位內(nèi)插的邊界連接方式。
圖7為動態(tài)時鐘相位內(nèi)插在頻率綜合器中應用。
圖8為動態(tài)時鐘相位內(nèi)插的仿真結(jié)果。
圖中標號40為電阻串，41為預驅(qū)動器(緩沖器)，42為重整形驅(qū)動器，43-50為電阻串中的電阻，51、52為負載電阻，53、54為節(jié)點，55為內(nèi)插單元，56為128選1多路選擇器，57為接收器，58為計數(shù)器，59為發(fā)送器，60為鎖相環(huán)。
具體實施例方式
下面結(jié)合附圖1～8對本發(fā)明詳細描述。
圖1是電阻分壓原理示意和正弦波輸入輸出波形。圖中所描述的是最基本和理想的情況，在這里電壓V1和V2作為理想輸入信號，且各輸出均不接負載。在大部分時刻(除去波形峰值附近的畸變)，V1-V2的值為一常數(shù)，電壓差引起的電流全部流過串聯(lián)分壓電阻。為了達到相鄰的輸出電壓具有相等的ΔV(在相同的slew rate下能夠轉(zhuǎn)換成相同的時間延遲，即相位差)，電阻串可取均值電阻，且內(nèi)插結(jié)果和阻值的絕對值無關(guān)。
但是在所有的應用中輸出都不可能空載。在CMOS工藝下輸出的各信號一般接柵電容負載。時變的電壓對電容有瞬時電流輸入。正是由于這樣一個小的瞬態(tài)電流的存在，使得每個相同的分壓電阻上流過的電流都不相同，具體說就是從時域超前信號(圖中就是V1)一端向另外一端逐漸遞減。造成電阻兩端的電壓差也隨之逐漸遞減，內(nèi)插所得到的電壓間距變得不再均勻，如圖2。這種瞬態(tài)電流的效應在電壓內(nèi)插中常被忽視，但在時鐘相位內(nèi)插中，尤其是高頻信號的相位內(nèi)插，必須被考慮進去，否則不僅相位會非常不均勻，在時鐘抖動存在的情況下還可能造成非單調(diào)輸出，背離了設(shè)計和應用的初衷。所以在實際應用中，對相差非常小的時鐘進行中間相位的內(nèi)插必須采用阻值遞減的電阻串，具體計算見下面的詳細分析。
前面提到從VCO中送出的時鐘信號由于驅(qū)動和匹配的考慮一般要經(jīng)過相同的緩沖級后送到后續(xù)電路。而緩沖器輸出的信號一般都會被整形，變?yōu)樯仙剌^陡(也可以說slewrate較大)的時鐘。這樣的時鐘邊沿無法提供相位信息，也就不能用作相位內(nèi)插，見圖3。若要將方波信號進行電壓模式相位內(nèi)插，必須首先將其邊沿變緩。即使不需要達到正弦波或三角波的程度，至少讓超前相位的時鐘沿的高電平轉(zhuǎn)折點落后于相位滯后時鐘沿的低電平轉(zhuǎn)折點，如圖3所示。這個任務(wù)由額外加入的大負載電容來完成。
圖4給出了一個電壓模式相位內(nèi)插單元的具體電路。緩沖器41采用匹配和隔離用的CMOS倒相器，分別連接在單元的兩個輸入端；電阻串40由8個阻值遞減電阻R1-R8串聯(lián)組成，用來分壓；緩沖器42共8個，分別連接于8個電阻R1-R8中，作為內(nèi)插后的時鐘整形驅(qū)動器，用于把變緩的邊沿調(diào)回原樣，并進一步驅(qū)動下一級電路。電容C1和C2為負載電容，分別連接于CMOS倒相器41與電阻串40兩端之間。用以拉緩時鐘邊沿。i1、i2…i8分別為流過電阻串中R1、R2…R8的電流。從圖中可以看出，單單一個內(nèi)插單元，電容C1和C2的充放電電流必不相同。其中51中流過的電流等于緩沖器41的吸放電流減去一個值(il+iload)，而C2的充放電電流則等于緩沖器41的電流加上另一個值(i8)。僅定性分析，為了使內(nèi)插輸入信號slew rate相同，電容C1必須大于電容C2。而且它們的絕對值和差值又與電流和電阻的取值相關(guān)。
采用靜態(tài)全并行的結(jié)構(gòu)可以去除負載電容的不匹配特性帶來計算上的麻煩，但是造成了功耗和面積的極大的不必要的浪費，是不足取的。圖5顯示了在全并行情況下多個內(nèi)插單元和鎖相環(huán)相結(jié)合實現(xiàn)時鐘恢復的框圖。60是一個8級的差分環(huán)振構(gòu)成的鎖相環(huán)，其本征輸出16個相等間距的時鐘信號。每個內(nèi)插單元將兩個相鄰相位的時鐘(相差2π/16，且相位首尾相接)內(nèi)插出另外7相時鐘(相差2π/16/8＝2π/128)。時鐘恢復電路(位于接收電路57中)通過128選1的多路器56在128個精細時鐘中進行相位選擇，選出相位最同步的時鐘。其中相位選擇信號由一個7bit的累加器/減法器58給出，58的輸出向前(加1)還是向后(減1)調(diào)整由57中的時鐘恢復算法的判決結(jié)果UP和DN決定。圖5是全并行靜態(tài)應用，在該應用中完全相同的內(nèi)插單元并置了8個，它們之間詳細的邊界連接方式可見圖6。從圖6可以看出，在全并行應用情況下，每一個時鐘同時是前一個內(nèi)插單元的滯后時鐘和后一個內(nèi)插單元的超前時鐘，16相基本時鐘具有完全相同的負載連接情況，負載電容也就具有完全一樣的充放電電流。在這樣的應用中，電容51和52取值裕度較大。只要絕對值相同，就可以保證電阻串40兩端的電壓具有相同的slew rate。因為相位內(nèi)插對slewrate絕對值要求并不高，只希望其具有一個相對小些的值，能夠保證電壓內(nèi)插完成即可。因此在這種情況下，電容電阻取值的絕對值范圍都較寬。但是面積和功耗卻明顯太大。
圖7是與圖5相同的應用，但卻用動態(tài)相位內(nèi)插電路代替了全并行結(jié)構(gòu)。因為內(nèi)插單元由原來的8個變?yōu)?個，面積大幅度減小。而且原來的128選1的多路器也被前后兩個小多路器取代，避免了多條并行高頻時鐘走線之間的干擾，保證了時鐘性能優(yōu)良。但節(jié)省成本的同時，給設(shè)計增加了難度。動態(tài)內(nèi)插方法僅用一個內(nèi)插單元實現(xiàn)全部128個相位的輸出，必然需要動態(tài)選擇待內(nèi)插的相鄰時鐘輸入，一個16選2的多路器63是必須的。
在改進的時鐘電路中采用動態(tài)內(nèi)插的結(jié)構(gòu)，將多路選擇器63置于內(nèi)插之前(由128選1簡化為16選2)，將選擇輸出的結(jié)果經(jīng)過唯一一個內(nèi)插單元產(chǎn)生8相內(nèi)插時鐘，再通過一個簡單的8選1多路器62輸出。雖然這樣的改進大大減小了器件的數(shù)目和布線的復雜程度，不僅有利于后端設(shè)計，更有效減小了功耗和芯片面積。但是也引入了一個新的設(shè)計問題要使輸入時鐘邊界相互匹配。與全并行靜態(tài)結(jié)構(gòu)不同，內(nèi)插單元的兩個輸入具有不一致的負載環(huán)境，相等的物理電容負載由于額外的抽取或者注入電流的存在產(chǎn)生不同的轉(zhuǎn)換速率。為了維持電阻串40兩端電壓具有相同的slew rate，簡單的等值電容已經(jīng)不行，電容的取值變得和每個電阻兩端的電壓差息息相關(guān)。以上升沿為例，兩個輸入時鐘經(jīng)過驅(qū)動器41后分別對節(jié)點53、54充電。假設(shè)驅(qū)動器41的平均充電電流為Ibuffer，且輸出緩沖器42的負載電容為Cload，51的電容值C1，并令輸出緩沿時鐘上升沿斜率為dv/dt＝a，可以得到IC1＝a*C1，Iload＝a*Cload那么IR1＝Ibuffer-IC1-Iload (1)又因為對于內(nèi)插得到的相鄰時鐘，相位間隔為2п/128。假設(shè)時鐘周期為8ns，那么相差轉(zhuǎn)換為時間間隔即為8ns/128＝62.5ps。所以內(nèi)插所得的電壓差應為ΔV＝a*62.5ps；(2)可得內(nèi)插電阻值依次為R1＝ΔV/IR1＝ΔV/(Ibuffer-IC1-Iload)；R2＝ΔV/IR2＝ΔV/(Ibuffer-IC1-2Iload)；R8＝ΔV/IR8＝ΔV/(Ibuffer-IC1-8Iload)； (3)已知IC2＝Ibuffer+IR8，所以C2＝IC2/a＝(Ibuffer+IR8)/a＞C1。圖8顯示了用該方法得到的不等值電容和遞減電阻串進行相位內(nèi)插的仿真結(jié)果，其相位非常均勻。
值得指出，為了說明問題，引入了具體應用實例。這并不意味該相位內(nèi)插結(jié)構(gòu)僅能8相內(nèi)插。事實上，只要鎖相環(huán)輸出時鐘信號性能足夠好，可以在時鐘抖動允許的范圍內(nèi)增加內(nèi)插電阻串中電阻的數(shù)目，以達到應用需要的超精細時鐘。
權(quán)利要求
1.一種動態(tài)電壓模式相位內(nèi)插電路，其特征在于該單元由兩個預驅(qū)動器、用于分壓的電阻串、用于降低輸入時鐘slew rate的兩個電容負載和時鐘重整形驅(qū)動器經(jīng)電路連接組成；其中，電阻串的電阻數(shù)目與相位內(nèi)插數(shù)目n相同，串聯(lián)，可擴展；兩個預驅(qū)動器連接于電阻串的兩端，并分別與兩個具有相位差的時鐘輸入信號連接；兩個負載電容分別連接于預驅(qū)動器與電阻串兩端之間；時鐘重整形驅(qū)動器也有n個，分別并聯(lián)于電阻串的n個電阻之間，作為內(nèi)插后時鐘整形驅(qū)動，用于把變緩的邊沿調(diào)回原樣，并進一步驅(qū)動下一級電路。
2.根據(jù)權(quán)利要求1所述的動態(tài)電壓模式相位內(nèi)插電路，其特征在于電阻串中n個電阻的阻值遞減，n個重整形驅(qū)動器相同。
3.根據(jù)權(quán)利要求1所述的動態(tài)電壓模式相位內(nèi)插電路，其特征在于連接于單元輸入端的兩個負載電容不相等。
4.根據(jù)權(quán)利要求1所述的動態(tài)電壓模式相位內(nèi)插電路，其特征在于相位內(nèi)插數(shù)目n為4-64。
5.根據(jù)權(quán)利要求1或2所述的動態(tài)電壓模式相位內(nèi)插電路在時鐘電路中的應用；其中，內(nèi)插單元為多個，全平行結(jié)構(gòu)，并和鎖相環(huán)結(jié)合；或者內(nèi)插單元為一個，和鎖相環(huán)結(jié)合。
全文摘要
本發(fā)明屬于集成電路技術(shù)領(lǐng)域，具體為一種適用于環(huán)振鎖相環(huán)的動態(tài)電壓模式相位內(nèi)插電路。該電路由兩個預驅(qū)動器、用于分壓的電阻串，用于降低輸入時鐘slew rate兩個負載電容和時鐘重整形驅(qū)動器經(jīng)電路連接組成。其中，電阻串的電阻數(shù)目、重整形驅(qū)動器的數(shù)目與相位內(nèi)插數(shù)目相同。兩個負載電容分別連接于預驅(qū)器與電阻串兩端之間；重整形驅(qū)動器并聯(lián)于電阻串的各個電阻之間，將變緩的邊沿調(diào)回原樣，并進一步驅(qū)動下一級電路。本發(fā)明可大大減小芯片面積和功耗，并可減弱電源干擾和信號串擾，具有重要實用價值。
文檔編號H03L7/08GK1761157SQ20051011026
公開日2006年4月19日 申請日期2005年11月10日 優(yōu)先權(quán)日2005年11月10日
發(fā)明者陸平, 葉凡, 任俊彥, 鄭增鈺 申請人:復旦大學