專利名稱：輸入共模電壓為電源電壓的采樣與電荷轉(zhuǎn)移電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種輸入共模電壓為電源電壓的采樣與電荷轉(zhuǎn)移電路，屬于集成電路設(shè)計技術(shù)領(lǐng)域。
背景技術(shù)：
開關(guān)電容電路是一種應(yīng)用較為廣泛的電路設(shè)計技術(shù)。在開關(guān)電容電路中，一般要在信號連續(xù)變化的模擬輸入端和內(nèi)部時鐘控制的離散信號處理電路之間提供一個接口，這個接口包括對輸入信號進行采用的采樣電路，即通過一組開關(guān)的接通和關(guān)斷，在采樣電容上得到與開關(guān)關(guān)斷時刻的輸入電壓成正比例的電荷，此外，還包括電荷轉(zhuǎn)移電路，即通過另外一組開關(guān)的關(guān)斷和接通，將采樣電容上保持的電荷轉(zhuǎn)移給內(nèi)部電路。例如，在過采樣模數(shù)轉(zhuǎn)換器電路中，模擬信號輸入端與內(nèi)部量化轉(zhuǎn)換電路之間需要這樣一個采樣和電荷轉(zhuǎn)移電路作為接口，通過采樣和電荷轉(zhuǎn)移操作將連續(xù)變化的模擬輸入信號轉(zhuǎn)換為離散信號，然后，內(nèi)部的轉(zhuǎn)換電路將此離散信號的每個值量化為對應(yīng)的數(shù)字碼。
一個更具體的例子可參考美國專利5,134,401的內(nèi)容，其接口電路如圖1所示。其中，采樣電容CS和四個晶體管m1，m2，m，m4以及它們之間的互連線構(gòu)成了采樣和電荷轉(zhuǎn)移電路，控制晶體管接通和關(guān)斷的控制信號PH1和PH2的時序關(guān)系如圖2所示。在采樣相，PH2為高且PH1為低，晶體管m1和m3接通，而m2和m4關(guān)斷，這樣，電容CS兩端的電壓為等于輸入電壓VIN，相應(yīng)地電容CS上的電荷為(VIN-VREF)*CS；在轉(zhuǎn)移相，Ph1為高且PH2為低，晶體管m2和m4接通，而m1和m3關(guān)斷，這樣，在運放A1和積分電容CI所構(gòu)成的積分電路的作用下，電容CS上保存的電荷(VIN-VREF)*CS被轉(zhuǎn)移到積分電容CI上。
需指出的是，圖1只是給出了單端信號處理的電路，這是基于簡明說明電路工作原理的需要，實際的應(yīng)用有可能是內(nèi)部信號處理電路為全差分結(jié)構(gòu)，而輸入信號既可為單端信號(即信號的一端固定為一直流電壓，另一端以其為中心上下變化，此直流電壓稱為輸入共模電壓)，也可為差分信號(即信號的兩端都圍繞一直流電壓為中心上下變化，且變化方向相反，這里的直流電壓稱為輸入共模電壓)。考慮到這一點，圖1中的晶體管m2需連接到的參考電壓VREF，其值應(yīng)為輸入共模電壓，而晶體管m3和運放A1的正輸入端也需連接到一個參考電壓，此參考電壓可與晶體管m2連接的參考電壓相同，即VREF。在單端電源供電情況下，參考電壓的值一般在電源電壓與地之間，典型地，其值可為電源電壓的1/2。
值得注意的是，從系統(tǒng)設(shè)計的角度來說，一般要求將芯片內(nèi)部的一個參考電壓輸出到芯片外部，用于確定輸入信號的共模電平。在圖1所示的設(shè)計中，參考電壓VREF的值在電源電壓與地之間，因此需要一個專用的管腳將參考電壓VREF輸出到片外來確定輸入共模電平，并且，參考電壓VREF產(chǎn)生電路須具有較強的驅(qū)動能力，以確保輸入共模電平的穩(wěn)定，顯然，這兩點對芯片的成本和功耗的控制都是不利的。解決此問題的一個辦法是將輸入信號的共模電壓設(shè)置為地電壓，這樣，內(nèi)部參考電壓VREF無須輸出到片外，節(jié)約了一個管腳，并且，降低對參考電壓VREF產(chǎn)生電路的驅(qū)動要求。然而，對于圖1所示的電路來說，當(dāng)輸入共模為地，輸入信號VIN的值就可能出現(xiàn)低于地電壓的情況，在此情況下，N型金屬氧化物晶體管(MOS晶體管)m1接地的N型襯底與連接輸入VIN的P型源端(或漏端)之間的PN結(jié)就有可能導(dǎo)通，從而對輸入VIN的電壓造成鉗位效應(yīng)。美國專利5,872,469提出了一種改進的采樣和電荷轉(zhuǎn)移電路，可用來解決此問題，具體的方法是，將晶體管m1和m2修改為P型MOS晶體管，以解決共模輸入電壓為地電壓情況下的輸入VIN鉗位效應(yīng)；然后，引入兩個電平移位電路來分別調(diào)整晶體管m1和m2上的開關(guān)控制信號的接通和關(guān)斷控制電壓，以確保PMOS晶體管開關(guān)在信號為地電壓附近仍能正常接通和關(guān)斷。
盡管美國專利No.5,872,469通過解決輸入鉗位效應(yīng)而使得輸入共模電壓可為地電壓，從而可用來節(jié)約一個管腳和降低對參考電壓產(chǎn)生電路的要求，然而，這種令輸入共模為地的處理方法可能會與目前所公知的芯片靜電放電(以下簡稱ESD)保護電路的設(shè)計相沖突，從而帶來ESD保護電路設(shè)計的新問題，或增加ESD保護電路的設(shè)計難度。這是因為，正如該專利本身所指出的，對于基于互補金屬氧化物半導(dǎo)體(以下簡稱CMOS)工藝的芯片設(shè)計來說，單端電源供電更為合適，那么，在單端電源供電下，目前所公知的CMOS芯片的ESD保護電路一般要求其焊盤(以下簡稱PAD)上所接入的輸入信號電壓在地與電源電壓之間，否則就有可能對輸入信號帶來電壓鉗位效應(yīng)，而輸入共模為地時輸入信號電壓會低于地，這超出了地與電源電壓所包括的范圍。
實際上，現(xiàn)在的芯片中越來越多地存在多個電壓不同的單端電源，這是因為，集成電路設(shè)計正向片上系統(tǒng)(SOC)方向發(fā)展，越來越多的芯片在設(shè)計中將原本放在片外的電源電路集成到芯片內(nèi)部，也就是說，系統(tǒng)給芯片提供一個電源，芯片通過內(nèi)部的電源電路(例如線性穩(wěn)壓電路)將此外部接入電源轉(zhuǎn)換為一個或多個電壓較低，但更穩(wěn)定(例如波紋更小)的內(nèi)部電源來給內(nèi)部電路供電，同時，這些內(nèi)部電源還要通過各自的管腳與片外的去藕電容連接，以減小內(nèi)部電源上的噪聲?；谶@種情況，可考慮利用不同電壓的電源來作為輸入共模和ESD保護電路的電源，以獲得美國專利No.5,872,469的優(yōu)點的同時，解決其前述的ESD保護電路問題。

發(fā)明內(nèi)容
本發(fā)明的目的是提出一種輸入共模電壓為電源電壓的采樣與電荷轉(zhuǎn)移電路，將具有最高電壓的電源作為公知ESD保護電路的電源，具有較低電壓的電源用于確定輸入共模電壓，并通過改進采樣與電荷轉(zhuǎn)移電路來確保其正常工作，以節(jié)約芯片管腳和降低對片內(nèi)參考電壓VREF產(chǎn)生電路的要求。
本發(fā)明提出的輸入共模電壓為電源電壓的采樣與電荷轉(zhuǎn)移電路，包括第一、第二、第三、第四晶體管、采樣電容和時鐘電路；所述的第一晶體管的源極或漏極中的一極為被采樣信號的輸入端，第一晶體管的漏極或源極中的另一極同時與所述的采樣電容的一端和第二晶體管的漏極或源極中的一極相連接，第一晶體管的襯底和所述的第二晶體管的襯底同時與所述的外部電壓最高的電源相連接，第一晶體管的柵極與所述時鐘電路輸出的反向第二時鐘信號線相連接；第二晶體管的漏極或源極中的另一極與所述的電壓較低的電源中的一個相連接，第二晶體管的柵極與所述時鐘電路輸出的反向第一時鐘信號線相連接；第三晶體管的漏極或源極中的一極和第四晶體管的漏極或源極中的一極同時與所述的采樣電容的另一端相連接，第三晶體管的襯底和所述的第四晶體管的襯底同時接地，第三晶體管的柵極與所述時鐘電路輸出的正向第二時鐘信號線相連接，第三晶體管的漏極或源極中的另一極與本電路外的參考電壓信號線相連；第四晶體管的漏極或源極中的另一極作為本電路的輸出端。
上述采樣與電荷轉(zhuǎn)移電路，還可以包括(1)一個外部輸入的電壓最高的電源、一個或一個以上由外部輸入或由所述的外部電壓最高的電源轉(zhuǎn)換得到的電壓較低的電源；(2)第五、第六晶體管和電阻，用以構(gòu)成靜電放電保護電路，所述的第五晶體管的柵極、源極和襯底同時與所述的外部電壓最高的電源相連接，第六晶體管的柵極、源極和襯底同時接地，第五晶體管與第六晶體管的漏極相連接后與所述的電阻的一端相連接，所述的電阻的另一端與所述的采樣與電荷轉(zhuǎn)移電路的采樣信號輸入端相連接；(3)一個運算放大器和一個積分電容，用以構(gòu)成積分器電路，所述的運算放大器的負輸入端和所述的積分電容的一端同時與所述的采樣與電荷轉(zhuǎn)移電路的輸出端連接，運算放大器的正輸入端與所述的本電路外的參考電壓信號線相連，運算放大器的輸出端與積分電容的另一端相連接。
本發(fā)明提出的輸入共模電壓為電源電壓的采樣與電荷轉(zhuǎn)移電路，其優(yōu)點是1、節(jié)約了芯片管腳，因此減小了芯片面積，降低電路成本。
2、降低了對片內(nèi)參考電壓VREF產(chǎn)生電路的輸出驅(qū)動能力的要求，從而降低芯片功耗和減小電路設(shè)計難度。
3、電路的輸入信號電壓在靜電放電保護電路的電源和地之間，因此可直接采用公知的靜電放電保護電路，無需對電路進行重新設(shè)計。


圖1是現(xiàn)有的采樣與電荷轉(zhuǎn)移電路。
圖2是圖1所示電路的信號時序圖。
圖3是本發(fā)明提出的采樣與電荷轉(zhuǎn)移電路圖。
圖4是圖3所示電路的信號時序圖。
具體實施例方式
本發(fā)明提出的輸入共模電壓為電源電壓的采樣與電荷轉(zhuǎn)移電路的一個實施例如圖3所示，包括一個外部輸入的電壓最高的電源；一個或一個以上由外部輸入或由所述的外部電壓最高的電源轉(zhuǎn)換得到的電壓較低的電源；由第五晶體管MP、第六晶體管MN和電阻R1構(gòu)成的靜電放電保護電路；由第一晶體管MP1、第二晶體管MP1、第三晶體管MN1、第四晶體管MN2、采樣電容CS和時鐘電路構(gòu)成的采樣與電荷轉(zhuǎn)移電路；以及由一個運算放大器A1和一個積分電容CI構(gòu)成的積分器電路。
上述電路中，第五晶體管MP的柵極、源極和襯底同時與外部電壓最高的電源相連接，第六晶體管MN的柵極、源極和襯底同時接地，第五晶體管MP與第六晶體管MN的漏極相連接后與電阻R1的一端相連接，電阻R1的另一端與采樣與電荷轉(zhuǎn)移電路的采樣信號輸入端相連接。第一晶體管MP1的源極或漏極中的一極與電阻R1的另一端相連接，作為被采樣信號的輸入端，第一晶體管的漏極或源極中的另一極同時與采樣電容CS的一端和第二晶體管MP2的漏極或源極中的一極相連接，第一晶體管MP1的襯底和第二晶體管MP2的襯底同時與外部電壓最高的電源相連接，第一晶體管MP1的柵極與時鐘電路輸出的反向第二時鐘信號線NPH2相連接。第二晶體管MP2的漏極或源極中的另一極與電壓較低的電源中的一個相連接，第二晶體管MP2的柵極與時鐘電路輸出的反向第一時鐘信號線NPH1相連接。第三晶體管MN1的漏極或源極中的一極和第四晶體管MN2的漏極或源極中的一極同時與采樣電容CS的另一端相連接，第三晶體管MN1的襯底和第四晶體管MN2的襯底同時接地，第三晶體管MN1的柵極與時鐘電路輸出的正向第二時鐘信號線PH2相連接，第三晶體管的漏極或源極中的另一極與電路外的參考電壓信號線相連。第四晶體管MN2的漏極或源極中的另一極作為采樣與電荷轉(zhuǎn)移電路的輸出端。運算放大器A1的負輸入端和積分電容CI的一端同時與采樣與電荷轉(zhuǎn)移電路的輸出端連接，運算放大器A1的正輸入端與電路外的參考電壓信號線相連，運算放大器A1的輸出端與積分電容CI的另一端相連接。
本發(fā)明實施例中，外部輸入的電壓最高的電源為5伏，由外部輸入或由所述的外部電壓最高的電源轉(zhuǎn)換得到的電壓較低的電源是一個，為3伏。
從本實施例的電路圖中可以看出，本發(fā)明為使采樣與電荷轉(zhuǎn)移電路在輸入共模電壓為芯片內(nèi)部電源電壓的情況下正常工作，首先，將已有技術(shù)中圖1所示電路的晶體管m1和m2改為P型金屬氧化物半導(dǎo)體(以下簡稱PMOS)晶體管，以保證輸入信號在內(nèi)部電源電壓附近變化時這兩個開關(guān)能正常接通和關(guān)斷；其次，將PMOS晶體管m1和m2的襯底和ESD保護電路的電源端接至電壓較高的電源，以確保輸入電壓在高于內(nèi)部電源電壓時不會出現(xiàn)鉗位效應(yīng)。
以下結(jié)合圖3，詳細介紹本發(fā)明的上述實施例的工作原理和工作過程。
在圖3中，系統(tǒng)為單電源供電，電源電壓為5V，芯片內(nèi)部集成了電源電路，將送入芯片的5V電源轉(zhuǎn)換為3V電源，此3V電源為片內(nèi)電路供電，并且送到片外與去藕電容連接，確定輸入信號的共模電平以及在需要的情況下給外部電路供電。
為了說明本發(fā)明的技術(shù)特點，本發(fā)明的實施例在給出新的采樣和電荷轉(zhuǎn)移電路的同時，還給出了模擬輸入信號所接入的PAD上的公知ESD保護電路。PMOS晶體管MP，N型金屬氧化物半導(dǎo)體(以下簡稱NMOS)晶體管MN，電阻R1以及它們之間的互連線構(gòu)成了公知的ESD保護電路，其中，PMOS晶體管MP接到電壓較高的5V電源，這樣，能確保在輸入共模為3V、輸入信號VIN在3V上下變化時，此公知ESD保護電路本身不會對輸入信號VIN造成鉗位。
采樣電容CS和四個晶體管MP1、MP2、MN1、MN2以及它們之間的互相連接構(gòu)成了采樣和電荷轉(zhuǎn)移電路，其中，第一晶體管MP1和第二晶體管MP2的襯底用獨立的N阱接至5V，這樣能確保在輸入共模為3V，輸入信號VIN在3V上下變化時，第一晶體管MP1和第二晶體管MP2的P型源極(或漏極)與N型襯底所構(gòu)成的PN結(jié)不會正向?qū)?，即不會對輸入信號VIN造成鉗位；第一晶體管MP1和第二晶體管MP2的柵極控制信號反向第二時鐘信號NPH2和反向第一時鐘信號NPH1的高電平電壓設(shè)置為5V，這樣能確保在輸入信號電壓VIN超過3V時，處于關(guān)斷狀態(tài)下的第一晶體管MP1和第二晶體管MP2不會出現(xiàn)誤導(dǎo)通的情況。第二晶體管MP2等效于連接到3V而非圖1中的參考電壓Vref，第三晶體管MN1和運放A1的正輸入端共同連接到內(nèi)部的參考電壓VREF，這里VREF的典型值為內(nèi)部電源電壓的1/2，即1.5V。控制第一晶體管MP1、第二晶體管MP2、第三晶體管MN1和第四晶體管MN2的開關(guān)控制信號反向第二時鐘信號NPH2、反向第一時鐘信號NPH1、正向第二時鐘信號PH2和正向第一時鐘信號PH1由時鐘電路產(chǎn)生，其高低電平電壓與相互時序關(guān)系如圖4所示。采樣和電荷轉(zhuǎn)移電路分別在采樣相和電荷轉(zhuǎn)移相之間交替工作，在采樣相，反向第二時鐘信號NPH2為低電平(0V)，第二時鐘信號PH2為高電平(3V)，反向第一時鐘信號NPH1為高電平(5V)，第一時鐘信號PH1為低電平(0V)，第一晶體管MP1和第三晶體管MN1接通，第二晶體管MP2和第四晶體管MN2關(guān)斷，這樣，采樣電容CS上的電壓等于輸入電壓VIN，相應(yīng)地采樣電容CS上的電荷為(VIN-VREF)*CS；在轉(zhuǎn)移相，反向第二時鐘信號NPH2為高電平(5V)，正向第二時鐘信號PH2為低電平(0V)，反向第一時鐘信號NPH1為低電平(0V)，正向第一時鐘信號PH1為高電平(3V)，第一晶體管MP1和第三晶體管MN1關(guān)斷，第二晶體管MP2和第四晶體管MN2接通，這樣，在運放A1和積分電容CI所構(gòu)成的積分電路的作用下，采樣電容CS上保存的電荷被轉(zhuǎn)移到積分電容CI上，所轉(zhuǎn)移的電荷量為(VIN-VREF-3+VREF)*CS＝(VIN-3)*CS，在這里，由于輸入共模為3V，VIN-3即為所要采樣的信號電壓。
權(quán)利要求
1.一種輸入共模電壓為電源電壓的采樣與電荷轉(zhuǎn)移電路，其特征在于該電路包括第一、第二、第三、第四晶體管、采樣電容和時鐘電路；所述的第一晶體管的源極或漏極中的一極為被采樣信號的輸入端，第一晶體管的漏極或源極中的另一極同時與所述的采樣電容的一端和第二晶體管的漏極或源極中的一極相連接，第一晶體管的襯底和所述的第二晶體管的襯底同時與所述的外部電壓最高的電源相連接，第一晶體管的柵極與所述時鐘電路輸出的反向第二時鐘信號線相連接；第二晶體管的漏極或源極中的另一極與所述的電壓較低的電源中的一個相連接，第二晶體管的柵極與所述時鐘電路輸出的反向第一時鐘信號線相連接；第三晶體管的漏極或源極中的一極和第四晶體管的漏極或源極中的一極同時與所述的采樣電容的另一端相連接，第三晶體管的襯底和所述的第四晶體管的襯底同時接地，第三晶體管的柵極與所述時鐘電路輸出的正向第二時鐘信號線相連接，第三晶體管的漏極或源極中的另一極與本電路外的參考電壓信號線相連；第四晶體管的漏極或源極中的另一極作為本電路的輸出端。
2.如權(quán)利要求1所述的采樣與電荷轉(zhuǎn)移電路，其特征在于該電路還包括(1)一個外部輸入的電壓最高的電源、一個或一個以上由外部輸入或由所述的外部電壓最高的電源轉(zhuǎn)換得到的電壓較低的電源；(2)第五、第六晶體管和電阻，用以構(gòu)成靜電放電保護電路，所述的第五晶體管的柵極、源極和襯底同時與所述的外部電壓最高的電源相連接，第六晶體管的柵極、源極和襯底同時接地，第五晶體管與第六晶體管的漏極相連接后與所述的電阻的一端相連接，所述的電阻的另一端與所述的采樣與電荷轉(zhuǎn)移電路的采樣信號輸入端相連接；(3)一個運算放大器和一個積分電容，用以構(gòu)成積分器電路，所述的運算放大器的負輸入端和所述的積分電容的一端同時與所述的采樣與電荷轉(zhuǎn)移電路的輸出端連接，運算放大器的正輸入端與所述的本電路外的參考電壓信號線相連，運算放大器的輸出端與積分電容的另一端相連接。
全文摘要
本發(fā)明涉及一種輸入共模電壓為電源電壓的采樣與電荷轉(zhuǎn)移電路，屬于集成電路設(shè)計技術(shù)領(lǐng)域。本電路包括一個外部輸入的電壓最高的電源，一個或一個以上由外部輸入或由外部電壓最高的電源轉(zhuǎn)換得到的電壓較低的電源，由兩個晶體管和電阻構(gòu)成的靜電放電保護電路，由四個晶體管、采樣電容和時鐘電路構(gòu)成的采樣與電荷轉(zhuǎn)移電路，由一個運算放大器和一個積分電容構(gòu)成的積分器電路。本發(fā)明電路的優(yōu)點是節(jié)約了芯片管腳，因此減小了芯片面積，降低電路成本；降低了對片內(nèi)參考電壓VREF產(chǎn)生電路的要求，從而降低芯片功耗和減小電路設(shè)計難度；電路的輸入信號電壓在靜電放電保護電路的電源和地之間，可采用公知的靜電放電保護電路而無需重新設(shè)計。
文檔編號H03M3/00GK1808909SQ20051013208
公開日2006年7月26日 申請日期2005年12月23日 優(yōu)先權(quán)日2005年12月23日
發(fā)明者李福樂, 譚年熊, 劉力源 申請人:北京萬工科技有限公司