專利名稱:用于生成準(zhǔn)確的低抖動(dòng)時(shí)鐘的時(shí)鐘生成器的制作方法
技術(shù)領(lǐng)域:
本發(fā)明涉及一種能夠在多個(gè)LSI芯片之間或者在單個(gè)芯片內(nèi)的多個(gè)器件或電路組之間,或者在多個(gè)插板或機(jī)柜之間實(shí)現(xiàn)高速信號(hào)傳輸?shù)男盘?hào)傳輸技術(shù),具體涉及一種用于高比特率信號(hào)傳輸?shù)臅r(shí)鐘生成器。
背景技術(shù):
最近,在計(jì)算機(jī)和其他信息處理設(shè)備中使用的各部件的性能已得到大幅提高。特別是,例如,諸如SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)和DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)那樣的半導(dǎo)體存儲(chǔ)器件以及諸如處理器和切換LSI那樣的其他半導(dǎo)體器件的性能已得到很大提高。
半導(dǎo)體存儲(chǔ)器件、處理器等的性能提高已達(dá)到系統(tǒng)性能無(wú)法進(jìn)一步提高的程度,除非在部件或元件之間的信號(hào)傳輸速度增加。具體地說(shuō),例如,在DRAM和處理器之間(即在LSI之間)的速度差距逐年擴(kuò)大,并且在近幾年中,該速度差距已成為阻礙整個(gè)計(jì)算機(jī)性能提高的瓶頸。并且,隨著半導(dǎo)體芯片的高集成化和大型化,在芯片內(nèi)的元件或電路組之間的信號(hào)傳輸速度正成為限制芯片性能的主要因素。并且,在外圍裝置和處理器/芯片組之間的信號(hào)傳輸速度也正成為限制系統(tǒng)整體性能的因素。
并且,由于半導(dǎo)體芯片的高集成化和大型化以及電源電壓的低電平化(信號(hào)振幅的低電平化)等,因而不僅對(duì)于在機(jī)柜或插板(印刷布線板)之間,例如,在通過(guò)網(wǎng)絡(luò)連接的服務(wù)器和主存儲(chǔ)裝置之間或者各服務(wù)器之間的信號(hào)傳輸,而且對(duì)于在各芯片之間或者在單個(gè)芯片內(nèi)的各器件或電路組之間的信號(hào)傳輸,對(duì)提高信號(hào)傳輸速度的需求正日益增加。并且,在外圍裝置和處理器/芯片組之間的信號(hào)傳輸速度也正成為限制系統(tǒng)整體性能的主要因素。而且也強(qiáng)烈要求提高在設(shè)備內(nèi)使電路板互連的所謂底板(也稱為背面布線板BWB)中的信號(hào)傳輸速度。
一般,在電路組或芯片之間或者在機(jī)柜之間的高速信號(hào)傳輸中,在接收電路側(cè)生成(恢復(fù))用于在數(shù)據(jù)“0”(低電平“L”)和數(shù)據(jù)“1”(高電平“H”)之間進(jìn)行判別的時(shí)鐘。為了實(shí)現(xiàn)正確的信號(hào)收發(fā),要求減少時(shí)鐘上升時(shí)間內(nèi)的變動(dòng)(與理想周期定時(shí)的偏差),該變動(dòng)被稱為抖動(dòng),因此,強(qiáng)烈要求提供一種能生成準(zhǔn)確的低抖動(dòng)時(shí)鐘的時(shí)鐘生成器。
以下將參照相關(guān)附圖,對(duì)現(xiàn)有技術(shù)及其相關(guān)問(wèn)題進(jìn)行詳細(xì)說(shuō)明。
發(fā)明內(nèi)容
本發(fā)明的目的是提供一種時(shí)鐘生成器,該時(shí)鐘生成器無(wú)論當(dāng)根據(jù)時(shí)鐘遷移率(clock transition rate)低的數(shù)據(jù)來(lái)生成內(nèi)部時(shí)鐘時(shí),還是當(dāng)通過(guò)使外部時(shí)鐘乘以一高倍增系數(shù)來(lái)生成內(nèi)部時(shí)鐘時(shí),都能生成準(zhǔn)確的低抖動(dòng)時(shí)鐘。
根據(jù)本發(fā)明,提供了一種時(shí)鐘生成器,該時(shí)鐘生成器包括時(shí)鐘生成電路,其具有根據(jù)控制信號(hào)來(lái)改變時(shí)鐘相位的功能;相位差檢測(cè)電路,用于對(duì)從時(shí)鐘生成電路輸出的時(shí)鐘相位與基準(zhǔn)波形的相位進(jìn)行比較,并對(duì)這兩者之間的相位差進(jìn)行檢測(cè);以及控制信號(hào)生成電路,用于根據(jù)從相位差檢測(cè)電路獲得的相位差信息,生成用于對(duì)時(shí)鐘生成電路的時(shí)鐘相位進(jìn)行控制的控制信號(hào),其中,相位差檢測(cè)電路包括多個(gè)相位檢測(cè)單元;多個(gè)相位檢測(cè)單元中至少一個(gè)相位檢測(cè)單元進(jìn)行把時(shí)鐘相位與基準(zhǔn)波形的相位直接作比較的直接相位檢測(cè);以及多個(gè)相位檢測(cè)單元中至少另一個(gè)相位檢測(cè)單元使用相位同步波形生成電路和相位信息抽取電路來(lái)進(jìn)行間接相位檢測(cè),該相位同步波形生成電路用于生成與基準(zhǔn)波形或時(shí)鐘生成電路的輸出相位同步的波形,并且該相位信息抽取電路用于從相位同步波形中抽取相位信息。
在直接相位檢測(cè)中,可以對(duì)第一頻率上的時(shí)鐘相位與基準(zhǔn)波形的相位進(jìn)行比較;以及在間接相位檢測(cè)中,可以對(duì)比第一頻率高的第二頻率上的時(shí)鐘相位與相位同步波形生成電路的輸出進(jìn)行比較。通過(guò)對(duì)時(shí)鐘和外部提供的數(shù)據(jù)之間的相位差進(jìn)行檢測(cè),可以進(jìn)行直接相位檢測(cè);以及通過(guò)對(duì)時(shí)鐘和與外部提供的數(shù)據(jù)同步的數(shù)據(jù)時(shí)鐘之間的相位差進(jìn)行檢測(cè),可以進(jìn)行間接相位檢測(cè)。該時(shí)鐘生成器還可以包括時(shí)鐘相位調(diào)整電路,用于根據(jù)由多個(gè)相位檢測(cè)單元生成的信號(hào),對(duì)時(shí)鐘相位進(jìn)行調(diào)整,其中,對(duì)于多個(gè)相位檢測(cè)單元的各輸出,影響時(shí)鐘相位的響應(yīng)速度特性可以不同。
對(duì)于用于發(fā)送數(shù)據(jù)時(shí)鐘的一條數(shù)據(jù)時(shí)鐘線,可以在多條數(shù)據(jù)線上發(fā)送數(shù)據(jù);數(shù)據(jù)時(shí)鐘線和數(shù)據(jù)線各自可以設(shè)有時(shí)鐘生成電路;設(shè)置在數(shù)據(jù)時(shí)鐘線上的時(shí)鐘生成電路可以對(duì)由時(shí)鐘生成電路生成的時(shí)鐘和數(shù)據(jù)時(shí)鐘之間的相位差進(jìn)行檢測(cè),根據(jù)所檢測(cè)的相位差的值來(lái)對(duì)時(shí)鐘相位進(jìn)行調(diào)整,把用于對(duì)相位進(jìn)行調(diào)整的控制信號(hào)提供給設(shè)置在各數(shù)據(jù)線上的時(shí)鐘生成電路,以及根據(jù)所提供的控制信號(hào)并根據(jù)用于表示在時(shí)鐘和數(shù)據(jù)線上的數(shù)據(jù)之間的相位差的信號(hào)來(lái)生成時(shí)鐘控制信號(hào)。與數(shù)據(jù)時(shí)鐘相位的增加率對(duì)應(yīng)的值可以根據(jù)從與數(shù)據(jù)時(shí)鐘線相關(guān)的相位檢測(cè)單元獲得的相位信息來(lái)獲得,并且可以被提供給各數(shù)據(jù)線上的時(shí)鐘相位調(diào)整電路,在該調(diào)整電路中,根據(jù)與該值有關(guān)的信息以及與時(shí)鐘和數(shù)據(jù)線上的數(shù)據(jù)之間的相位差有關(guān)的信息,對(duì)時(shí)鐘相位進(jìn)行調(diào)整。
時(shí)鐘相位檢測(cè)可以使用以下兩者來(lái)進(jìn)行,即相位差檢測(cè)電路,用于對(duì)外部基準(zhǔn)時(shí)鐘與由時(shí)鐘生成電路生成的時(shí)鐘進(jìn)行比較,并對(duì)這兩者之間的相位差進(jìn)行檢測(cè);以及相位檢測(cè)電路,用于當(dāng)從時(shí)鐘生成電路輸出的時(shí)鐘被提供給PLL或DLL時(shí),對(duì)PLL或DLL的相位進(jìn)行檢測(cè)。從在外部基準(zhǔn)時(shí)鐘和由時(shí)鐘生成電路輸出的時(shí)鐘之間的相位比較獲得的值可以用于使用一個(gè)較長(zhǎng)時(shí)間常數(shù)來(lái)對(duì)時(shí)鐘生成電路的相位進(jìn)行控制,并且從PLL或DLL的相位檢測(cè)電路獲得的相位信息可以用于使用一個(gè)較短時(shí)間常數(shù)來(lái)對(duì)時(shí)鐘生成電路的相位進(jìn)行控制。
并且,根據(jù)本發(fā)明,還提供了一種時(shí)鐘生成器,該時(shí)鐘生成器包括第一相位比較器,用于在外部提供的基準(zhǔn)信號(hào)和內(nèi)部時(shí)鐘之間進(jìn)行相位比較;相位同步時(shí)鐘生成電路,用于生成與基準(zhǔn)信號(hào)相位同步并且時(shí)鐘遷移率比基準(zhǔn)信號(hào)高的比較時(shí)鐘;第二相位比較器,用于在比較時(shí)鐘和內(nèi)部時(shí)鐘之間進(jìn)行相位比較;加法器,用于對(duì)從第一相位比較器獲得的第一相位差信息和從第二相位比較器獲得的第二相位差信息進(jìn)行求和;以及內(nèi)部時(shí)鐘生成電路,用于生成根據(jù)加法器的輸出來(lái)調(diào)整其相位的內(nèi)部時(shí)鐘。
該時(shí)鐘生成器還可以包括低通濾波器,用于使第一相位比較器的輸出中包含的低頻能夠通過(guò)其自身被發(fā)送并被提供給加法器;以及高通濾波器,用于使第二相位比較器的輸出中包含的高頻能夠通過(guò)其自身被發(fā)送并被提供給加法器。基準(zhǔn)信號(hào)可以是外部提供的基準(zhǔn)時(shí)鐘,并且可以通過(guò)使基準(zhǔn)時(shí)鐘倍增來(lái)生成內(nèi)部時(shí)鐘。相位同步時(shí)鐘生成電路可以是倍增電路。
基準(zhǔn)信號(hào)可以是外部提供的數(shù)據(jù),并且內(nèi)部時(shí)鐘可以是用于接收該數(shù)據(jù)的時(shí)鐘。針對(duì)在多條數(shù)據(jù)線上并行發(fā)送的數(shù)據(jù),基準(zhǔn)時(shí)鐘可以是在一條數(shù)據(jù)時(shí)鐘線上發(fā)送的數(shù)據(jù)時(shí)鐘;內(nèi)部時(shí)鐘可以被生成為用于接收在多個(gè)數(shù)據(jù)線上發(fā)送的各數(shù)據(jù)的多個(gè)數(shù)據(jù)接收時(shí)鐘;可以為數(shù)據(jù)時(shí)鐘線沒置一個(gè)第二相位比較器;可以為多條數(shù)據(jù)線中的各數(shù)據(jù)線設(shè)置一個(gè)第一相位比較器、加法器以及內(nèi)部時(shí)鐘生成電路;各加法器可以對(duì)從與之相關(guān)的第一相位比較器獲得的第一相位差信息和從第二相位比較器獲得的第二相位差信息進(jìn)行求和;以及各內(nèi)部時(shí)鐘生成電路可以生成根據(jù)與之相關(guān)的加法器的輸出來(lái)調(diào)整其相位的內(nèi)部時(shí)鐘。
通過(guò)參照附圖,從如下對(duì)優(yōu)選實(shí)施例所作的說(shuō)明,可以更清楚地了解本發(fā)明,在附圖中圖1是示出現(xiàn)有技術(shù)時(shí)鐘生成器的一例的方框圖;圖2是示出根據(jù)本發(fā)明的時(shí)鐘生成器的基本構(gòu)成的方框圖;圖3是示出根據(jù)本發(fā)明的時(shí)鐘生成器的第一實(shí)施例的方框圖;圖4是示出圖3的時(shí)鐘生成器中的2倍增電路的一例的電路圖;圖5是示出根據(jù)本發(fā)明的時(shí)鐘生成器的第二實(shí)施例的方框圖;圖6是概念性示出根據(jù)本發(fā)明的時(shí)鐘生成器的第三實(shí)施例的方框圖;
圖7是示出根據(jù)本發(fā)明的時(shí)鐘生成器的一部分的一個(gè)構(gòu)成例的方框電路圖;圖8是概念性示出根據(jù)本發(fā)明的時(shí)鐘生成器的第四實(shí)施例的方框圖;圖9是示出根據(jù)本發(fā)明的時(shí)鐘生成器的第五實(shí)施例的方框圖;圖10是示出圖9的時(shí)鐘生成器中相位同步時(shí)鐘生成電路的一例的電路圖;以及圖11是示出根據(jù)本發(fā)明的時(shí)鐘生成器的第六實(shí)施例的方框電路圖。
具體實(shí)施例方式
在對(duì)根據(jù)本發(fā)明的時(shí)鐘生成器的優(yōu)選實(shí)施例進(jìn)行詳細(xì)說(shuō)明之前,以下將參照?qǐng)D1,對(duì)現(xiàn)有技術(shù)時(shí)鐘生成器及其相關(guān)問(wèn)題進(jìn)行說(shuō)明。
一般,用于高速信號(hào)傳輸?shù)臅r(shí)鐘生成采用兩種方式來(lái)實(shí)現(xiàn)。一種方式是根據(jù)接收數(shù)據(jù)來(lái)再生時(shí)鐘;由于數(shù)據(jù)“0”和“1”之間的判別是使用再生時(shí)鐘來(lái)進(jìn)行,因而該技術(shù)被稱為CDR(時(shí)鐘和數(shù)據(jù)恢復(fù)),另一種方式(盡管從廣義上來(lái)說(shuō)是CDR技術(shù)的一種形式)是根據(jù)從芯片外部提供的基準(zhǔn)時(shí)鐘,在芯片內(nèi)部生成必要頻率時(shí)鐘。根據(jù)CDR方法,可能會(huì)需要一種高頻基準(zhǔn)時(shí)鐘,并且也可采用CDR技術(shù)來(lái)生成用于該目的的時(shí)鐘。用于進(jìn)行高速信號(hào)傳輸?shù)陌l(fā)送機(jī)(Tx)也需要高頻時(shí)鐘。由于直接從芯片外部提供這種高頻時(shí)鐘是不實(shí)用的,因而優(yōu)選的是把較低頻率時(shí)鐘提供給芯片,并且通過(guò)使該低頻時(shí)鐘倍增,在芯片內(nèi)部生成必要時(shí)鐘。
一般,PLL(鎖相環(huán))用于使時(shí)鐘倍增,并且在這種時(shí)鐘內(nèi)也需要減少抖動(dòng)。此處,對(duì)于CDR和時(shí)鐘倍增,所用操作原理基本上相同。
圖1是示出現(xiàn)有技術(shù)時(shí)鐘生成器的一例的方框圖。在圖1中,標(biāo)號(hào)101表示相位比較器,102表示電荷泵(charge pump),103表示環(huán)路濾波器,104表示VCO(壓控振蕩器),105表示1/n分頻器。
如圖1所示,在現(xiàn)有技術(shù)時(shí)鐘生成器中,外部基準(zhǔn)時(shí)鐘(外部時(shí)鐘)CLK1或輸入數(shù)據(jù)DATA被提供給相位比較器101,并且通過(guò)把外部時(shí)鐘CLK 1的相位與下述1/n分頻器105的輸出進(jìn)行比較,對(duì)內(nèi)部時(shí)鐘CLK 2的相位進(jìn)行調(diào)整。該相位調(diào)整通常使用VCO 104來(lái)進(jìn)行。也就是說(shuō),電荷泵102由相位比較器101的輸出進(jìn)行驅(qū)動(dòng),并且電荷泵102的輸出通過(guò)環(huán)路濾波器103并作為控制電壓被提供給VCO 104,VCO 104的振蕩頻率由該控制電壓來(lái)控制。
VCO 104的輸出作為內(nèi)部時(shí)鐘CLK 2被提供給芯片內(nèi)的各電路,同時(shí),該輸出通過(guò)1/n分頻器105被反饋給相位比較器101。具體地說(shuō),考慮以下一例,即提供50MHz時(shí)鐘作為外部時(shí)鐘CLK 1,并且通過(guò)將該外部時(shí)鐘乘以100來(lái)生成5GHz時(shí)鐘作為內(nèi)部時(shí)鐘CLK 2;在此情況下,VCO 104的輸出(內(nèi)部時(shí)鐘CLK 2)由1/n分頻器105進(jìn)行100分頻,并被反饋給相位比較器101,在相位比較器101中,把該相位與外部時(shí)鐘CLK 1的相位進(jìn)行比較。另一方面,在以下情況,即在相位比較器101中對(duì)數(shù)據(jù)(輸入數(shù)據(jù)DATA)與內(nèi)部時(shí)鐘CLK 2進(jìn)行比較的情況下,通常,對(duì)內(nèi)部時(shí)鐘CLK 2不進(jìn)行分頻。
當(dāng)根據(jù)數(shù)據(jù)(輸入數(shù)據(jù)DATA)恢復(fù)時(shí)鐘時(shí),會(huì)出現(xiàn)以下情況,即數(shù)據(jù)從0遷移到1或者從1遷移到0的遷移率不足夠高。例如,對(duì)于不進(jìn)行編碼的數(shù)據(jù),存在連續(xù)發(fā)送0或1的情況;在此情況下,進(jìn)行相位比較不太頻繁,并且在不進(jìn)行相位比較的期間,內(nèi)部時(shí)鐘(CLK 2)和數(shù)據(jù)(DATA)之間的相位差可能會(huì)增加,也就是說(shuō),抖動(dòng)可能會(huì)增加。
同樣,當(dāng)通過(guò)使外部時(shí)鐘(CLK 1)倍增來(lái)生成內(nèi)部時(shí)鐘(CLK 2)時(shí),如果倍增系數(shù)較高,則當(dāng)根據(jù)數(shù)據(jù)來(lái)恢復(fù)時(shí)鐘時(shí),會(huì)發(fā)生與上述問(wèn)題類似的問(wèn)題。也就是說(shuō),當(dāng)倍增系數(shù)較高時(shí),進(jìn)行相位比較的間隔增加,從而使對(duì)相位差進(jìn)行校正的頻率減少,結(jié)果,相位誤差(抖動(dòng))增加。
以下將參照?qǐng)D2,對(duì)根據(jù)本發(fā)明的時(shí)鐘生成器的基本構(gòu)成進(jìn)行說(shuō)明。
圖2是示出根據(jù)本發(fā)明的時(shí)鐘生成器的基本構(gòu)成的方框圖。在圖2中,標(biāo)號(hào)1和7表示相位比較器(相位檢測(cè)單元),2和8表示電荷泵,3表示低通濾波器,4表示加法器,5表示VCO(壓控振蕩器,作為時(shí)鐘生成電路),6表示相位同步時(shí)鐘生成電路(相位同步信號(hào)生成電路),9表示高通濾波器。
如圖2所示,在根據(jù)本發(fā)明的時(shí)鐘生成器中,將輸入數(shù)據(jù)DATA(或者要進(jìn)行倍增的基準(zhǔn)時(shí)鐘(外部時(shí)鐘)CLK 1)例如從時(shí)鐘生成器外部提供給相位比較器1,并且把輸入數(shù)據(jù)DATA與從VCO 5輸出的內(nèi)部時(shí)鐘CLK 2進(jìn)行相位比較。相位比較器1的輸出被提供給電荷泵2以驅(qū)動(dòng)電荷泵2,電荷泵2的輸出通過(guò)低通濾波器3被提供給加法器4。VCO 5由從加法器4輸出的信號(hào)(控制電壓),即低通濾波器3的輸出和高通濾波器9的輸出之和來(lái)控制。
此處,如圖2中的虛線L1所示,相位同步時(shí)鐘生成電路6供有外部輸入數(shù)據(jù)DATA(或者外部時(shí)鐘CLK 1),并把與輸入數(shù)據(jù)(接收數(shù)據(jù))DATA相位同步的比較時(shí)鐘CLK 3提供給相位比較器7,或者如圖2中的虛線L2所示,相位同步時(shí)鐘生成電路6供有內(nèi)部時(shí)鐘CLK 2,并把與內(nèi)部時(shí)鐘CLK 2相位同步的比較時(shí)鐘CLK 3提供給相位比較器7。此處,從相位同步時(shí)鐘生成電路6輸出的比較時(shí)鐘CLK 3是與輸入數(shù)據(jù)DATA或內(nèi)部時(shí)鐘CLK 2同步的時(shí)鐘,但是其時(shí)鐘遷移數(shù)被設(shè)定成比輸入數(shù)據(jù)DATA或內(nèi)部時(shí)鐘CLK 2的時(shí)鐘遷移數(shù)大。
相位比較器7把相位同步時(shí)鐘生成電路6的輸出,即具有更高時(shí)鐘遷移數(shù)的比較時(shí)鐘CLK 3的相位與從VCO 5輸出的內(nèi)部時(shí)鐘CLK 2的相位進(jìn)行比較。相位比較器7的輸出被提供給電荷泵8以驅(qū)動(dòng)電荷泵8,電荷泵8的輸出通過(guò)高通濾波器9被提供給加法器4。VCO 5的振蕩頻率(內(nèi)部時(shí)鐘CLK 2的頻率)由加法器4的輸出(控制電壓),即低通濾波器3的輸出和高通濾波器9的輸出之和來(lái)控制。
如上所述,從相位同步時(shí)鐘生成電路6輸出的比較時(shí)鐘CLK 3與輸入數(shù)據(jù)DATA或內(nèi)部時(shí)鐘CLK 2相位同步,但是具有比接收數(shù)據(jù)更高的時(shí)鐘遷移率,并且從相位比較器7獲得的相位信息包含在高頻分量范圍內(nèi)的內(nèi)部時(shí)鐘的相位信息。然而,在相位比較器7中,由于在接收數(shù)據(jù)和比較時(shí)鐘CLK 3之間發(fā)生有限相位誤差,因而如果僅使用相位比較器7來(lái)進(jìn)行控制,則在內(nèi)部時(shí)鐘CLK 2和接收數(shù)據(jù)之間也發(fā)生相位誤差。該誤差會(huì)導(dǎo)致包括直流分量在內(nèi)的低頻的變動(dòng)。
鑒于此,在根據(jù)本發(fā)明的時(shí)鐘生成器中,從相位比較器1(此處不發(fā)生相位誤差)獲得的相位差的低頻分量通過(guò)低通濾波器3被提供給加法器4,而從相位比較器7獲得的相位差的高頻分量通過(guò)高通濾波器9被提供給加法器4,并且在加法器4中對(duì)低通濾波器3的輸出和高通濾波器9的輸出進(jìn)行求和,以獲得從低頻到高頻的無(wú)誤差的相位差信號(hào)。也就是說(shuō),盡管相位比較(相位檢測(cè))的頻率較低,然而在加法器4中把以在低頻范圍內(nèi)包含較少誤差的相位比較器1的輸出為基礎(chǔ)的相位差信號(hào)與以能提供足夠高的相位比較頻率并能對(duì)高頻分量中的相位誤差進(jìn)行測(cè)量的相位比較器7的輸出為基礎(chǔ)的相位差信號(hào)進(jìn)行組合,并且VCO 5由該加法器4的輸出來(lái)控制;由于如上所述在寬頻范圍內(nèi)進(jìn)行相位比較,因而可以通過(guò)減少相位誤差(抖動(dòng))來(lái)生成內(nèi)部時(shí)鐘CLK 2。
這樣,根據(jù)本發(fā)明,無(wú)論當(dāng)根據(jù)時(shí)鐘遷移率低的數(shù)據(jù)來(lái)生成內(nèi)部時(shí)鐘時(shí),還是當(dāng)通過(guò)將外部時(shí)鐘乘以一高倍增系數(shù)來(lái)生成內(nèi)部時(shí)鐘時(shí),都能生成低抖動(dòng)時(shí)鐘,因而可實(shí)現(xiàn)定時(shí)裕度(timing margin)大的接收電路和能夠進(jìn)行準(zhǔn)確時(shí)鐘生成的時(shí)鐘生成器。
以下將參照附圖,對(duì)根據(jù)本發(fā)明的時(shí)鐘生成器的各種實(shí)施例進(jìn)行說(shuō)明。
圖3是示出根據(jù)本發(fā)明的時(shí)鐘生成器的第一實(shí)施例的方框圖。在圖3中,標(biāo)號(hào)1和7表示相位比較器,2和8表示電荷泵,4表示加法器,5表示VCO(壓控振蕩器),6表示2倍增電路(相位同步時(shí)鐘生成電路),9表示高通濾波器,10表示處理電路,11表示控制信號(hào)生成電路。
如圖3所示,在第一實(shí)施例的時(shí)鐘生成器中,相位比較器1把外部時(shí)鐘CLK 1(或者輸入數(shù)據(jù)DATA)的相位與從VCO 5輸出的內(nèi)部時(shí)鐘CLK 2的相位進(jìn)行比較,而相位比較器7把由2倍增電路6進(jìn)行2倍增的外部時(shí)鐘的相位(比較時(shí)鐘CLK 3的相位)與內(nèi)部時(shí)鐘CLK 2的相位進(jìn)行比較。
相位比較器1和7的輸出被提供給控制信號(hào)生成電路11,并且VCO 5由從控制信號(hào)生成電路11輸出的控制信號(hào)(控制電壓)來(lái)控制,從而輸出相位受控的內(nèi)部時(shí)鐘CLK 2??刂菩盘?hào)生成電路11包括電荷泵2,其由相位比較器1的輸出進(jìn)行驅(qū)動(dòng);電荷泵8,其由相位比較器7的輸出進(jìn)行驅(qū)動(dòng);加法器4,用于對(duì)電荷泵2的輸出和通過(guò)高通濾波器9提供的電荷泵8的輸出進(jìn)行求和;以及處理電路10,用于執(zhí)行加法器4的輸出的積分處理,然后執(zhí)行一階零處理((s+α)/s)。
也就是說(shuō),在控制信號(hào)生成電路11中,由相位比較器7的輸出驅(qū)動(dòng)并通過(guò)用于截止較低頻分量的高通濾波器9的電荷泵8的輸出被輸入到加法器4,在加法器4中,把電荷泵8的輸出與由相位比較器1的輸出驅(qū)動(dòng)的電荷泵2的輸出進(jìn)行求和,然后所生成的和被輸入到處理電路10,處理電路10進(jìn)行指定的積分處理(s+α)/s;然后,VCO 5生成內(nèi)部時(shí)鐘CLK 2,VCO 5的操作由處理電路10的輸出來(lái)控制。
這樣,根據(jù)第一實(shí)施例的時(shí)鐘生成器,由于相位比較器7把由2倍增電路6進(jìn)行2倍增的外部時(shí)鐘的相位(比較時(shí)鐘CLK 3的相位)與內(nèi)部時(shí)鐘CLK 2的相位進(jìn)行比較,因而相位比較的截止頻率提高2倍。此處,由2倍增電路6輸出的比較時(shí)鐘CLK 3與外部時(shí)鐘CLK 1相位同步(盡管雙方頻率不同,因?yàn)橐环降念l率是另一方的頻率的倍數(shù)),但卻存在靜態(tài)相位誤差(包括直流分量在內(nèi)的低頻的變動(dòng))。然而,從通過(guò)將外部時(shí)鐘CLK 1進(jìn)行2倍增所生成的比較時(shí)鐘CLK 3獲得的相位差信號(hào)的低頻分量被高通濾波器9截止,并且加法器4對(duì)高通濾波器9的輸出與從常規(guī)相位檢測(cè)裝置(相位比較器1和電荷泵2)獲得的相位差信號(hào)進(jìn)行求和;從而,可在寬頻范圍內(nèi)獲得低頻分量中無(wú)誤差的相位差信號(hào)。
圖4是示出圖3的時(shí)鐘生成器中2倍增電路的一例的電路圖。
如圖4所示,2倍增電路6包括nMOS晶體管61~63;此處,差分輸入時(shí)鐘CLK 1和/CLK 1被提供給晶體管61和62的柵極,并且從連接晶體管61和62的共源極與晶體管63的漏極的節(jié)點(diǎn)取出輸出(比較時(shí)鐘CLK 3)。也就是說(shuō),通過(guò)將輸入時(shí)鐘(外部時(shí)鐘)CLK 1進(jìn)行2倍增來(lái)生成比較時(shí)鐘CLK 3,并且在相位比較器7中,把頻率是外部時(shí)鐘CLK 1頻率的兩倍的比較時(shí)鐘CLK 3與內(nèi)部時(shí)鐘CLK 2進(jìn)行相位比較。
圖5是示出根據(jù)本發(fā)明的時(shí)鐘生成器的第二實(shí)施例的方框圖,其中,生成與外部提供的數(shù)據(jù)同步的內(nèi)部時(shí)鐘。在圖5中,標(biāo)號(hào)21表示觸發(fā)器電路(FF電路),22和23表示相位比較器,24表示控制電壓生成電路(控制信號(hào)生成電路),25表示VCO。
在圖3所示的上述第一實(shí)施例的時(shí)鐘生成器中,在接收側(cè)生成相位同步時(shí)鐘,但是在圖5所示的第二實(shí)施例的時(shí)鐘生成器中,在發(fā)送側(cè)生成相位同步時(shí)鐘。更具體地說(shuō),在用于生成輸出數(shù)據(jù)的電路中使用的FF電路21的驅(qū)動(dòng)時(shí)鐘被用作數(shù)據(jù)時(shí)鐘D-CLK,并與數(shù)據(jù)一起被發(fā)送。在接收側(cè),相位比較器22把內(nèi)部時(shí)鐘CLK 2(VCO 25的輸出時(shí)鐘)的相位與數(shù)據(jù)DATA的相位進(jìn)行比較,并且相位比較器23把內(nèi)部時(shí)鐘CLK 2的相位與數(shù)據(jù)時(shí)鐘D-CLK的相位進(jìn)行比較。
在這兩個(gè)相位比較器22和23的輸出中,進(jìn)行與數(shù)據(jù)時(shí)鐘D-CLK的相位比較的相位比較器(23)的輸出通過(guò)高通濾波器,而進(jìn)行與數(shù)據(jù)DATA的相位比較的相位比較器(22)的輸出通過(guò)低通濾波器;然后,在控制電壓生成電路24中將這兩個(gè)輸出進(jìn)行求和,并且VCO 25生成內(nèi)部時(shí)鐘CLK 2,VCO25的操作由控制電壓生成電路24的輸出(控制電壓)進(jìn)行控制。
在第二實(shí)施例的時(shí)鐘生成器中,由于在數(shù)據(jù)發(fā)送側(cè)生成要保證相位同步的時(shí)鐘,因而可使用比第一實(shí)施例更簡(jiǎn)單的電路來(lái)生成內(nèi)部時(shí)鐘CLK2;并且,由于使用數(shù)據(jù)時(shí)鐘D-CLK,因而即使當(dāng)數(shù)據(jù)的時(shí)鐘遷移率較低時(shí),也能以高精度生成內(nèi)部時(shí)鐘。第二實(shí)施例的另一優(yōu)點(diǎn)是,由于不使用與數(shù)據(jù)時(shí)鐘D-CLK的相位比較結(jié)果的低頻分量(包括直流分量),因而在數(shù)據(jù)時(shí)鐘D-CLK和數(shù)據(jù)DATA之間的穩(wěn)態(tài)相位誤差不會(huì)影響內(nèi)部時(shí)鐘CLK 2的相位。
圖6是概念性示出根據(jù)本發(fā)明的時(shí)鐘生成器的第三實(shí)施例的方框圖。在圖6中,標(biāo)號(hào)31和41-0~41-n表示加法器(減法器);32和42-0~42-n表示接收器/相位比較器(相位檢測(cè)器);33和43-0~43-n表示相位內(nèi)插器(PI);34、39和44-0~44-n表示系數(shù)乘法器;35、37、45-0~45-n和47-0~47-n表示加法器;36表示頻率寄存器(積分電路);38表示相位寄存器(積分電路);40表示高通濾波器;46-0~46-n表示寄存器。此處,頻率寄存器36和相位寄存器38可使用例如加法器和累加器來(lái)構(gòu)成。
系數(shù)乘法器34將接收器/相位檢測(cè)器32的輸出乘以系數(shù)g1,并把該結(jié)果提供給加法器35,系數(shù)乘法器39將接收器/相位檢測(cè)器32的輸出乘以系數(shù)g2,并把該結(jié)果提供給加法器37,系數(shù)乘法器44-0~44-n將接收器/相位檢測(cè)器42-0~42-n的各輸出乘以系數(shù)g3,并把該結(jié)果提供給各加法器45-0~45-n。
在第三實(shí)施例的時(shí)鐘生成器中,相位寄存器38和相位內(nèi)插器33(43-0~43-n)與圖2中的VCO 5對(duì)應(yīng);系數(shù)乘法器34和39、加法器35以及頻率寄存器36與圖2中的電荷泵8和高通濾波器9對(duì)應(yīng);接收器/相位檢測(cè)器32與圖2中的相位比較器7對(duì)應(yīng);系數(shù)乘法器44-0~44-n、加法器45-0~45-n以及寄存器46-0~46-n與圖2中的電荷泵2和低通濾波器3對(duì)應(yīng);以及接收器/相位檢測(cè)器42-0~42-n與圖2中的相位比較器1對(duì)應(yīng)。并且,加法器47-0~47-n各自均輸出具有相位信息的恢復(fù)代碼,而相位內(nèi)插器43-0~43-n的輸出被提供給減法器41-0~41-n,并同時(shí)用作數(shù)據(jù)接收時(shí)鐘RD-0~RD-n。
如圖6所示,在第三實(shí)施例的時(shí)鐘生成器中,對(duì)于一條數(shù)據(jù)時(shí)鐘線Pclk(在差分信號(hào)情況下,對(duì)于一對(duì)數(shù)據(jù)時(shí)鐘線),設(shè)有多條數(shù)據(jù)線Pdata-0~Pdata-n(例如,16條數(shù)據(jù)線,或者在差分信號(hào)情況下為16對(duì)),并且對(duì)于各數(shù)據(jù)線Pdata-0~Pdata-n,設(shè)有用于生成各接收時(shí)鐘的相位內(nèi)插器43-0~43-n。相位內(nèi)插器33和43-0~43-n各自均是用于根據(jù)差分時(shí)鐘的兩個(gè)相位(相位間隔為90度)的加權(quán)和來(lái)生成任意相位的信號(hào)的電路。并且,由于在各相位內(nèi)插器33和43-0~43-n中使用的相位權(quán)重由數(shù)模變換器(DAC)來(lái)控制,因而控制信號(hào)生成大多通過(guò)數(shù)字處理來(lái)進(jìn)行。各相位內(nèi)插器33和43-0~43-n例如設(shè)有相位間隔為90度的四個(gè)相位時(shí)鐘,并通過(guò)對(duì)該四個(gè)相位時(shí)鐘進(jìn)行加權(quán)和加法運(yùn)算來(lái)生成任意相位的信號(hào)。
在第三實(shí)施例的時(shí)鐘生成器中,在數(shù)據(jù)時(shí)鐘D-CLK和內(nèi)部時(shí)鐘CLK 2之間的相位比較結(jié)果被輸入到第一鎖相環(huán)LP 1內(nèi)。在該環(huán)路LP 1中,對(duì)數(shù)據(jù)時(shí)鐘D-CLK和內(nèi)部時(shí)鐘CLK 2之間的相位比較結(jié)果進(jìn)行積分,并將其反饋給相位內(nèi)插器33。反饋環(huán)路LP 1包含用于進(jìn)行積分的兩個(gè)寄存器一個(gè)是頻率寄存器36,其對(duì)與在數(shù)據(jù)時(shí)鐘D-CLK和從相位內(nèi)插器33輸出的基準(zhǔn)時(shí)鐘之間的頻率偏移對(duì)應(yīng)的數(shù)值進(jìn)行累加,另一個(gè)是相位寄存器38,其對(duì)與數(shù)據(jù)時(shí)鐘D-CLK的相位對(duì)應(yīng)的數(shù)值進(jìn)行累加。在這兩個(gè)寄存器36和38中,相位寄存器38的內(nèi)容用作向數(shù)據(jù)接收反饋環(huán)路的輸入。
在用于生成數(shù)據(jù)接收時(shí)鐘RD-0~RD-n的環(huán)路LP 2中,在各加法器47-0~47-n上的兩個(gè)端口輸入相位誤差。也就是說(shuō),一個(gè)是用于進(jìn)行數(shù)據(jù)和內(nèi)部時(shí)鐘CLK 2之間的相位比較的相位比較器(42-0~42-n)的輸入端口,另一個(gè)是用于從數(shù)據(jù)時(shí)鐘接收環(huán)路LP1接收相位寄存器38的內(nèi)容的輸入端口。
在第三實(shí)施例的時(shí)鐘生成器中,通過(guò)將指定偏置值加到數(shù)據(jù)時(shí)鐘接收環(huán)路LP 1中的相位寄存器38的內(nèi)容,可生成各數(shù)據(jù)接收時(shí)鐘相位代碼RC-0~RC-n。偏置值可從反饋環(huán)路LP 2中獲得,數(shù)據(jù)和內(nèi)部時(shí)鐘之間的相位差被輸入到該反饋環(huán)路LP2。時(shí)鐘相位代碼RC-0~RC-n例如用于測(cè)試目的。
根據(jù)第三實(shí)施例的時(shí)鐘生成器,可生成用于接收多信道數(shù)據(jù)的時(shí)鐘RD-0~RD-n。可從時(shí)鐘遷移率高的數(shù)據(jù)時(shí)鐘(D-CLKPclk)中獲得相位差的高頻分量,并且根據(jù)數(shù)據(jù)和內(nèi)部時(shí)鐘之間的相位比較結(jié)果,可對(duì)數(shù)據(jù)信道之間的偏移(skew)進(jìn)行校正。第三實(shí)施例的時(shí)鐘生成器還具有一個(gè)優(yōu)點(diǎn)是,由于偏移大都表現(xiàn)為靜態(tài)變化,因而即使當(dāng)數(shù)據(jù)的時(shí)鐘遷移率相當(dāng)?shù)蜁r(shí),也能在沒有專用啟動(dòng)協(xié)議的情況下進(jìn)行偏移校正。
圖7是示出圖6所示的時(shí)鐘生成器的一部分的一個(gè)構(gòu)成例的方框電路圖,更具體地說(shuō),示出了與減法器31和41-1~41-n、接收器/相位檢測(cè)器(Rx/PDC)32和42-2~42-n以及相位內(nèi)插器(PI)33和43-2~43-n對(duì)應(yīng)的電路方框。
也就是說(shuō),圖6中的減法器31和41-1~41-n以及Rx/PDC 32和42-2~42-n各自均包括例如,接收器(Rx)51,用于接收相位內(nèi)插器53(33和43-2~43-n)的輸出;以及邏輯電路(相位檢測(cè)電路,相位比較電路),用于接收接收器51的輸出。
圖8是概念性示出根據(jù)本發(fā)明的時(shí)鐘生成器的第四實(shí)施例的方框圖。
從圖6和圖8之間的比較可知,第四實(shí)施例的時(shí)鐘生成器與上述第三實(shí)施例的時(shí)鐘生成器的不同之處在于,省略了高通濾波器40和加法器47-0~47-n,而是設(shè)置了用于將頻率寄存器36的輸出與系數(shù)乘法器44-0~44-n的各輸出相加的加法器48-0~48-n。也就是說(shuō),在第四實(shí)施例的時(shí)鐘生成器中,把內(nèi)置于用于接收數(shù)據(jù)時(shí)鐘D-CLK(Pclk)的電路內(nèi)的相位調(diào)整反饋環(huán)路(時(shí)鐘相位調(diào)整電路)中的頻率寄存器36的內(nèi)容提供給各數(shù)據(jù)接收時(shí)鐘生成電路(環(huán)路LP2)。
此處,頻率寄存器36的內(nèi)容與數(shù)據(jù)和基準(zhǔn)時(shí)鐘之間的相位差對(duì)應(yīng)。也就是說(shuō),在第四實(shí)施例的時(shí)鐘生成器中,數(shù)據(jù)時(shí)鐘D-CLK用于抽取數(shù)據(jù)和基準(zhǔn)時(shí)鐘之間的相位差;盡管在該相位差信息中不包含有關(guān)各數(shù)據(jù)線(Pdata-0~Pdata-n)的偏移不同的信息,然而使用數(shù)據(jù)和內(nèi)部時(shí)鐘之間的相位差的檢測(cè)結(jié)果,可再現(xiàn)偏移。
這樣,在第四實(shí)施例的時(shí)鐘生成器中,從數(shù)據(jù)時(shí)鐘接收電路(LP 1)獲得含有相位誤差的高頻分量但不包含偏移信息的信息,并且通過(guò)把該信息與根據(jù)數(shù)據(jù)線和內(nèi)部時(shí)鐘之間的相位比較獲得的直流分量信息進(jìn)行組合,生成相位調(diào)整信號(hào)。因此,可自動(dòng)把高頻分量和低頻(直流)分量進(jìn)行組合,而無(wú)須進(jìn)行專門數(shù)字濾波操作,這不僅可使環(huán)路穩(wěn)定,而且還可進(jìn)一步加快操作。
圖9是示出根據(jù)本發(fā)明的時(shí)鐘生成器的第五實(shí)施例的方框圖;此處給出該方框圖是為了對(duì)應(yīng)用于使外部時(shí)鐘(CLK 1)倍增的時(shí)鐘倍增PLL的例子進(jìn)行分析。圖10是示出圖9的時(shí)鐘生成器中的相位同步時(shí)鐘生成電路的一例的電路圖。
如圖9和圖10所示,在第五實(shí)施例的時(shí)鐘生成器中,間接時(shí)鐘相位檢測(cè)裝置(局部反饋環(huán)路)是與內(nèi)部時(shí)鐘(CLK 2)同步的DLL(延遲鎖定環(huán))60;該DLL 60使用四級(jí)差分延遲元件(601~604),并且經(jīng)過(guò)這些延遲級(jí)601~604的延遲由控制電壓來(lái)控制,并被調(diào)整為與一個(gè)時(shí)鐘周期相等的值。此處,圖9中的DLL(局部反饋環(huán)路)60被認(rèn)為具有減法元件(加法元件)76、提供增益K的放大元件77以及積分元件78,并且與例如圖2所示的相位同步時(shí)鐘生成電路6、相位比較器7(76,77)、電荷泵8(78)以及高通濾波器9對(duì)應(yīng)。另一方面,圖9中的減法元件71和放大元件72與圖2中的相位比較器1對(duì)應(yīng),積分元件73與圖2中的電荷泵2對(duì)應(yīng),減法元件74與圖2中的加法器4對(duì)應(yīng),VCO 75與圖2中的VCO 5對(duì)應(yīng)。
相位比較器605把內(nèi)部時(shí)鐘(差分時(shí)鐘CLK 2,/CLK 2)的相位與通過(guò)延遲級(jí)601~604的時(shí)鐘的相位進(jìn)行比較,并且根據(jù)相位比較結(jié)果,驅(qū)動(dòng)電荷泵并生成控制電壓以便對(duì)延遲進(jìn)行控制。此處,相位比較器605可以被認(rèn)為是用于把預(yù)定增益(K)提供給相位差的元件(77),而電荷泵可以被認(rèn)為是積分元件(78);因此,該反饋電路的開環(huán)增益G為G=K/s因此,傳遞特性為G/(1+G)=K/(s+K)該傳遞特性是線性響應(yīng)特性。并且,針對(duì)輸入相位,相位檢測(cè)器的傳遞特性為E=1-G/(1+G)=s/(s+K)對(duì)于輸入相位,該特性表現(xiàn)為高通特性(高通濾波器9)。
如上所述,通過(guò)內(nèi)設(shè)DLL,由于可不使用外部時(shí)鐘(CLK 1)就能獲得有關(guān)內(nèi)部時(shí)鐘(CLK 2)的相位信息,因而即使當(dāng)外部時(shí)鐘頻率與內(nèi)部時(shí)鐘頻率的比率較小(倍增系數(shù)較大)時(shí),也能獲得內(nèi)部時(shí)鐘相位的高頻分量。
從相位比較器1(71,72)輸出的并通過(guò)對(duì)外部時(shí)鐘CLK 1和內(nèi)部時(shí)鐘CLK 2之間的相位差進(jìn)行檢測(cè)而獲得的信號(hào)通過(guò)電荷泵2(73)被提供給加法器4(減法元件74),在加法器4中,對(duì)該信號(hào)與從DLL 60中的相位比較器605獲得的信號(hào)進(jìn)行求和,以生成用于控制VCO 5(75)的控制信號(hào)(控制電壓)。
在第五實(shí)施例的時(shí)鐘生成器中,即使當(dāng)外部時(shí)鐘CLK 1與內(nèi)部時(shí)鐘CLK 2的頻率比率較小時(shí),由于使用DLL,因而也能在高頻范圍內(nèi)獲得內(nèi)部時(shí)鐘的相位信息,因此,可減少時(shí)鐘抖動(dòng)。此處,在第五實(shí)施例的時(shí)鐘生成器中,PLL可以用作DLL 60。
圖11是示出根據(jù)本發(fā)明的時(shí)鐘生成器的第六實(shí)施例的方框電路圖。
從圖9和圖11之間的比較可知,在第六實(shí)施例的時(shí)鐘生成器中,相位比較器1(71,72)的輸出,即外部時(shí)鐘CLK 1和內(nèi)部時(shí)鐘CLK 2之間的相位比較結(jié)果通過(guò)低通濾波器79被提供給加法器4(74),在該加法器4(74)中,將該輸出與從DLL 60獲得的相位差信號(hào)進(jìn)行求和。此處,低通濾波器79被構(gòu)成為具有低通濾波器截止頻率,該截止頻率與由上述DLL 60具有的高通特性s/(s+K)實(shí)現(xiàn)的截止頻率匹配,因此,可獲得從低頻到高頻范圍上平坦的無(wú)誤差的相位差信號(hào)(內(nèi)部時(shí)鐘CLK 2)。
也就是說(shuō),在第六實(shí)施例的時(shí)鐘生成器中,由于可從DLL 60獲得內(nèi)部時(shí)鐘CLK 2的相位誤差的高頻分量,因而可通過(guò)在加法器4(74)中把DLL60的相位檢測(cè)中的高通濾波器截止頻率與低通濾波器79的截止頻率進(jìn)行組合,來(lái)獲得涵蓋從直流到高頻范圍的寬范圍的相位信息。然后,通過(guò)針對(duì)從外部時(shí)鐘CLK 1獲得的相位信息來(lái)減小截止頻率,即使當(dāng)外部時(shí)鐘的頻率較低時(shí),也能生成低抖動(dòng)時(shí)鐘;并且,即使外部時(shí)鐘CLK 1包含抖動(dòng),當(dāng)生成內(nèi)部時(shí)鐘時(shí),在輸出中也不會(huì)出現(xiàn)抖動(dòng)(抖動(dòng)不會(huì)傳播)。
如上所述,根據(jù)本發(fā)明的時(shí)鐘生成器的各實(shí)施例,通過(guò)實(shí)施在高速信號(hào)接收電路中使用的時(shí)鐘恢復(fù)電路(或者基準(zhǔn)時(shí)鐘生成器等),由于當(dāng)輸入數(shù)據(jù)或外部時(shí)鐘的時(shí)鐘遷移率較低時(shí),由于可在高頻范圍內(nèi)獲得內(nèi)部時(shí)鐘的相位信息,因而也可生成低抖動(dòng)時(shí)鐘,因此,可實(shí)現(xiàn)一種具有較大接收定時(shí)裕度的接收電路。
如上詳細(xì)所述,根據(jù)本發(fā)明,可提供一種時(shí)鐘生成器,該時(shí)鐘生成器無(wú)論當(dāng)根據(jù)時(shí)鐘遷移率低的數(shù)據(jù)來(lái)生成內(nèi)部時(shí)鐘時(shí),還是當(dāng)通過(guò)使外部時(shí)鐘乘以一高倍增系數(shù)來(lái)生成內(nèi)部時(shí)鐘時(shí),都能夠生成低抖動(dòng)時(shí)鐘。
本發(fā)明的許多不同實(shí)施例都可以在不背離本發(fā)明的精神和范圍的情況下構(gòu)成,并且應(yīng)該理解,本發(fā)明不限于在本說(shuō)明書中所述的具體實(shí)施例,除了在所附權(quán)利要求中定義的以外。
權(quán)利要求
1.一種時(shí)鐘生成器,該時(shí)鐘生成器包括第一相位比較器,用于在外部提供的基準(zhǔn)信號(hào)和內(nèi)部時(shí)鐘之間進(jìn)行相位比較;相位同步時(shí)鐘生成電路,用于生成與基準(zhǔn)信號(hào)相位同步并且時(shí)鐘遷移率比基準(zhǔn)信號(hào)高的比較時(shí)鐘;第二相位比較器,用于在比較時(shí)鐘和內(nèi)部時(shí)鐘之間進(jìn)行相位比較;加法器,用于對(duì)從所述第一相位比較器獲得的第一相位差信息和從所述第二相位比較器獲得的第二相位差信息進(jìn)行求和;以及內(nèi)部時(shí)鐘生成電路,用于生成根據(jù)所述加法器的輸出來(lái)調(diào)整其相位的內(nèi)部時(shí)鐘。
2.根據(jù)權(quán)利要求1所述的時(shí)鐘生成器,該時(shí)鐘生成器還包括低通濾波器,用于使所述第一相位比較器的輸出中包含的低頻分量能夠通過(guò)其自身被發(fā)送并被提供給所述加法器;以及高通濾波器,用于使所述第二相位比較器的輸出中包含的高頻分量能夠通過(guò)其自身被發(fā)送并被提供給所述加法器。
3.根據(jù)權(quán)利要求1所述的時(shí)鐘生成器,其中,基準(zhǔn)信號(hào)是外部提供的基準(zhǔn)時(shí)鐘,并且通過(guò)使基準(zhǔn)時(shí)鐘倍增來(lái)生成內(nèi)部時(shí)鐘。
4.根據(jù)權(quán)利要求3所述的時(shí)鐘生成器,其中,相位同步時(shí)鐘生成電路是倍增電路。
5.根據(jù)權(quán)利要求1所述的時(shí)鐘生成器,其中,基準(zhǔn)信號(hào)是外部提供的數(shù)據(jù),并且該數(shù)據(jù)是利用內(nèi)部時(shí)鐘來(lái)接收的。
6.一種時(shí)鐘生成器,用于其中在一條數(shù)據(jù)時(shí)鐘線上傳送數(shù)據(jù)時(shí)鐘而在多條數(shù)據(jù)線上傳送數(shù)據(jù)的信號(hào)傳輸系統(tǒng),該時(shí)鐘生成器包括多個(gè)第一相位比較器,分別針對(duì)所述多條數(shù)據(jù)線設(shè)置,用于在數(shù)據(jù)時(shí)鐘和內(nèi)部時(shí)鐘之間進(jìn)行相位比較;相位同步時(shí)鐘生成電路,用于生成與數(shù)據(jù)時(shí)鐘相位同步并且時(shí)鐘遷移率比數(shù)據(jù)時(shí)鐘相位高的比較時(shí)鐘;第二相位比較器,針對(duì)所述數(shù)據(jù)時(shí)鐘線設(shè)置,用于在比較時(shí)鐘和內(nèi)部時(shí)鐘之間進(jìn)行相位比較;多個(gè)加法器,分別針對(duì)所述多條數(shù)據(jù)線設(shè)置,用于對(duì)從第一相位比較器獲得的第一相位差信息和從第二相位比較器獲得的第二相位差信息進(jìn)行求和;以及多個(gè)內(nèi)部時(shí)鐘生成電路,分別針對(duì)所述多條數(shù)據(jù)線設(shè)置,用于生成根據(jù)所述加法器的輸出來(lái)調(diào)整其相位的內(nèi)部時(shí)鐘,其中,所述內(nèi)部時(shí)鐘被生成為用于接收在所述多條數(shù)據(jù)線上傳送的各數(shù)據(jù)的多個(gè)數(shù)據(jù)接收時(shí)鐘。
全文摘要
一種用于生成準(zhǔn)確的低抖動(dòng)時(shí)鐘的時(shí)鐘生成器,其具有時(shí)鐘生成電路,相位差檢測(cè)電路和控制信號(hào)生成電路。時(shí)鐘生成電路具有根據(jù)控制信號(hào)來(lái)改變時(shí)鐘相位的功能,相位差檢測(cè)電路對(duì)從時(shí)鐘生成電路輸出的時(shí)鐘相位與基準(zhǔn)波形的相位進(jìn)行比較,并對(duì)這兩者之間的相位差進(jìn)行檢測(cè),控制信號(hào)生成電路根據(jù)從相位差檢測(cè)電路獲得的相位差信息,生成用于對(duì)時(shí)鐘生成電路的時(shí)鐘相位進(jìn)行控制的控制信號(hào)。相位差檢測(cè)電路具有多個(gè)相位檢測(cè)單元,多個(gè)相位檢測(cè)單元中的至少一個(gè)進(jìn)行把時(shí)鐘相位與基準(zhǔn)波形的相位作直接比較的直接相位檢測(cè),以及多個(gè)相位檢測(cè)單元中的至少另一個(gè)使用相位同步波形生成電路和相位信息抽取電路來(lái)進(jìn)行間接相位檢測(cè),該相位同步波形生成電路用于生成與基準(zhǔn)波形或時(shí)鐘生成電路的輸出相位同步的波形,并且該相位信息抽取電路用于從相位同步波形中抽取相位信息。
文檔編號(hào)H03L7/08GK1794587SQ200510132688
公開日2006年6月28日 申請(qǐng)日期2003年8月18日 優(yōu)先權(quán)日2002年8月27日
發(fā)明者田村泰孝 申請(qǐng)人:富士通株式會(huì)社