專利名稱：具有隔離晶體管的共射共基cmos射頻功率放大器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種共射共基射頻功率放大器，包括形成在共同襯底上的至少兩個(gè)級(jí)聯(lián)MOS晶體管。
背景技術(shù)：
無線電系統(tǒng)中微波功率放大器的不斷增長(zhǎng)的市場(chǎng)要求使用技術(shù)的成本容易降低。用數(shù)字CMOS技術(shù)設(shè)計(jì)射頻功率放大器已經(jīng)受到越來越多的關(guān)注。隨之傾向于將成套的收發(fā)器和數(shù)字基帶部分集成在單個(gè)芯片上。在使用亞微米CMOS的功率放大器的設(shè)計(jì)中，主要問題之一就是長(zhǎng)期可靠性，因?yàn)楣β史糯笃鬏敵鰰r(shí)發(fā)生很大的電壓擺幅。對(duì)于A類放大器來說，這種擺幅能夠超過電源電壓2倍，對(duì)于E類放大器來說，這種擺幅能夠超過電源電壓3倍、6倍之多。如果電壓擺幅高于晶體管的最大允許的漏極電壓，則可能因?yàn)闊犭娮邮乖O(shè)備性能退化或柵極氧化物擊穿使其永久損壞而引發(fā)所述可靠性問題。
防止該問題有幾種不同的方法。在較小的電源電壓設(shè)計(jì)功率放大器具有若干弊端。為了得到相同的輸出功率，必須使輸出處的阻抗減少供電減少的平方值。那樣又對(duì)功率放大器性能造成負(fù)面影響。
在美國(guó)西雅圖2002年6月2-7日的國(guó)際微波專題討論會(huì)IMS2002(International Microwave Symposium IMS 2002)上A.Litwin，O.Bengtsson和J，Olsson的公開物“Novel BiCMOS Compatible，Short Channel LDMOS Technology for Medium Voltage RF & PowerApplications”以及K.-E.Ehwald等人的公開物“High PerformanceRF LDMOS Transistors with 5nm Gate Oxide in a 0.25μm SiGeCBiCMOS Technology”(IEEE IEDM Tech.Dig，p.895，2001)中描述了專門的器件技術(shù)，例如相比于CMOS能夠處理更高電壓的LDMOS，但是它們不易于用在標(biāo)準(zhǔn)CMOS中，并且如果是這樣的話，那么它們需要附加的工藝復(fù)雜性，從而增加成本。
另一個(gè)解決方案是使用通常在輸出處允許更高電壓的共射共基配置，因?yàn)檩敵鲭妷簲[幅將如同公開物US 6 496 074、US 6 515 547和Tirdad Sowlati等人的“A 2.4-GHz 0.18μm CMOS Self-BiasedCascode Power Amplifier”(IEEE Journal Solid State Circuits，Vol.38，No.8，August 2003)中所描述的在兩個(gè)級(jí)聯(lián)晶體管之間分配。使用常規(guī)CMOS并且在關(guān)注可靠性問題時(shí)，這種解決方案是最具吸引力的。

發(fā)明內(nèi)容
問題所提出的使用CMOS技術(shù)由Sowlati設(shè)計(jì)的共射共基射頻功率放大器在較短的時(shí)間段期間已經(jīng)顯示出低漂移。然而，頂部共射共基晶體管的操作是使該晶體管了解關(guān)于襯底的反饋偏壓，這是在使用利用公共襯底電勢(shì)的CMOS技術(shù)時(shí)的情況。在其它地方已經(jīng)顯示出這種條件可能引起晶體管退化，這可以在Tsu-Hsiu Perng等人的公開物“Enhanced Negative Substrate Bias Degradation in nMOSFETsWith Ultra thin Plasma Nitrided Oxide”(IEEE Electron DeviceLetters，Vol.24，No.5，May 2003，P.333)中看到，由此產(chǎn)生了可靠性問題。該解決方案因可靠性利害關(guān)系也限制了放大器輸出上的最大信號(hào)電壓，即這種共射共基放大器在更高放大器類別的使用，因?yàn)樗鼈儺a(chǎn)生了高于電源的更大電壓擺幅。
另一個(gè)缺點(diǎn)就是因?yàn)樯喜烤w管的源極被提高至功率放大器輸出的電壓擺幅的大約一半，所以由于襯底反饋偏壓而降低了放大器的增益。
解決方案和優(yōu)點(diǎn)為了解決一個(gè)或多個(gè)上述確定的問題，本發(fā)明提出共射共基射頻功率放大器，其具有隔離晶體管以消除可靠性問題。這通過下述來實(shí)現(xiàn)使用通常在按比例縮小的CMOS工藝中可用的隔離MOS晶體管，例如CMOS體技術(shù)中的三阱選擇(triple well option)，或者在絕緣體上硅上使用CMOS，其中所有晶體管都與襯底隔離。
連接每個(gè)晶體管的源極至其良好接觸使得溝道下面的襯底區(qū)域遵從源極電勢(shì)。這又將全部晶體管端子上的電壓降低到可接受的值。還可以堆疊多于兩個(gè)的晶體管，例如三個(gè)或四個(gè)，以便經(jīng)受得住功率放大器輸出上的較高電壓。
所提出的解決方案的第二個(gè)優(yōu)點(diǎn)就是與現(xiàn)有技術(shù)相比，功率放大器增益增大，因?yàn)椴淮嬖趯?duì)頂部晶體管的體反饋偏壓影響，其增加了它們的閾值電壓。


現(xiàn)在參考附圖，對(duì)根據(jù)本發(fā)明的射頻功率放大器進(jìn)行詳細(xì)描述，其中圖1a為先前已知的自偏置共射共基放大器的示意圖，圖1b為先前已知的共射共基放大器的電壓波形與時(shí)間的關(guān)系曲線，圖2a為發(fā)明的單端共射共基放大器的示意圖，圖2b為發(fā)明的差分共射共基放大器的示意圖，以及圖3為在體和源極節(jié)點(diǎn)之間連接和不連接的情況下最上面晶體管處的輸出電壓波形。
具體實(shí)施例方式
正如先前闡述的，使用根據(jù)圖1a的共射共基配置是已知的，其通常在輸出處允許更高的電壓VD2，其可以在圖1b中看到，這是因?yàn)檩敵鲭妷簲[幅將在兩個(gè)級(jí)聯(lián)晶體管M1、M2之間分配。
現(xiàn)在參照?qǐng)D2a，對(duì)發(fā)明的射頻功率放大器進(jìn)行描述，其中發(fā)明的共射共基功率放大器PA利用形成在共同襯底中的至少兩個(gè)，在該圖中是三個(gè)，級(jí)聯(lián)MOS晶體管T1、T2、Tn來實(shí)現(xiàn)，其具有彼此隔離并連接到每個(gè)晶體管T1、T2、Tn的相應(yīng)源極S1、S2、Sn的體節(jié)點(diǎn)B1、B2、Bn。
本發(fā)明教導(dǎo)了最上面晶體管Tn的漏極Dn通過電感負(fù)載Ld與電源vdd連接，以及使每個(gè)上部晶體管T2、Tn的柵極G2、Gn配備有至少連接在相應(yīng)上部晶體管T2、Tn的漏極D2、Dn和柵極G2、G2之間的自偏置電路SB2，SBn，其中第一個(gè)晶體管T1上面的每個(gè)晶體管命名為上部晶體管，并且其中最后一個(gè)上部晶體管Tn命名為最上面晶體管。
還提出至少上部晶體管T2、Tn的體節(jié)點(diǎn)B2、Bn與襯底隔離。第一個(gè)晶體管T1的體節(jié)點(diǎn)B1也可以與襯底隔離，即使不需要這樣。
實(shí)現(xiàn)該目的的最簡(jiǎn)單方式就是在CMOS中使用三阱選擇，其通過借助附加的n阱包圍它來使NMOS晶體管p阱與p體隔離。那樣允許每個(gè)共射共基晶體管的源極與其阱短路，結(jié)果是該阱將遵從源極電勢(shì)。
在共射共基晶體管之間實(shí)現(xiàn)隔離的替換方法就是在絕緣體上硅上使用CMOS。利用這種解決方案，漏-源電壓和柵-體電壓將采用對(duì)于所使用的CMOS技術(shù)來說可接受的值。還可以在共射共基中堆疊更多的晶體管以經(jīng)得起例如E類功率放大器中的更高的電壓擺幅。在這種情況下三級(jí)(step)將是可接受的選擇。
為了實(shí)現(xiàn)本發(fā)明的解決方案的所有優(yōu)點(diǎn)，提出一種偏置方案，其將使增益最大化并且允許堆疊兩個(gè)或更多個(gè)晶體管。然而，其他偏置方案也可以優(yōu)化其他功率放大器特性，例如線性。
圖2a是發(fā)明的單端共射共基放大器的示意圖，以及圖2b是如何應(yīng)用本發(fā)明來形成差分共射共基放大器的示意圖，該差分共射共基放大器具有六個(gè)晶體管T11、T12、T1n、T21、T22、T2n和屬于每個(gè)上部晶體管T12、T1n、T22、T2n的自偏置電路SB12、SB1n、SB21、SB2n。
圖3示出在體和源極節(jié)點(diǎn)之間連接和不連接的情況下最上面晶體管處的輸出電壓波形。還顯示出了與源極連接的體的電壓波形，其對(duì)應(yīng)于體接地明顯為零時(shí)的情況的曲線。
該圖顯示出與現(xiàn)有技術(shù)相比所提出的解決方案增大了功率放大器的增益，這是因?yàn)椴淮嬖趯?duì)頂部晶體管的體反饋偏壓影響，其增加了它們的閾值電壓。
應(yīng)當(dāng)理解，本發(fā)明不局限于上面描述的以及說明的其示例性實(shí)施例，并且在所附權(quán)利要求中說明的本發(fā)明概念的范圍內(nèi)可以進(jìn)行修改。
權(quán)利要求
1.共射共基射頻功率放大器，包括形成在共同襯底上的至少兩個(gè)級(jí)聯(lián)MOS晶體管，其特征在于所述晶體管的體節(jié)點(diǎn)彼此隔離并且與每個(gè)晶體管的相應(yīng)源極連接，最上面晶體管的漏極通過電感負(fù)載與電源連接，并且每個(gè)上部晶體管的柵極配備有至少連接在相應(yīng)上部晶體管的漏極和柵極之間的自偏置電路。
2.根據(jù)權(quán)利要求1的放大器，其特征在于至少所述上部晶體管的體節(jié)點(diǎn)與所述襯底隔離。
3.根據(jù)權(quán)利要求1或2的放大器，其特征在于所述晶體管為三阱CMOS晶體管，相應(yīng)晶體管的阱與體隔離，并且相應(yīng)晶體管的所述阱與源極短路。
4.根據(jù)權(quán)利要求1或2的放大器，其特征在于所述晶體管為在絕緣體上硅上的CMOS晶體管，各晶體管的阱與體隔離，并且各晶體管的所述阱與源極短路。
5.根據(jù)任何一項(xiàng)前述權(quán)利要求的放大器，其特征在于所述晶體管和所述自偏置電路適于提供使放大器增益最大化的偏置方案。
6.根據(jù)權(quán)利要求1-4中的任何一項(xiàng)的放大器，其特征在于所述晶體管和所述自偏置電路適于提供優(yōu)化放大器線性的偏置方案。
全文摘要
本發(fā)明涉及一種共射共基射頻功率放大器，包括形成在共同襯底上的至少兩個(gè)級(jí)聯(lián)MOS晶體管(T1，T2，Tn)，其中所述晶體管(T1，T2，Tn)的體節(jié)點(diǎn)(B1，B2，Bn)彼此隔離并且與每個(gè)晶體管的相應(yīng)源極(S1，S2，Sn)連接。本發(fā)明還教導(dǎo)了最上面晶體管(Tn)的漏極(Dn)通過電感負(fù)載(Ld)與電源(vdd)連接，并且使每個(gè)上部晶體管(T2、Tn)的柵極(G2、Gn)配備有至少連接在各上部晶體管(T2、Tn)的漏極(D2、Dn)和柵極(G2、Gn)之間的自偏置電路(SB2，SBn)。
文檔編號(hào)H03FGK1918786SQ200580004146
公開日2007年2月21日 申請(qǐng)日期2005年1月17日 優(yōu)先權(quán)日2004年2月5日
發(fā)明者O·彼特森, A·利特文 申請(qǐng)人:英飛凌科技股份公司