專利名稱：三值解碼器電路及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及采樣電路；且更具體而言涉及一種用于對輸入信號的至少三個狀態(tài)進行解碼的三值解碼器電路及方法。
背景技術(shù)：
人們對改良在各種電子系統(tǒng)及產(chǎn)品中所用的數(shù)字系統(tǒng)的持續(xù)需求已使對此種系統(tǒng)的要求更加嚴格。例如，現(xiàn)代數(shù)字系統(tǒng)必須具有增大的靈活性及可靠性，并希望需要更低的電源電平及更高的噪聲容限。可在一數(shù)字芯片或裝置上得到的端子引腳的數(shù)量往往會限制數(shù)字系統(tǒng)的功能。在典型的數(shù)字系統(tǒng)中，每一信號引腳均代表兩個邏輯值，即邏輯“0”值及邏輯“1”值。為增加功能，引入一被賦予一邏輯值“Z”的高阻抗狀態(tài)或三態(tài)，從而需要使用三值或三態(tài)解碼器電路來檢測此種“Z”值狀態(tài)。
現(xiàn)有的三值解碼器電路通常依賴使用兩個閾值來將一三態(tài)輸入信號迫至一中軌值，并將所述三態(tài)輸入信號與這兩個閾值相比較。例如，參見圖1，一現(xiàn)有技術(shù)的三態(tài)解碼器電路100包括一對輸入緩沖器BUF1和BUF2及一數(shù)字調(diào)節(jié)電路102。輸入緩沖器BUF1和BUF2經(jīng)配置以在耦接至一電阻器除法電路與地GND之間及一正極軌條電源VDD與地GND之間的輸入引腳SIGNALIN處接收一三態(tài)輸入信號，并用于分別提供一上閾值及一下閾值，例如0.3倍的VDD及0.7倍的VDD。數(shù)字調(diào)節(jié)電路102經(jīng)配置以自輸入緩沖器BUF1及BUF2接收輸出信號N1及N2，并提供輸出信號OUT1及OUT2。參見圖2，圖中顯示一現(xiàn)有三態(tài)解碼器電路200的另一實例。解碼器電路200與解碼器電路100相似，只是輸入緩沖器BUF1及BUF2分別由比較器COMP1及COMP2取代，并進一步配置有一包括電阻器R3、R4及R5的參考除法器電路。所述參考除法器電路經(jīng)配置以產(chǎn)生所述上閾值及下閾值，例如0.3倍的VDD及0.7倍的VDD。
在解碼器電路100及200兩者中，為所述中軌值(VDD/2)所選的值及這兩個閾值需要具有高的精度才能發(fā)揮正確的功能。例如，參見圖3，一圖解說明用于有利于對輸入引腳SIGNALIN處的三態(tài)信號進行比較及檢測的檢測容限圖表明，所述中軌值VDD/2(代表所述“Z”狀態(tài))的變化容限與所述上閾值及下閾值的容限相比相對較小，此需要具有更高的精度。所述精度會受到各個組件的匹配情況、以及工藝、溫度及電源波動的影響。例如，電阻器失配、比較器偏移及其他類似的缺陷均可導(dǎo)致難以獲得高的精度。此外，隨著電源在更低功率應(yīng)用中的按比例縮小，閾值及對應(yīng)的容限會進一步縮小，從而要求具有甚至更高的精度。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的各個方面，提供一種用于對一輸入信號的至少三個邏輯值進行解碼的三值解碼器及方法。一實例性三值解碼器及方法可有利于對輸入信號進行解碼而無需使用閾值及/或?qū)⑷龖B(tài)輸入信號迫至一中軌值來進行三態(tài)檢測，且對產(chǎn)品、過程、電源電平或溫度的變化的依賴性降低。
根據(jù)一實例性實施例，一實例性三值解碼器電路包括一開關(guān)電路、一反饋回路及一序列檢測器。一實例性開關(guān)電路經(jīng)配置以有利于通過所述反饋回路的控制對一三態(tài)輸入信號進行采樣，且所述序列檢測器經(jīng)配置以通過在一采樣周期期間對所述三態(tài)輸入信號的至少兩個樣本進行檢測來將所述三態(tài)輸入信號解碼成一兩位數(shù)字信號。
根據(jù)一實例性實施例，一開關(guān)電路包括既可配置有也可不配置有限流電阻器的可控上拉及下拉開關(guān)，而一反饋回路可包括一觸發(fā)器裝置，所述觸發(fā)器裝置經(jīng)配置以每次一個地啟用所述上拉及下拉開關(guān)以提供一有代表性的采樣序列。一實例性序列檢測器可包括各種用于將所述采樣序列解碼成一兩位數(shù)字信號的邏輯配置。
根據(jù)其它實例性實施例，一實例性序列檢測器可經(jīng)配置以在一采樣周期期間對所述三態(tài)輸入信號的三個或更多個樣本進行檢測以提供更大的可靠性及/或錯誤過濾。


圖1(現(xiàn)有技術(shù))為一現(xiàn)有技術(shù)三態(tài)解碼器的一示意圖；圖2(現(xiàn)有技術(shù))為另一現(xiàn)有技術(shù)三態(tài)解碼器的一示意圖；圖3(現(xiàn)有技術(shù))為一表示可供用于現(xiàn)有技術(shù)三態(tài)解碼器的檢測容限的圖解；圖4圖解說明一根據(jù)本發(fā)明一實例性實施例的實例性三值解碼器電路的一示意圖；圖5圖解說明一根據(jù)本發(fā)明另一實例性實施例的實例性三值解碼器電路的一示意圖；圖6A及6B圖解說明根據(jù)本發(fā)明一實例性實施例用于一序列檢測器電路的實例性邏輯的示意圖；圖7圖解說明一根據(jù)本發(fā)明的一實例性實施例用于一實例性三值解碼器電路的計時及序列圖；及圖8圖解說明一通過一根據(jù)本發(fā)明一實例性實施例的實例性三值解碼器電路解決的實例性錯誤序列。
具體實施例方式
本文可就各種功能組件來闡述本發(fā)明。應(yīng)了解，這些功能組件也可由任意數(shù)量的配置成實施指定功能的硬件組件來實現(xiàn)。例如，本發(fā)明可采用各種集成組件，例如緩沖器、電流反射鏡、及由各種電氣裝置(例如電阻器、晶體管、電容器、二極管及其他其值可經(jīng)適當配置以用于各種預(yù)定目的的類似裝置)構(gòu)成的邏輯裝置。另外，可在任意數(shù)量的數(shù)字或模擬應(yīng)用中實踐本發(fā)明。然而，為便于進行舉例說明，本文將結(jié)合可用于模擬-數(shù)字轉(zhuǎn)換器(ADC)或數(shù)字-模擬轉(zhuǎn)換器(DAC)中的解碼器電路來闡述本發(fā)明的各實例性實施例。此外，應(yīng)注意，雖然各種組件可適當?shù)伛罱踊蜻B接至實例性電路中的其它組件，但此種連接或耦接可通過組件之間的直接連接或通過經(jīng)由位于其間的其它組件及裝置的連接來實現(xiàn)。
根據(jù)本發(fā)明的各個方面，提供一種用于對一輸入信號的至少三個值進行解碼的三值解碼器及方法。一實例性三值解碼器及方法可有利于對輸入信號進行解碼而無需使用閾值及/或?qū)⑷龖B(tài)輸入信號迫至一中軌值以與所述閾值相比較來進行三態(tài)檢測，且對產(chǎn)品、工藝、溫度或電源電平的變化的依賴性降低。一實例性三值解碼器電路可配置于一模擬-數(shù)字轉(zhuǎn)換器(ADC)、數(shù)字-模擬轉(zhuǎn)換器(DAC)、或任何其中可利用三態(tài)解碼器的其它應(yīng)用中。
參見根據(jù)本發(fā)明一實例性實施例的圖4，一實例性三值解碼器電路400包括一開關(guān)電路42、一反饋回路404及一序列檢測器406。開關(guān)電路402經(jīng)配置以有利于通過反饋回路404的控制對一輸入端子SIBNALIN處的三態(tài)輸入信號進行采樣，且序列檢測器406經(jīng)配置以將所述三態(tài)輸入信號解碼成一兩位數(shù)字信號。
根據(jù)一實例性實施例，開關(guān)電路402包括以一類似反相器的結(jié)構(gòu)配置于一上電源軌條VDD與地之間的的可控的上拉開關(guān)MP及下拉開關(guān)MN。開關(guān)MP及MN可包括基于FET(場效晶體管)的裝置，例如晶體管裝置MP及MN的源極端子分別耦接至電源軌條VDD及地，而各自的漏極端子一起耦接至輸入端子SIGNALIN。除基于晶體管的裝置之外，開關(guān)MP及MN還可包括任何經(jīng)配置以提供切換功能的其它裝置或組件。
開關(guān)MP及MN經(jīng)適當配置以不使在輸入端子SIGNALIN處接收的任何三態(tài)輸入信號具有過高的功率，例如，開關(guān)MP及MN可配置成具有小的驅(qū)動能力的更弱的裝置。并非將開關(guān)MP及MN配置成具有更小驅(qū)動能力的更弱的裝置，根據(jù)另一實例性實施例，開關(guān)電路402也可配置有限流電阻器。例如，參見圖5，一開關(guān)電路502可包括與開關(guān)MP及MN一起配置的限流電阻器R2及R1。限流電阻器R2及R1可實現(xiàn)對開關(guān)MP及MN的更大程度的控制-例如通過實現(xiàn)對向在輸入端子SIGNALIN處所具有的任何寄生負載電容充入電流及從所述寄生負載電容泄放電流的更大程度的控制，且因此實現(xiàn)更快的切換功能。
反饋回路404經(jīng)配置以對在輸入端子SIGNALIN處接收到的三態(tài)輸入信號的狀態(tài)進行采樣并為序列檢測器406提供一有代表性的采樣序列。反饋回路每次一個地適當?shù)貑⒂蒙侠_關(guān)MP及下拉開關(guān)MN。例如，如果在輸入端子SIGNALIN處的一采樣值為“0”，則反饋回路404啟用上拉開關(guān)MP，而如果在輸入端子SIGNALIN處的采樣值為“1”，則反饋回路404啟用下拉開關(guān)MN。
根據(jù)一實例性實施例，反饋回路404包括一經(jīng)配置以對一數(shù)據(jù)輸入端子D上的三態(tài)輸入信號進行采樣并在一輸出端子Q上提供一延遲的輸出信號的延遲觸發(fā)器(D觸發(fā)器)裝置408。觸發(fā)器裝置408可包括一邊緣觸發(fā)裝置，例如一經(jīng)配置以在出現(xiàn)一上升邊緣時或在一時鐘信號的一下降邊緣處改變輸出信號Q的狀態(tài)的D觸發(fā)器。端子Q上的輸出信號以一反饋配置形式耦接至上拉開關(guān)MP及下拉開關(guān)MN的柵極端子，以根據(jù)端子D上的采樣值來適當?shù)貑⒂瞄_關(guān)MP及MN。另外，D觸發(fā)器裝置408可通過一時鐘信號CLOCK來適當?shù)赜嫊r。
在工作期間，當端子D采樣到輸入端子SIGNALIN處的三態(tài)輸入信號為“0”時，將在一由邊緣觸發(fā)的延遲后出現(xiàn)值為“0”的輸出Q，從而接通上拉開關(guān)MP并將輸入端子SIGNALIN拉高。只要采樣信號保持為“0”，便會實現(xiàn)一為“0，0，0，0，0...”的采樣序列。在端子D采樣到輸入端子SIGNALIN處的三態(tài)輸入信號為“1”的情況下，在一由邊緣觸發(fā)的延遲后還將出現(xiàn)值為“1”的輸出Q，從而啟用下拉開關(guān)MN并將輸入端子SIGNALIN下拉。只要采樣信號保持為“1”，便會實現(xiàn)一為“1，1，1，1，1...”的采樣序列。
在所述三態(tài)輸入信號處于高阻抗“Z”狀態(tài)中的情況下，將依序啟用開關(guān)MP及MN。例如，在一采樣周期期間，將啟用上拉開關(guān)MP，從而將輸入端子SIGNALIN拉高，并將在所述采樣周期期間對邏輯“1”進行采樣。在下一采樣周期期間，將啟用下拉開關(guān)MN，從而將輸入端子SIGNALIN下拉，并將在所述采樣周期期間對邏輯“0”進行采樣。只要采樣信號保持在高阻抗“Z”狀態(tài)中，便會實現(xiàn)一為“1，0，1，0，1，0...”的采樣序列。也可通過一為“0，1，0，1，0，1...”的采樣序列來實現(xiàn)高阻抗“Z”狀態(tài)。
雖然反饋回路404可包括有利于對開關(guān)電路402進行控制的單個D觸發(fā)器裝置408，但反饋回路404也可包括其它配置。例如，反饋回路404可包括不同的觸發(fā)器裝置配置及/其它觸發(fā)器裝置。此外，反饋回路404可包括任何有利于控制開關(guān)電路402并為序列檢測器406提供一有代表性的采樣序列的其它邏輯配置。
序列檢測器406經(jīng)配置以在一輸入端子IN處自反饋回路404接收一采樣序列并在輸出端子OUT2及OUT1處提供一兩位數(shù)字信號。還可通過時鐘信號CLOCK來對序列檢測器406進行適當?shù)挠嫊r。根據(jù)檢測到上述三個序列中的哪一個，序列檢測器406在輸入端子SIGNALIN處提供一代表邏輯“0”、“1”或“Z”狀態(tài)的兩位數(shù)字信號。
一實例性序列檢測器406可包括各種用于將所述采樣序列解碼成一兩位數(shù)字信號的邏輯配置。例如，序列檢測器406可經(jīng)配置以通過在一采樣周期期間對所述三態(tài)輸入信號的至少兩個樣本進行檢測來將所述三態(tài)輸入信號解碼成一兩位數(shù)字信號。借助至少兩個樣本來對一三態(tài)信號進行解碼是為判定是處于一低狀態(tài)“0”(0，0)、一高狀態(tài)“1”(1，1)還是一高阻抗狀態(tài)“Z”(1，0或0，1)所必需的。為了實現(xiàn)更大的可靠性，根據(jù)其它實例性實施例，一實例性序列檢測器可經(jīng)配置以在一采樣周期期間對所述三態(tài)輸入信號的三個或更多個樣本進行檢測以提供更大的可靠性及/或錯誤過濾。
例如，參見圖6A，一實例性序列檢測器600經(jīng)配置以在一采樣周期期間對所述三態(tài)輸入信號的三個樣本進行檢測。序列檢測器600包括D觸發(fā)器裝置602、604、606及608。觸發(fā)器裝置602經(jīng)配置以對代表一由反饋回路404中的一D觸發(fā)器提供的延遲輸出信號的延遲信號IN進行采樣，并提供一延遲輸出Q2，而觸發(fā)器裝置604經(jīng)配置以對延遲輸出Q2進行采樣并提供一延遲輸出Q3，從而能夠在序列檢測器600提供一輸出信號前對至少三個樣本進行解碼。觸發(fā)器裝置602及604可由時鐘信號CLOCK適當?shù)赜|發(fā)。
觸發(fā)器裝置606及608經(jīng)配置以為序列檢測器600提供一保持或存儲功能。觸發(fā)器裝置606在OUT1處提供一延遲輸出信號，即作為檢測器600的兩位數(shù)字輸出信號中的一位，而觸發(fā)器裝置608在OUT2處提供一延遲輸出信號，即作為檢測器600的兩位數(shù)字輸出信號中的第二位。一反相時鐘信號ICLOCK由一反相器624提供至一AND柵極610，其中所述輸出進一步經(jīng)配置以在通至AND門610的兩個輸入端子均處于“高”狀態(tài)時觸發(fā)觸發(fā)器裝置606及608。
為了確認輸出端OUT1及OUT2是否在提供可靠的輸出信號，序列檢測器600進一步包括用于將一有效信號VALID提供至AND門610的其他邏輯裝置。在圖6A所示的實例性實施例中，序列檢測器600包括一NOR門612、一AND門614、及經(jīng)配置以接收信號IN、Q2及Q3的XOR門616和618。例如，信號IN、Q2及Q3由NOR門612及AND門614采樣，信號IN及Q2由XOR門616采樣，而信號Q2及Q3由XOR門618采樣。NOR門612及AND門614的輸出信號可由一OR門622接收，而XOR門616及618的輸出信號首先由一AND門620接收以提供一還由OR門622接收到的輸出信號。NOR門612的輸出信號代表一所檢測到的“0”狀態(tài)有效，AND門614的輸出信號代表一所檢測到的“1”狀態(tài)有效，且AND門620的輸出信號代表一所檢測到的“Z”狀態(tài)有效。另外，NOR門612的輸出信號適當?shù)伛罱又劣|發(fā)器606的輸入端子，而AND門614的輸出信號則耦接至觸發(fā)器608的輸入端子。
因此，例如，參見一邏輯表650，對于一“0”值三態(tài)輸入信號而言，一“0”將出現(xiàn)在觸發(fā)器602的輸入端子IN處并最終出現(xiàn)在延遲輸出信號Q2及Q3處，從而使NOR門612的輸出處于一“高”狀態(tài)，即代表一經(jīng)解碼狀態(tài)ZERO＝1，且輸出位信號OUT2及OUT1分別提供“0”及“1”狀態(tài)，由此指示所檢測到的三態(tài)信號的一經(jīng)解碼的“0”值。對于一“1”值三態(tài)輸入信號而言，一“1”將出現(xiàn)在觸發(fā)器602的輸入端子IN處并最終出現(xiàn)在延遲輸出信號Q2及Q3處，從而使AND柵極614的輸出處于一“高”狀態(tài)，即代表一經(jīng)解碼的狀態(tài)ONE＝1，且輸出位信號OUT2及OUT1分別提供“1”及“0”狀態(tài)，由此指示所述三態(tài)信號的一經(jīng)解碼的“1”值。最后，對于一“Z”值三態(tài)輸入信號而言，一“0”將出現(xiàn)在觸發(fā)器602的輸入端子IN處，隨后分別在延遲輸出信號Q2及Q3處出現(xiàn)“1”及“0”，或一“1”將出現(xiàn)在觸發(fā)器602的輸入端子IN處，隨后分別在延遲輸出信號Q2及Q3處出現(xiàn)“0”及“1”；結(jié)果，AND門620的輸出將處于一“高”狀態(tài)，即代表一經(jīng)解碼的狀態(tài)Z＝1，且輸入位信號OUT2及OUT1二者均提供“0”狀態(tài)，以指示所述三態(tài)信號的一經(jīng)解碼的“Z”值。
相應(yīng)地，另外參見圖7，一實例性計時圖700圖解說明，對于輸入端子SIGNALIN處的一“0”值三態(tài)輸入信號而言，一接至序列檢測器600的輸入信號IN將保持為“低”直至在按順序為“高”之前出現(xiàn)一時鐘循環(huán)的上升邊緣為止。然而，一采樣序列將適當?shù)氐却脸霈F(xiàn)一下降邊緣才發(fā)生改變-即變?yōu)镾EQUENCE＝1。另外，序列檢測器600的輸出將保持不變直至獲得三個樣本為止。因此，例如，在其中輸入信號IN為“高”的三個時鐘循環(huán)后，序列檢測器600的輸出將變成“1”，以指示所述三態(tài)信號的一經(jīng)解碼的“1”值。相應(yīng)地，序列檢測器600每次適當?shù)刈x取三個樣本以對一三態(tài)輸入信號進行解碼。另外，一“Z”狀態(tài)條件會實現(xiàn)與“0”及“1”狀態(tài)條件基本相同的噪聲容限，從而使序列檢測器600能夠基本上不受縮減的電源電平的影響。
只要被采樣的三態(tài)輸入信號為有效序列，圖6A中所圖解說明的實例性序列檢測器600便可有利于實現(xiàn)非?？煽康慕Y(jié)果。然而，在產(chǎn)生采樣閃信號的情況下，序列檢測600可能錯誤地對此種閃信號進行解碼。例如，暫時參見圖8中所示的一序列圖800，通過監(jiān)控一有效序列802的前三個樣本“0，0，0，0...”，序列檢測器600可適當?shù)貙λ霾蓸有蛄羞M行解碼以提供一“0”狀態(tài)；然而，通過監(jiān)控一錯誤序列“0，1，0，0...”的前三個樣本，序列檢測器600可錯誤地提供一經(jīng)解碼的“Z”狀態(tài)。為了解決此種錯誤，根據(jù)另一實例性實施例，序列檢測器600可配置有錯誤過濾功能，以基本上排除錯誤地對信號進行解碼。
例如，一實例性序列檢測器600可配置有一個或多個額外的觸發(fā)器裝置以提供額外的延遲采樣輸出。參見圖6B，實例性序列檢測器600可配置有一額外的D觸發(fā)器605，所述額外的D觸發(fā)器605經(jīng)配置以對延遲輸出Q3進行采樣并提供一延遲輸出Q4，從而能夠在序列檢測器提供一輸出信號前對至少四個樣本進行解碼。觸發(fā)器裝置605還可由時鐘信號CLOCK適當?shù)赜|發(fā)。額外的延遲輸出信號Q4可進一步作為一延遲輸入信號提供至NOR門612、AND門614及XOR門618(其中延遲輸出信號Q2提供至XOR門616及一額外的XOR門617，但不提供至XOR門618)。引入額外的XOR柵極617以防止將一為“0，1，1，0”或“1，0，0，1”的無效矢列式解碼成一有效“Z”狀態(tài)。因此，參見一邏輯表660，在輸入信號IN及延遲輸出Q2處于不同狀態(tài)(例如一“0”狀態(tài)及一“1”狀態(tài))且延遲輸出Q3及延遲輸出Q4也處于不同狀態(tài)(例如一“0”狀態(tài)及一“1”狀態(tài))的情況下，那么AND門620的輸出信號將為“1”，即一經(jīng)解碼的狀態(tài)Z＝1，從而使輸出信號OUT1及OUT2提供“0”狀態(tài)，以指示一三態(tài)輸入信號的“Z”狀態(tài)。
因此，暫時重新參見圖8，對于一錯誤序列“0，1，0，0...”而言，一通過觸發(fā)器605的延遲輸出Q4實現(xiàn)的第四樣本804可使序列檢測器600能夠判定所述序列不代表一經(jīng)解碼的“Z”狀態(tài)，而是所述“1”狀態(tài)為一閃信號采樣，且因此序列檢測器600的輸出信號的經(jīng)解碼狀態(tài)應(yīng)保持為“0”。
上文已參照各實例性實施例闡述了本發(fā)明。然而，所屬領(lǐng)域的技術(shù)人員應(yīng)認識到，可在不背離本發(fā)明范圍的情況下對所述實例性實施例作出改動及修改。例如，可按替代方式(例如(舉例而言)通過以雙極裝置來替換基于FET的開關(guān))來構(gòu)建各種組件。
此外，一序列檢測器每次可讀取更多的采樣信號，例如通過添加另一觸發(fā)器裝置來接收延遲輸出Q4并提供一延遲輸出Q5，或添加任意數(shù)量的額外觸發(fā)器裝置及延遲輸出信號QN。可根據(jù)特定應(yīng)用或鑒于與系統(tǒng)運行相關(guān)聯(lián)的任意數(shù)量的因素來適當?shù)剡x擇這些替代形式。
權(quán)利要求
1.一種經(jīng)配置以對一輸入信號進行解碼的三值解碼器電路，所述三值解碼器電路包括一經(jīng)配置以對所述輸入信號進行采樣的開關(guān)電路；一經(jīng)配置以控制所述開關(guān)電路的反饋回路；及一用于對一采樣序列進行解碼以提供一數(shù)字輸出信號的序列檢測器。
2.如權(quán)利要求1所述的三值解碼器電路，其中所述開關(guān)電路包括一可控上拉開關(guān)及一可控下拉開關(guān)。
3.如權(quán)利要求2所述的三值解碼器電路，其中所述上拉開關(guān)及所述下拉開關(guān)配置有限流電阻器。
4.如權(quán)利要求2或3所述的三值解碼器電路，其中所述上拉開關(guān)包括一PNP基的FET晶體管且所述下拉開關(guān)包括一NPN基的FET晶體管。
5.如權(quán)利要求1-4中任一權(quán)利要求所述的三值解碼器電路，其中所述反饋回路包括一經(jīng)配置以提供所述采樣序列的觸發(fā)器裝置。
6.如權(quán)利要求5所述的三值解碼器電路，其中所述反饋回路包括一邊緣觸發(fā)的延遲觸發(fā)器裝置。
7.如權(quán)利要求5或6所述的依賴于權(quán)利要求2的三值解碼器電路，其中所述觸發(fā)器裝置經(jīng)配置以提供一輸出信號來啟動所述開關(guān)電路的所述可控上拉開關(guān)及所述可控下拉開關(guān)的運行。
8.如權(quán)利要求1-7中任一權(quán)利要求所述的三值解碼器電路，其中所述序列檢測器包括復(fù)數(shù)個用于對所述采樣序列進行解碼的邏輯裝置。
9.如權(quán)利要求8所述的三值解碼器電路，其中所述序列檢測器包括一第一觸發(fā)器裝置及一第二觸發(fā)器裝置，其用于接收一采樣信號并用于提供至少兩個延遲輸出信號；一經(jīng)配置以提供一兩位數(shù)字信號的保持存儲器邏輯電路；及一有效性邏輯電路，其經(jīng)配置以提供一用于對所述保持存儲器邏輯電路進行計時的有效信號并將邏輯采樣信號提供至所述保持存儲器電路。
10.如權(quán)利要求9所述的三值解碼器電路，其中所述保持存儲器電路包括一經(jīng)配置以有利于檢測一“0”狀態(tài)的第三觸發(fā)器及一經(jīng)配置以有利于檢測一“1”狀態(tài)的第四觸發(fā)器。
11.如權(quán)利要求9或10所述的三值解碼器電路，其中所述有效性邏輯電路包括一NOR門、一AND門、及一對經(jīng)配置以對所述采樣信號及所述至少兩個延遲輸出信號進行采樣的XOR門、一用于自所述一對XOR門接收輸出信號的AND門、及一經(jīng)配置以自所述NOR門、所述AND門、及所述一對XOR門接收輸出信號的OR門。
12.如權(quán)利要求10所述的三值解碼器電路，其中所述序列檢測器包括一用于提供一錯誤過濾功能的第五觸發(fā)器裝置，所述第五觸發(fā)器經(jīng)配置以自所述第二觸發(fā)器裝置接收一延遲輸出信號并提供一第三延遲輸出信號。
13.一種模擬-數(shù)字轉(zhuǎn)換器電路，其包括一經(jīng)配置以對一三值輸入信號進行解碼的三值解碼器電路，所述三值解碼器電路包括一包括一對可控開關(guān)的開關(guān)電路；一經(jīng)配置以控制所述一對開關(guān)并提供一采樣序列的反饋回路；及一經(jīng)配置以對所述采樣序列進行解碼以提供一兩位數(shù)字輸出信號的序列檢測器。
14.一種用于對一三態(tài)信號進行解碼的方法，所述方法包括通過一開關(guān)電路接收所述三態(tài)信號；通過一反饋回路來控制所述開關(guān)電路以對所述三態(tài)信號進行采樣；自所述反饋回路產(chǎn)生一延遲采樣信號；及在一序列檢測器中對至少兩個延遲采樣信號進行解碼以判定所述三態(tài)信號的一邏輯值。
15.如權(quán)利要求14所述的方法，其中所述產(chǎn)生所述延遲樣本包括使用一邊緣觸發(fā)的D觸發(fā)器對所述三態(tài)信號進行采樣。
16.如權(quán)利要求14或15所述的方法，其中所述解碼包括產(chǎn)生一有效性信號并提供一保持存儲器功能以對所述三態(tài)信號進行解碼。
17.如權(quán)利要求14-16中任一權(quán)利要求所述的方法，其中所述解碼包括在所述序列檢測器中對至少三個延遲采樣信號進行解碼。
全文摘要
本發(fā)明提供一種用于對一輸入信號的至少三個狀態(tài)進行解碼的三值解碼器及方法。一種實例性三值解碼器及方法可有利于對輸入信號進行解碼而無需使用閾值及/或?qū)⒁蝗龖B(tài)輸入信號迫至一中軌值來進行三態(tài)檢測，且對產(chǎn)品、工藝及溫度的波動的依賴性降低。一實例性的三值解碼器電路包括一開關(guān)電路402、一反饋回路404及一序列檢測器406。開關(guān)電路402包括一上拉開關(guān)MP及一下拉開關(guān)MN，所述上拉開關(guān)MP及下拉開關(guān)MN帶有可選的限流電阻器且受反饋回路404的一觸發(fā)器408的一輸出Q的控制以將所述三態(tài)輸入信號的一采樣序列提供至序列檢測器406。序列檢測器406通過在一采樣周期期間對所述三態(tài)輸入信號的至少兩個樣本進行檢測來將所述三態(tài)輸入信號解碼成一兩位數(shù)字信號。
文檔編號H03M1/38GK1961484SQ200580017719
公開日2007年5月9日 申請日期2005年6月6日 優(yōu)先權(quán)日2004年6月4日
發(fā)明者保羅·斯圖里克, 雨果·張 申請人:德州儀器公司