專利名稱：用于電源管理的頭部開關(guān)及腳部開關(guān)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路，且更具體而言涉及用于集成電路的電源管理的頭部開關(guān)及腳部開關(guān)。
背景技術(shù)：
包含集成電路(例如應(yīng)用專用集成電路(ASIC))的電子裝置常常采用節(jié)電技術(shù)來(lái)減少功率消耗且進(jìn)而獲得延長(zhǎng)的電池壽命。例如，小型便攜式裝置(例如移動(dòng)電話及個(gè)人數(shù)字助理(PDA))通常包含用于執(zhí)行非現(xiàn)用模式的電路來(lái)限制邏輯電路的功率消耗。非現(xiàn)用模式可包括備用模式、低功率模式及睡眠模式。
數(shù)字電路中且更具體而言COMS電路中的功率消耗近似與供電電壓的平方成正比。因此，實(shí)現(xiàn)低功率性能的最有效方法是按比例減小供電電壓。ASIC上的CMOS電路能夠以顯著減小的功率水平工作。然而，為了避免傳播延遲的增加，還減小CMOS裝置的閾值電壓。
由于MOS裝置的亞閾值泄漏電流的變化，閾值電壓的減小通常會(huì)導(dǎo)致備用電流的增加。流過(guò)一“關(guān)斷”的晶體管的泄漏電流往往會(huì)隨一裝置的閾值電壓的減小而以指數(shù)方式增加。因此，長(zhǎng)時(shí)期地保持處于非現(xiàn)用模式的電子裝置(例如移動(dòng)電話及PDA)可表現(xiàn)出顯著的泄漏電流，并在所述非現(xiàn)用模式期間造成不期望有的電池電力耗用。
為了減小在備用模式期間的泄漏電流，一些ASIC包括電連接于一CMOS電路的低電壓閾值(LVT)邏輯門與電源軌條或接地軌條之間的頭部開關(guān)或腳部開關(guān)。頭部開關(guān)為一高電壓閾值(HVT)PMOS晶體管，其位于一ASIC核心或塊的本地電源網(wǎng)格布線與頂層電源網(wǎng)格布線之間。腳部開關(guān)為一位于本地接地網(wǎng)格布線與頂層接地軌條/網(wǎng)格之間的HVTNMOS晶體管。
在一非現(xiàn)用模式期間，所述頭部開關(guān)或腳部開關(guān)關(guān)斷以將所述LVT邏輯門從所述電源/地電源斷開且從而使所述電源軌條“崩潰”。由于所述頭部開關(guān)或腳部開關(guān)具有一高的閾值電壓，因此所述頭部開關(guān)或腳部開關(guān)從所述電源中吸收的泄漏電流量相對(duì)于原本流過(guò)所述LVT邏輯門的泄漏電流明顯減少。在一現(xiàn)用模式期間，所述頭部開關(guān)或腳部開關(guān)接通以將所述電源及接地連接至所述LVT門。因此，在一現(xiàn)用模式期間，所述LVT邏輯門由與假如其直接連接至所述電源及接地時(shí)基本相同的電壓供電。
令人遺憾的是，在全局基礎(chǔ)上構(gòu)建頭部開關(guān)或腳部開關(guān)電路以使一大邏輯單元陣列的電源軌條崩潰可能非常復(fù)雜?，F(xiàn)有的方法已依靠專用的布線及定制分析及設(shè)計(jì)工具。很多問(wèn)題使現(xiàn)有頭部開關(guān)及腳部開關(guān)構(gòu)建方案的復(fù)雜度進(jìn)一步增大，所述問(wèn)題包括用于為所述頭部開關(guān)及腳部開關(guān)饋電的額外電源布線、顯著的面積開銷、難以處理的IR壓降、信號(hào)布線容納、標(biāo)準(zhǔn)工具流程及方法的復(fù)雜性及饋通的使用。

發(fā)明內(nèi)容
大體而言，本發(fā)明涉及用于在例如ASIC等集成電路中構(gòu)建用于電源管理的頭部開關(guān)及腳部開關(guān)的電路。所揭示電路不僅支持有效的電源管理，而且支持集成電路面積的有效使用、降低的復(fù)雜度及電子設(shè)計(jì)自動(dòng)化(EDA)工具的使用。通過(guò)此種方式，所揭示電路可支持增強(qiáng)的性能及簡(jiǎn)化的ASIC設(shè)計(jì)。
在一些實(shí)施例中，頭部開關(guān)或腳部開關(guān)電路可構(gòu)建成一圍繞一形成一ASIC核心的一部分的硬宏延伸的開關(guān)焊盤環(huán)。在其他實(shí)施例中，可通過(guò)將頭部開關(guān)或腳部開關(guān)組件嵌入耦接至標(biāo)準(zhǔn)邏輯單元行的金屬2(M2)層電源布線下面來(lái)使頭部開關(guān)或腳部開關(guān)分布于一ASIC核心內(nèi)。
本發(fā)明中所述的電路可適用于各種電子裝置，但可尤其適用于依靠非現(xiàn)用電路模式來(lái)節(jié)約電池電力的小型便攜式無(wú)線通信裝置。
在一實(shí)施例中，本發(fā)明涉及一種集成電路，其包括一包含復(fù)數(shù)個(gè)邏輯單元的邏輯電路及一布置于所述邏輯電路周圍的焊盤環(huán)。一外部端子提供一第一供電電位，且一內(nèi)部端子提供一第二供電電位。所述焊盤環(huán)內(nèi)的復(fù)數(shù)個(gè)開關(guān)單元中的每一個(gè)均將所述外部端子電耦接至所述內(nèi)部端子，以有選擇地將所述第二供電電位施加至所述邏輯電路內(nèi)的所述邏輯單元。所述開關(guān)單元可包括頭部開關(guān)或腳部開關(guān)。另外，可在所述邏輯電路中提供饋通單元以選擇性地驅(qū)動(dòng)所述開關(guān)單元。
在另一實(shí)施例中，本發(fā)明涉及一種集成電路，所述集成電路包括一包括復(fù)數(shù)個(gè)邏輯單元的邏輯電路，一設(shè)置于所述邏輯單元區(qū)域上的金屬2層電源軌條，及一設(shè)置于所述邏輯單元區(qū)域上的金屬2層接地軌條。所述金屬2層下面的復(fù)數(shù)個(gè)開關(guān)單元中的每一個(gè)均選擇性地耦接及解耦接所述電源軌條及所述接地軌條中的一者以為所述邏輯單元中的至少一些邏輯單元供電。所述開關(guān)單元可包括頭部開關(guān)或腳部開關(guān)，且可由所述邏輯電路內(nèi)的饋通單元驅(qū)動(dòng)。
在附圖及下文說(shuō)明中列出一個(gè)或多個(gè)實(shí)施例的細(xì)節(jié)。根據(jù)本說(shuō)明及附圖及根據(jù)權(quán)利要求書將易知其他特征、目的及優(yōu)點(diǎn)。


圖1為一圖解說(shuō)明一具有一頭部開關(guān)的多閾值CMOS(MTCMOS)電路的電路圖。
圖2為一圖解說(shuō)明一具有一腳部開關(guān)的多閾值CMOS(MTCMOS)電路的電路圖。
圖3為一圖解說(shuō)明一包括設(shè)置于一集成電路中一硬宏核心的周邊周圍的垂直式、水平式及拐角式頭部開關(guān)或腳部開關(guān)的開關(guān)焊盤環(huán)的布局圖。
圖4為一圖解說(shuō)明一可用于構(gòu)建圖3中開關(guān)焊盤環(huán)的垂直式、水平式及拐角式單元的實(shí)例性頭部開關(guān)的電路圖。
圖5為一圖解說(shuō)明一可用于構(gòu)建圖3中開關(guān)焊盤環(huán)的垂直式、水平式及拐角式單元的實(shí)例性腳部開關(guān)的電路圖。
圖6為一圖解說(shuō)明使頭部開關(guān)分布于一集成電路中金屬2(M2)電源路徑下面的布局圖。
圖7為一更詳細(xì)地說(shuō)明圖6所示頭部開關(guān)的分布式圖案的布局圖。
圖8為一圖解說(shuō)明一包含本發(fā)明中所述的邏輯電路的電子裝置的方塊圖。
具體實(shí)施例方式
圖1為一圖解說(shuō)明一具有一頭部開關(guān)12的多閾值CMOS(MTCMOS)電路10的電路圖。電路10形成一集成電路(例如一ASIC)中的一邏輯電路的一部分。電路10經(jīng)配置以在具有降低的電源及閾值電壓的邏輯門中減小泄漏電流量。因此，電路10可特別適用于例如ASIC等包含一大的低電壓閾值(LVT)邏輯門陣列的電路。在圖1所示的實(shí)例中，一LVT邏輯門12電耦接至一“虛擬”電壓電源節(jié)點(diǎn)VDDV及一實(shí)際接地電位GND。一輸入信號(hào)(IV)16驅(qū)動(dòng)邏輯門12，然后邏輯門12產(chǎn)生一輸出信號(hào)(OUT)18。
一頭部開關(guān)18將“虛擬”電壓電源節(jié)點(diǎn)VDDV電耦接至全局電壓電源VDD。電壓電源VDD是自一位于包含邏輯門12的電路外部的外部端子提供。同樣地，接地GND由一外部接地端子提供。頭部開關(guān)18為一高電壓閾值(HVT)或超高電壓閾值(UHVT)PMOS晶體管。一柵極輸入端20有選擇地將一睡眠信號(hào)(SL)施加至頭部開關(guān)18，從而使所述頭部開關(guān)接通/斷開并將實(shí)際電壓電源VDD節(jié)點(diǎn)電耦接至“虛擬”電壓電源節(jié)點(diǎn)VDDV及自“虛擬”電壓電源節(jié)點(diǎn)VDDV解耦接，由此將LVT邏輯門12置于現(xiàn)用及非現(xiàn)用模式中。MTCMOS電路10的實(shí)際電壓電源VDD及實(shí)際接地GND可由一電池提供。例如，在一移動(dòng)電話中，VDD及GND具有一介于0.5與2.0伏特之間的電壓差。
LVT邏輯門12可包括任何配置形式的任何類型的邏輯門。例如，邏輯門可包括單個(gè)CMOS反相器，或者也可包括任意數(shù)量及任意組合形式的低電壓閾值A(chǔ)ND、NAND、OR、NOR、XOR、或其他類型的靜態(tài)/動(dòng)態(tài)邏輯門或存儲(chǔ)器。形成頭部開關(guān)18的高電壓閾值晶體管在一正常工作模式(即現(xiàn)用模式)期間有選擇地將實(shí)際電壓電源VDD減去所述頭部開關(guān)晶體管兩端的壓降施加至虛擬電壓電源軌條VDDV以為L(zhǎng)VT邏輯門12供電。相反地，在一非現(xiàn)用模式期間，頭部開關(guān)18將實(shí)際電壓電源VDD自虛擬電壓電源軌條VDDV解耦接，從而使所述電源軌條崩潰。因此，當(dāng)將柵極輸入端20處的SL信號(hào)解除確定(即SL 14為低)時(shí)，頭部開關(guān)18的輸出且因此VDDV上的電壓大致等于VDD。
在一睡眠或備用模式期間，將柵極輸入端20處的睡眠信號(hào)SL解除確定以使頭部開關(guān)18關(guān)斷。在一非現(xiàn)用模式中自VDD吸收的泄漏電流量因頭部開關(guān)18具有一高閾值電壓且沒(méi)有電流流過(guò)LVT邏輯門12而得到減少。相反，假如在一非現(xiàn)用模式期間未使用頭部開關(guān)18，則LVT邏輯門12將電連接于實(shí)際供電電壓VDD與實(shí)際接地參考GND之間，并在非現(xiàn)用模式期間產(chǎn)生一不期望有的泄漏電流量。
同樣地，在一現(xiàn)用模式期間，在柵極輸入端20處確定睡眠信號(hào)SL，從而使頭部開關(guān)18接通并將電壓電源VDD耦接至虛擬電壓電源VDDV，由此為L(zhǎng)VT邏輯門12供電以在一現(xiàn)用模式中正常工作。因此，在一現(xiàn)用模式期間，實(shí)例性MTCMOS電路10的LVT邏輯門12由與假如其直接連接至VDD及GND時(shí)基本相同的電壓供電。因此，實(shí)例性MTCMOS電路10允許降低LVT邏輯門120的閾值電壓、同時(shí)減少在非現(xiàn)用模式期間的泄漏電流量。
圖2為一圖解說(shuō)明一具有一腳部開關(guān)24的多閾值CMOS(MTCMOS)電路22的電路圖。電路22與圖1所示的電路10基本一致，但包含腳部開關(guān)24而不是頭部開關(guān)18。如圖2中所示，MTCMOS電路22的LVT邏輯門4電耦接至由一外部電源軌條提供的實(shí)際電壓電源VDD。然而，LVT邏輯門4耦接至虛擬接地節(jié)點(diǎn)GNDV，而不是實(shí)際接地節(jié)點(diǎn)GND。腳部開關(guān)24包括一高電壓閾值(VHT)晶體管，所述高電壓閾值(VHT)晶體管根據(jù)LVT邏輯門12的工作模式(即根據(jù)所述邏輯門是處于現(xiàn)用還是非現(xiàn)用模式中)選擇性地將虛擬接地節(jié)點(diǎn)GNDV連接至實(shí)際接地節(jié)點(diǎn)GND及自實(shí)際接地節(jié)點(diǎn)GND斷開。
輸入柵極26將一睡眠信號(hào)SL施加至腳部開關(guān)24，以接通及關(guān)斷所述頭部開關(guān)且由此將實(shí)際接地GND耦接至及自虛擬接地GNDV解耦接。當(dāng)腳部開關(guān)24接通且實(shí)際上“閉合”時(shí)，虛擬接地節(jié)點(diǎn)GNDV連接至實(shí)際接地節(jié)點(diǎn)GND的電位減去腳部開關(guān)24兩端的壓降。如同電路10(圖1)中的頭部開關(guān)18一樣，腳部開關(guān)24在現(xiàn)用模式中容許LVT邏輯門12由與假如其直接連接至實(shí)際接地GND時(shí)基本相同的電壓來(lái)供電，但在非現(xiàn)用模式中不允許電流流過(guò)所述LVT邏輯門，從而減少泄漏電流。
雖然使用頭部開關(guān)18或腳部開關(guān)24或以組合形式同時(shí)使用二者可有效地減少在例如ASIC等包含LVT邏輯電路的集成電路中的泄漏電流，但此方法可造成若干種復(fù)雜因素。具體而言，構(gòu)建一頭部開關(guān)或腳部開關(guān)以使所述電源軌條在一全局基礎(chǔ)上(即對(duì)于一大的LVT邏輯門、單元或塊陣列而言)崩潰可能非常復(fù)雜。例如，現(xiàn)有的頭部開關(guān)及腳部開關(guān)構(gòu)建方案通常依靠專用布線來(lái)有選擇地將電壓電源軌條或接地電位軌條耦接至各個(gè)LVT邏輯門。
現(xiàn)有的頭部開關(guān)及腳部開關(guān)構(gòu)建方案及相關(guān)聯(lián)的布線復(fù)雜度可使布局復(fù)雜化且需要使用定制的電路分析及仿真工具。用于為所述頭部開關(guān)及腳部開關(guān)饋電的額外電源布線、及由所述布線及所述頭部開關(guān)/腳部開關(guān)電路造成的面積開銷會(huì)進(jìn)一步增加復(fù)雜度。在電路設(shè)計(jì)及布局中通常必須解決的其他問(wèn)題包括其他IR壓降、信號(hào)布線、標(biāo)準(zhǔn)工具流程及方法的復(fù)雜性、及饋通的使用。本發(fā)明闡述可設(shè)計(jì)用來(lái)緩解某些上述問(wèn)題的頭部開關(guān)及腳部開關(guān)構(gòu)建方案。
圖3為一圖解說(shuō)明一包括設(shè)置于一集成電路(例如一ASIC)中一硬宏核心36的周邊周圍的垂直式、水平式及拐角式開關(guān)單元30、32、34的開關(guān)焊盤環(huán)28的布局圖。開關(guān)焊盤環(huán)28以一種類似于一用于將一ASIC片(tile)中的打線接合焊盤耦接至IC封裝引腳的傳統(tǒng)焊盤環(huán)的方式設(shè)置于硬宏核心36周圍。不過(guò)，在圖3所示實(shí)例中，開關(guān)焊盤環(huán)28為集成電路內(nèi)、尤其是具有低供電電壓的電路中的LVT邏輯門提供全局電源管理。開關(guān)單元30、32、34可為頭部開關(guān)或腳部開關(guān)。開關(guān)焊盤環(huán)28代表一全局頭部開關(guān)或腳部開關(guān)電路的一替代構(gòu)建方案。
開關(guān)焊盤環(huán)28的構(gòu)建方案可提供簡(jiǎn)化的布局及布線，并且有利于利用在現(xiàn)有EDA系統(tǒng)中所提供的電路分析及仿真工具。另外，開關(guān)焊盤環(huán)28可促進(jìn)更有效的面積利用及復(fù)雜度的降低。雖然為了易于說(shuō)明起見圖3描繪了一相對(duì)較小數(shù)量的開關(guān)單元30、32、34，但實(shí)際上可根據(jù)所述全局頭部開關(guān)或腳部開關(guān)構(gòu)建方案所應(yīng)用于的ASIC核心的大小及密度而使用幾百或幾千個(gè)開關(guān)單元。
開關(guān)焊盤環(huán)28內(nèi)的垂直式、水平式及拐角式開關(guān)單元30、32、34通過(guò)減少在非現(xiàn)用模式期間的泄漏電流量來(lái)有助于例如ASIC等集成電路的電源管理。具體而言，開關(guān)焊盤環(huán)28實(shí)際上在睡眠或備用模式期間在選擇性基礎(chǔ)上解耦接硬宏核心36內(nèi)的LVT邏輯門，以避免泄漏電流流動(dòng)。開關(guān)焊盤環(huán)28包括若干個(gè)經(jīng)配置以容許一ASIC的一區(qū)域或塊獨(dú)立于所述ASIC的其他區(qū)域被供電及斷電的不同開關(guān)單元30、32、34。
一ASIC可為一由電池操作的便攜式電子裝置的一部分。開關(guān)焊盤環(huán)28可尤其有利于便攜式電子裝置，例如移動(dòng)電話、個(gè)人數(shù)字助理(PDA)或具有一其中ASIC的一部分繼續(xù)工作而有些電路關(guān)斷或處于一低功率狀態(tài)中的睡眠或備用模式的其他此類裝置。例如，開關(guān)焊盤環(huán)28可允許一移動(dòng)電話的數(shù)字信號(hào)處理器(DSP)關(guān)斷，同時(shí)ASIC的不同電路監(jiān)控用于指示入局呼叫的接收信號(hào)的功率。
如圖3中所示，開關(guān)焊盤環(huán)28包括沿所述焊盤環(huán)的一垂直范圍定向的垂直式(V)開關(guān)單元30、沿所述焊盤環(huán)的一水平范圍定向的水平式(H)開關(guān)單元32、及橋接垂直式與水平式開關(guān)單元之間的拐角空間的拐角式(C)開關(guān)單元34。在一些實(shí)施例中，間隔單元可定位于一些毗鄰的開關(guān)焊盤環(huán)單元30、32、34之間。在實(shí)體上，且出于EDA目的，開關(guān)焊盤環(huán)單元30、32、34布置于一硬宏核心36周圍。為了基于EDA設(shè)計(jì)的工具(例如VHDL、Verilog或類似工具)起見，硬宏核心36界定一由LVT邏輯門及相關(guān)聯(lián)的電源及信號(hào)布線電路形成的硬化核心。
每一開關(guān)單元30、32、34均包括一分別大致如圖1及2中所示的頭部開關(guān)或腳部開關(guān)，以在非現(xiàn)用模式期間將硬宏核心36內(nèi)的電路自一呈外部電源環(huán)38形式的外部端子解耦接。外部電源環(huán)38自所述ASIC內(nèi)的電源電路為實(shí)際電壓電源(VDD)端子或“軌條”供電。雖然出于例示目的在本文中將對(duì)頭部開關(guān)進(jìn)行大體說(shuō)明，但開關(guān)單元30、32、34可包括頭部開關(guān)或腳部開關(guān)。
一呈內(nèi)部電源環(huán)40形式的內(nèi)部端子充當(dāng)硬宏36內(nèi)的組件的虛擬電壓電源(VDDV)端子或“軌條”。因此，硬宏36由內(nèi)部電源環(huán)40供電而外部電源環(huán)38自所述ASIC的一外部供電電壓分接出。硬宏核心36中的LVT邏輯門可形成能夠配裝在更大功能塊中的標(biāo)準(zhǔn)單元。例如，硬宏核心36可包括存儲(chǔ)塊、數(shù)字信號(hào)處理器(DSP)電路、定制的處理器核心、或任何其他硬化的知識(shí)產(chǎn)權(quán)(IP)核心。
當(dāng)開關(guān)焊盤環(huán)28以具有三重井隔離(即一深N井)的頭部開關(guān)或腳部開關(guān)構(gòu)建而成時(shí)，用于構(gòu)建硬宏36的標(biāo)準(zhǔn)單元可具有本地襯底連接線。然而，當(dāng)開關(guān)焊盤環(huán)28以腳部開關(guān)構(gòu)建而成時(shí)，用于構(gòu)建硬宏36的標(biāo)準(zhǔn)單元可具有浮動(dòng)的襯底連接線。
較佳地，對(duì)于位于ASIC設(shè)計(jì)體系的下一層次處的EDA布置及布線工具而言，開關(guān)焊盤環(huán)28可看上去為一形成硬宏核心36的一部分的標(biāo)準(zhǔn)單元，但帶有一額外的開/關(guān)信號(hào)。硬宏核心36的引腳可在實(shí)體上布置在開關(guān)焊盤環(huán)28的外部但在所述硬宏的EDA邊界的內(nèi)部。因此，可在設(shè)計(jì)過(guò)程的頂部體系層次處簡(jiǎn)化時(shí)序收斂。另外，開關(guān)單元30、32、34的布置可完全自動(dòng)化且開關(guān)焊盤環(huán)28可方便地平鋪于硬宏核心36的周圍。因此，即使包含頭部開關(guān)或腳部開關(guān)，ASIC或其他集成電路的設(shè)計(jì)也會(huì)得到簡(jiǎn)化且設(shè)計(jì)者的工作負(fù)荷因由開關(guān)焊盤環(huán)28所提供的全局構(gòu)建方案而減小。
開關(guān)焊盤環(huán)28還通過(guò)利用根據(jù)需要可供用于去耦電容器的面積并使電源布線最少化來(lái)有效地利用面積。具體而言，金屬2(M2)功率路徑下面的面積可用于開關(guān)單元30、32、34或去耦電容器。在一些實(shí)施例中，如果所述ASIC的可適用的IR壓降要求得不到滿足，則有些開關(guān)單元30、32、34可由去耦電容器代替。另外，在使用頭部開關(guān)來(lái)構(gòu)建開關(guān)單元30、32、34的實(shí)施例中，開關(guān)焊盤環(huán)28內(nèi)部不需要額外的布線。
例如，可通過(guò)下述方式使用標(biāo)準(zhǔn)的VLSI設(shè)計(jì)工具及服務(wù)程序?qū)㈤_關(guān)焊盤環(huán)28平鋪于硬宏核心36的周圍產(chǎn)生一初始連線表，插入饋通單元及頭部開關(guān)并針對(duì)一ASIC或單芯片系統(tǒng)(SOC)的平面布局圖正確地連接啟用信號(hào)。設(shè)計(jì)者根據(jù)硬宏核心36的初始尺寸、電源及接地技術(shù)規(guī)范提供一包括用于垂直式、水平式及拐角式開關(guān)焊盤環(huán)單元的頭部開關(guān)的數(shù)量的配置文件。另外，如上文所提及，如果IR壓降分析表明插入了過(guò)多的頭部開關(guān)，則可由解耦電容裝置代替額外的頭部開關(guān)。
圖4為一圖解說(shuō)明一用于構(gòu)建圖3中所示開關(guān)焊盤環(huán)28的垂直式、水平式及拐角式開關(guān)焊盤環(huán)單元30、32、34的實(shí)例性頭部開關(guān)42的電路圖。頭部開關(guān)42為一由柵極輸入端44處的被確定為高的睡眠信號(hào)EN通過(guò)一饋通單元46控制的高電壓閾值PMOS晶體管。來(lái)自外部電源環(huán)38(圖3)的實(shí)際供電電壓VDDX 48也電連接至頭部開關(guān)42。
頭部開關(guān)42的輸出端VDD_PT 50電連接至內(nèi)部電源環(huán)40(圖3)。因此，VDD_PT 50用作硬宏36內(nèi)的組件的虛擬電壓電源。如圖4中所示，饋通單元46電連接至VDDX 48及地電源VSSX 52。饋通單元46響應(yīng)于柵極輸入端44處的睡眠信號(hào)EN的狀態(tài)為頭部開關(guān)42提供足夠的柵極-源極電壓(Vgs)以接通及關(guān)斷高閾值電壓PMOS晶體管。饋通單元46也可經(jīng)配置以使頭部開關(guān)42的接通時(shí)間最佳化。
頭部開關(guān)42的尺寸通常受限于在外部電源環(huán)38跨所述頭部開關(guān)連接至內(nèi)部電源環(huán)40時(shí)的高電流負(fù)載期間頭部開關(guān)42兩端的最大壓降。頭部開關(guān)42較佳地用于垂直式、水平式及拐角式開關(guān)焊盤環(huán)單元30、32、34中的每一種中，雖然每一相應(yīng)開關(guān)焊盤環(huán)單元的所述最大壓降且因此尺寸可有所不同。例如，在一個(gè)特定實(shí)施例中，垂直式、水平式及拐角式開關(guān)單元30、32、34的各自的面積可分別約為252平方微米(42微米×6微米)、381平方微米(17.4×21.9微米)及919.8微米(42微米×21.9微米)。
硬宏36內(nèi)的饋通單元46可具有一稱作SVDDX的電源引腳，所述電源引腳電連接至外部電源環(huán)38。外部電源環(huán)38較寬地路由至所述SVDDX引腳。因此，電耦接至外部電源環(huán)38的引腳也較寬。此一饋通單元46還具有電連接至VDDX 32及VSSX38的引腳。然而，在饋通單元46內(nèi)部，可僅使用SVDDX而不需要其他電源布線。
較佳地，饋通單元46可看上去為硬宏核心36內(nèi)的一標(biāo)準(zhǔn)邏輯單元，但如上所述包括與外部電源環(huán)38的連接線。具體而言，饋通單元46可類似于其他標(biāo)準(zhǔn)邏輯單元，包括耦接至虛擬功率或接地端子的引腳，但進(jìn)一步包括另外的一組耦接至外部電源及接地端子的引腳。即使饋通單元46包括虛擬電源及接地連接，從而看上去為一標(biāo)準(zhǔn)邏輯單元，但其實(shí)際上使用所述外部電源及接地連接線來(lái)工作。通過(guò)此種方式，饋通單元46可在其他邏輯單元關(guān)斷且不接收外部電源的非現(xiàn)用模式期間工作，且從而可用于驅(qū)動(dòng)開關(guān)焊盤環(huán)28內(nèi)的頭部開關(guān)或腳部開關(guān)。
在非現(xiàn)用模式期間，將柵極輸入端44處的EN解除確定，以使頭部開關(guān)42關(guān)斷，且從而將VDDX 48自VDD_JNT 50解耦接。由于頭部開關(guān)42具有一高閾值電壓，因此硬宏核心36內(nèi)的LVT邏輯門自VDDX 48所吸收的泄漏電流量減少。相反，假如在非現(xiàn)用模式期間不使用頭部開關(guān)42，則硬宏核心36將電連接至VDDX 48及VSSX 52。
相反地，在現(xiàn)用模式期間，柵極輸入端44處的信號(hào)EN得到確定以使頭部開關(guān)42接通，以便將VDDX 48提供至VDD_INT 50且由此為硬宏36內(nèi)的LVT邏輯門供電。因此，在現(xiàn)用模式期間，硬宏核心36由與假如硬宏核心36直接連接至VDDX 48及VSSX 52時(shí)基本相同的電壓供電。因此，頭部開關(guān)42允許硬宏36內(nèi)的LVT邏輯門的閾值電壓降低、同時(shí)減少在低功率模式期間的泄漏電流量。然而，同時(shí)，圖3中所描繪的開關(guān)焊盤環(huán)構(gòu)建方案會(huì)降低與諸多用于全局電源管理的現(xiàn)有頭部開關(guān)及腳部開關(guān)構(gòu)建方案相關(guān)聯(lián)的復(fù)雜性。
頭部開關(guān)42兩端的壓降在所述頭部開關(guān)接通時(shí)最小，且柵極輸入端42處的EN信號(hào)隨著時(shí)間斜升以便不顯著影響自VDDX 48接出的其他電路。在初始通電時(shí)，所有頭部開關(guān)42均可缺省地接通。然而，只有為熱啟動(dòng)所需的頭部開關(guān)將在電源復(fù)位(即熱啟動(dòng))后接通。在熱啟動(dòng)后，軟件可隨后對(duì)寄存器進(jìn)行編程以接通焊盤環(huán)28中的開關(guān)單元，從而建立必要的電源軌條并使所述開關(guān)焊盤環(huán)復(fù)位。
在一些實(shí)施例中，電路10(圖1)可包括用于不同的硬宏核心的復(fù)數(shù)個(gè)焊盤環(huán)。在這些情況下，可根據(jù)需要單獨(dú)使各個(gè)單獨(dú)的開關(guān)焊盤環(huán)復(fù)位，以為不同的操作或應(yīng)用加電。通過(guò)此種方式，可優(yōu)化在電源崩潰后的加電開銷。此外，每一焊盤環(huán)中開關(guān)單元的一緩沖網(wǎng)絡(luò)均可設(shè)計(jì)成使其提供足以驅(qū)動(dòng)大的頭部開關(guān)的柵極的驅(qū)動(dòng)電流、同時(shí)還優(yōu)化所述頭部開關(guān)的接通時(shí)間。
圖5為一圖解說(shuō)明一可用于構(gòu)建圖3中所示開關(guān)焊盤環(huán)28的垂直式、水平式及拐角式開關(guān)焊盤環(huán)單元30、32、34的實(shí)例性腳部開關(guān)54的電路圖。在圖5所示的實(shí)例中，腳部開關(guān)54是一由被確定為低的睡眠信號(hào)EN 47通過(guò)饋通單元46控制的高電壓閾值NMOS晶體管。來(lái)自外部電源環(huán)38(圖3)的地電源VSSX 52電連接至腳部開關(guān)54，且腳部開關(guān)的漏極輸出端VSS_INT 50電連接至內(nèi)部電源環(huán)40(圖3)。
饋通單元46提供一足以將腳部開關(guān)54偏置接通的柵極-源極電壓(Vgs)，并電連接至VDDX 48及地電源VSSX 52。圖5所示的饋通單元46可另外優(yōu)化腳部開關(guān)54的接通時(shí)間。類似于頭部開關(guān)42，圖5所示的腳部開關(guān)54用作垂直式、水平式及拐角式開關(guān)焊盤環(huán)單元30、32、34，且因此可具有約為參照?qǐng)D4所示實(shí)例所述的單元尺寸的不同單元尺寸。
當(dāng)用于構(gòu)建硬宏36的標(biāo)準(zhǔn)單元具有浮動(dòng)的襯底連接線時(shí)，腳部開關(guān)54及硬宏核心36可共享同一襯底連接線。因此，硬宏核心36的P井襯底連接至VSSX 52。如果用于構(gòu)建硬宏核心36的標(biāo)準(zhǔn)單元具有本地襯底連接線，則所述硬宏核心及腳部開關(guān)54可共享P井襯底的同一連接性。此種構(gòu)建方案通常可能需要一額外的DN井層。如同在圖4所示的實(shí)例中一樣，饋通單元46可具有一電連接至外部電源環(huán)38的稱作VDDX的電源引腳。
在低功率或備用模式期間，將信號(hào)EN 44解除確定以使腳部開關(guān)40關(guān)斷并由此將硬宏36內(nèi)的LVT邏輯門自接地VSSX 52斷開。因腳部開關(guān)54具有一高閾值電壓，自VDDX 48吸收的泄漏電流量從而得到減少。相反地，在現(xiàn)用模式期間，確定柵極輸入端44處的信號(hào)EN以使腳部開關(guān)54接通并由此將VSS_INT 50(及VDDX 48)(二者)供給硬宏核心36。在此種情況下，在現(xiàn)用模式期間，硬宏核心36由與假如硬宏核心36直接連接于VDDX 48與VSSX 52之間時(shí)基本相同的電壓供電。
如同在圖4所示實(shí)例中一樣，圖5中的EN 44隨著時(shí)間斜升以便不顯著影響可能正從與VDDX 48相同的電源分接出的其他硬宏。另外，圖5所示的電路可設(shè)計(jì)成有利于在優(yōu)化一電源崩潰之后在熱啟動(dòng)中有效地加電。
圖6為一圖解說(shuō)明一集成電路56的一部分的布局圖，集成電路56的特點(diǎn)是將頭部開關(guān)(HS)單元58A-58D(統(tǒng)稱為58)分布于一位于所述電路中金屬2(M2)電源路徑60下面的條紋圖案中。一般地，每一頭部開關(guān)單元58均電耦接于電源路徑60與一相應(yīng)的標(biāo)準(zhǔn)單元行62A-62H(統(tǒng)稱為62)之間。
在圖3所示實(shí)例中，頭部開關(guān)包含于一環(huán)繞一集成電路(例如ASIC)的硬宏的開關(guān)焊盤環(huán)中。然而，根據(jù)圖6所示的替代構(gòu)建方案，頭部開關(guān)單元58分布于由集成電路56的硬宏核心所界定的各標(biāo)準(zhǔn)邏輯單元行62當(dāng)中。具體而言，頭部開關(guān)單元58嵌入為標(biāo)準(zhǔn)邏輯單元行62提供電源及接地布線的金屬2層下面。
嵌入式頭部開關(guān)單元58為集成電路56內(nèi)的LVT邏輯門提供全局電源管理，同時(shí)實(shí)現(xiàn)面積的有效使用并有利于EDA工具的使用。每一頭部開關(guān)單元58均將源極連接至電源路徑60并將漏極連接至每一標(biāo)準(zhǔn)單元行62內(nèi)各邏輯單元的本地電壓端子。通過(guò)此種方式，頭部開關(guān)單元58控制由電源路徑60所提供的供電電壓向各個(gè)邏輯單元的施加。
圖7為一更詳細(xì)地圖解說(shuō)明圖6所示頭部開關(guān)58的分布式圖案的布局圖。如在圖7中所示，集成電路56的金屬2(M2)層包括M2電源軌條64A、64B(統(tǒng)稱為64)，其在整個(gè)集成電路面積上分配一供電電壓；及接地軌條66A、66B(統(tǒng)稱為66)，其在整個(gè)集成電路面積上分配一接地電位。不過(guò)，頭部開關(guān)單元58A-58F位于全局電源軌條64與在標(biāo)準(zhǔn)單元行頂上具有本地電源軌條的標(biāo)準(zhǔn)單元行之間，以控制電源向各標(biāo)準(zhǔn)單元的分配。
每一頭部開關(guān)58均通過(guò)一相應(yīng)的電壓條帶70A-70C(統(tǒng)稱為70)及接地條帶72A-72C(統(tǒng)稱為72)為一行或多行60標(biāo)準(zhǔn)單元68A-68F(統(tǒng)稱為68)供電。頭部開關(guān)58A通過(guò)一共用電壓條帶70A耦接至一第一行60A邏輯單元68及一第二行60B單元68，所述共用電壓條帶70A為這兩行提供供電電壓。一接地條帶72A耦接至第一行60A中的單元68，而一接地條帶72B耦接至第二行60B中的單元。
在圖7所示實(shí)例中，接地條帶72A、72B及72C電連接至M2接地軌條66A及66B，以從而在ASIC 56內(nèi)的各單元68當(dāng)中分配接地電位。然而，電壓條帶70A、70B、70C不直接耦接至M2電源軌條64A、64B。而是，頭部開關(guān)58A、58B及58C分別將電壓條帶70A、70B、70C連接至M2電源軌條64A。頭部開關(guān)58D、58E及58F分別將電壓條帶70A、70B、70C連接至M2電源軌條64B。
頭部開關(guān)58A響應(yīng)于一啟用信號(hào)而打開及閉合，以有選擇地將來(lái)自M2電源軌條64A的供電電壓連接至行68A及68B中的各標(biāo)準(zhǔn)單元68及將所述供電電壓自行68A及68B中的各標(biāo)準(zhǔn)單元68切斷。通過(guò)此種方式，通過(guò)減少?gòu)挠蒑2電源軌條64所提供的供電電壓吸收的泄漏電流量，頭部開關(guān)58有助于對(duì)集成電路56的核心區(qū)域進(jìn)行電源管理。
使頭部開關(guān)58分布于M2電源軌條64下面可尤其有利于具有一其中ASIC 56的一部分必須在所述ASIC內(nèi)的其他電路關(guān)斷或處于低功率狀態(tài)下的同時(shí)繼續(xù)工作的非現(xiàn)用模式的電子裝置。具體而言，可對(duì)分布式頭部開關(guān)58單獨(dú)加以控制，以將供電電壓自ASIC 56中的選定區(qū)域、塊或行解耦接。一實(shí)例為移動(dòng)電話，在移動(dòng)電話中，在呼叫探測(cè)電路保持現(xiàn)用的同時(shí)使DSP功能變?yōu)榉乾F(xiàn)用。
隨著制造技術(shù)向更高集成度演進(jìn)及最小可制造形體變得越來(lái)越小(例如90納米、65納米或45納米及更低)，從而進(jìn)入納米技術(shù)層次，對(duì)自覺式本地電源管理塊的需要應(yīng)變得更為重要。柵極泄漏及亞閾值泄漏將變得足夠顯著，以致于將需要與電源感測(cè)控制塊相結(jié)合的分布式頭部開關(guān)/腳部開關(guān)塊來(lái)支持不同標(biāo)準(zhǔn)單元區(qū)域與全局電源網(wǎng)格的本地自覺睡眠模式狀態(tài)隔離。
在一些實(shí)施例中，可使用腳部開關(guān)來(lái)代替頭部開關(guān)58或與頭部開關(guān)58結(jié)合使用而幾乎不或根本不影響集成電路56內(nèi)的核心區(qū)域。在這些實(shí)施例中，腳部開關(guān)分布于M2接地路徑55的下面，并連接至接地條帶72。圖7中所示的分布于電源軌條64及接地軌條66下面的頭部開關(guān)及腳部開關(guān)可在結(jié)構(gòu)上類似于圖4及5中所描繪的那些頭部開關(guān)及腳部開關(guān)。
本文中所述的頭部開關(guān)或腳部開關(guān)構(gòu)建方案可與例如ASIC或ASIC的功能組件等集成電路一起使用。所述ASIC可駐留于一由電池操作的便攜式電子裝置(例如一移動(dòng)電話、PDA或其他此類裝置)內(nèi)或針對(duì)所述由電池操作的便攜式電子裝置加以配置?？商峁〢SIC的核心區(qū)域作為一可再利用于不同的更大電路設(shè)計(jì)中的LVT邏輯門硬化電路設(shè)計(jì)，即一硬宏。頭部開關(guān)58形成所述核心的一部分且因此易于使用EDA工具進(jìn)行設(shè)計(jì)及仿真。在此種情況下，EDA工具可自動(dòng)地將頭部開關(guān)或腳部開關(guān)布置及路由在ASIC中通常不使用的區(qū)域中M2電源路徑的下面。
在許多ASIC設(shè)計(jì)中，一般不使用M2電源路徑54下面的某些區(qū)域。因此，圖6及7中所示的頭部開關(guān)58的分布耗用原本可能不使用的區(qū)域，從而提供對(duì)集成電路56的核心面積的更有效利用。當(dāng)如本文中所述，當(dāng)頭部開關(guān)或腳部開關(guān)分布于通常不使用的區(qū)域中電源軌條64及接地軌條66下面時(shí)，所述構(gòu)建方案可尤其適用于一包括DSP、解碼器、或其他不密集的硬化IP核心電路的ASIC的核心區(qū)域。相反地，所述頭部開關(guān)或腳部開關(guān)構(gòu)建方案可能不太有利于SRAM、DRAM、嵌入式閃速存儲(chǔ)器、及其他可能在M2電源軌條64及接地軌條66下面通常不包括未使用區(qū)域的密集電路。
在圖7所示集成電路56中使用標(biāo)準(zhǔn)邏輯單元68可支持一種有效的自頂向下設(shè)計(jì)方法并提供本地襯底連接線。在具有分布于M2接地路徑64下面的腳部開關(guān)的實(shí)施例中，標(biāo)準(zhǔn)單元58可具有浮動(dòng)的襯底連結(jié)線。電壓條帶70及接地條帶72分別將信號(hào)VDDX及VSSX提供至實(shí)例性頭部開關(guān)單元及饋通單元。頭部開關(guān)58的電源引腳電連接至M2電源軌條64，而在其他實(shí)施例中，腳部開關(guān)電連接至M2接地軌條66。
在集成電路56的核心區(qū)域內(nèi)部不需要額外的電源布線。另外，如前面所述，一專用饋通單元可電連接至所述頭部開關(guān)或腳部開關(guān)并布置于標(biāo)準(zhǔn)單元行中。在此種情況下，SVDDX引腳路由至M2電源軌條64及接地軌條66。電源軌條64及接地軌條66的寬度可不同，例如大約3微米、6微米或12微米。在每一種情形中，每一頭部開關(guān)58或腳部開關(guān)的尺寸均分別與電源軌條64或接地軌條66的寬度成正比。
圖8為一圖解說(shuō)明一包含一如本發(fā)明中所述的邏輯電路的電子裝置的方塊圖。在圖8所示實(shí)例中，所述電子裝置為一無(wú)線通信裝置74，例如移動(dòng)電話。如圖8中所示，無(wú)線通信裝置74包括處理電路76、一接收機(jī)78及一發(fā)射機(jī)80。接收機(jī)78通過(guò)天線82接收無(wú)線信號(hào)，且發(fā)射機(jī)80通過(guò)天線84發(fā)射無(wú)線信號(hào)。在一些實(shí)施例中，接收機(jī)78與發(fā)射機(jī)80可使用一共用天線。
處理電路86包括一個(gè)或多個(gè)邏輯電路86以驅(qū)動(dòng)發(fā)射機(jī)80并處理由接收機(jī)78所接收的信號(hào)。因此，處理電路86可包含典型的無(wú)線調(diào)制解調(diào)器功能性，并且還可配備成控制無(wú)線通信裝置74內(nèi)的各種功能，例如用戶接口功能。頭部開關(guān)或腳部開關(guān)電路88有選擇地將邏輯電路86內(nèi)的邏輯單元連接至一外部電源90，例如一電池及適當(dāng)?shù)墓β兽D(zhuǎn)換電路。
如本揭示內(nèi)容中所述，頭部開關(guān)或腳部開關(guān)電路88將邏輯單元連接至一外部電源端子或一外部接地參考，以在選擇性基礎(chǔ)上將所述邏輯單元置于現(xiàn)用或非現(xiàn)用模式中。根據(jù)本揭示內(nèi)容中所述各實(shí)施例中的任何實(shí)施例，頭部開關(guān)或腳部開關(guān)88可包含一焊盤環(huán)開關(guān)單元布局或一分布式開關(guān)單元布局。
本揭示內(nèi)容提供用于對(duì)例如ASIC等集成電路進(jìn)行電源管理、同時(shí)有效地利用面積及EDA工具的不同的全局頭部開關(guān)及腳部開關(guān)構(gòu)建方案。一ASIC可包括一DSP、解碼器、存儲(chǔ)器塊、定制核心或任何其他IP硬化核心，并可與各種各樣電子裝置(包括小型便攜式裝置，例如移動(dòng)電話、PDA及類似裝置)中任何一種中的SOC相獨(dú)立或相集成。這些及其他實(shí)施例屬于隨附權(quán)利要求書的范圍內(nèi)。
權(quán)利要求
1.一種集成電路，其包括一包括復(fù)數(shù)個(gè)邏輯單元的邏輯電路；一布置于所述邏輯電路周圍的焊盤環(huán)；一提供一第一供電電位的外部端子；一提供一第二供電電位的內(nèi)部端子；及復(fù)數(shù)個(gè)位于所述焊盤環(huán)內(nèi)的開關(guān)單元，其中所述開關(guān)單元中的每一個(gè)均將所述外部端子電耦接至所述內(nèi)部端子以有選擇地將所述第二供電電位施加至所述邏輯電路內(nèi)的所述邏輯單元。
2.如權(quán)利要求1所述的集成電路，其中所述開關(guān)單元包括布置于所述邏輯電路周圍的垂直式、水平式及拐角式開關(guān)單元。
3.如權(quán)利要求1所述的集成電路，其中所述開關(guān)單元中的每一個(gè)均包括一開關(guān)，所述開關(guān)具有一電耦接至所述外部端子的第一電源引腳及一電連接至所述內(nèi)部端子的第二電源引腳。
4.如權(quán)利要求1所述的集成電路，其中所述開關(guān)單元包括頭部開關(guān)，所述外部端子為一外部電源端子，所述第一供電電位為一第一供電電壓，所述內(nèi)部端子為一內(nèi)部電源端子，且所述第二供電電位為一第二供電電壓。
5.如權(quán)利要求4所述的集成電路，其中所述邏輯單元中的每一個(gè)均通過(guò)所述頭部開關(guān)中的一個(gè)耦接至所述內(nèi)部電源端子并耦接至一接地端子。
6.如權(quán)利要求1所述的集成電路，其中所述開關(guān)單元包括腳部開關(guān)，所述外部端子為一外部接地端子，所述第一供電電位為一第一接地電位，所述內(nèi)部端子為一內(nèi)部接地端子，且所述第二供電電位為所述第一接地電位。
7.如權(quán)利要求6所述的集成電路，其中所述邏輯單元中的每一個(gè)均通過(guò)所述腳部開關(guān)中的一個(gè)耦接至所述內(nèi)部接地端子。
8.如權(quán)利要求1所述的集成電路，其中所述邏輯電路界定為一硬核且所述開關(guān)單元界定于所述硬核心的一電子設(shè)計(jì)自動(dòng)化(EDA)邊界內(nèi)。
9.如權(quán)利要求1所述的集成電路，其中所述邏輯單元中的至少某些邏輯單元包括低電壓閾值邏輯門且所述開關(guān)單元包括高電壓閾值開關(guān)。
10.如權(quán)利要求1所述的集成電路，其中所述外部電源端子包括一圍繞所述焊盤環(huán)延伸的外部電源環(huán)，且所述內(nèi)部電源端子包括一圍繞所述邏輯電路延伸的內(nèi)部電源環(huán)。
11.如權(quán)利要求10所述的集成電路，其中所述焊盤環(huán)基本上設(shè)置于所述內(nèi)部電源環(huán)與所述外部電源環(huán)之間。
12.如權(quán)利要求1所述的集成電路，其進(jìn)一步包括復(fù)數(shù)個(gè)饋通單元，所述饋通單元中的每一個(gè)均響應(yīng)于一啟用信號(hào)來(lái)驅(qū)動(dòng)所述開關(guān)單元中的一個(gè)。
13.如權(quán)利要求12所述的集成電路，其中所述饋通單元包括一耦接至所述外部端子的電源端子。
14.如權(quán)利要求13所述的集成電路，其中所述饋通單元包括一耦接至所述內(nèi)部電源端子的電源端子。
15.如權(quán)利要求12所述的集成電路，其中所述饋通單元駐留于所述邏輯電路內(nèi)。
16.如權(quán)利要求12所述的集成電路，其中所述邏輯電路界定為一電子設(shè)計(jì)自動(dòng)化(EDA)硬核，且所述饋通單元駐留于所述硬核內(nèi)。
17.如權(quán)利要求12所述的集成電路，其中所述饋通單元驅(qū)動(dòng)所述開關(guān)單元，以有選擇地相對(duì)于所述內(nèi)部端子耦接及解耦接所述外部端子且由此將所述邏輯單元置于現(xiàn)用及非現(xiàn)用狀態(tài)中。
18.如權(quán)利要求1所述的集成電路，其中所述邏輯門布置成界定數(shù)字處理電路及存儲(chǔ)器。
19.如權(quán)利要求1所述的集成電路，其中所述焊盤環(huán)在所述開關(guān)單元當(dāng)中包括一個(gè)或一個(gè)以上去耦電容器單元。
20.如權(quán)利要求1所述的集成電路，其中所述集成電路為一ASIC。
21.一種集成電路，其包括一包括復(fù)數(shù)個(gè)邏輯單元的邏輯電路；一毗鄰所述邏輯單元設(shè)置的金屬層電源軌條；一毗鄰所述邏輯單元設(shè)置的金屬層接地軌條；及復(fù)數(shù)個(gè)位于所述金屬層下面的開關(guān)單元，其中所述開關(guān)單元中的每一個(gè)均有選擇地耦接及解耦接所述電源軌條與所述接地軌條中的一者以為所述邏輯單元中的至少某些邏輯單元供電。
22.如權(quán)利要求21所述的集成電路，其中所述開關(guān)單元中的每一個(gè)均包括一用于將所述電源軌條連接至所述邏輯單元及將所述電源軌條自所述邏輯單元斷開的頭部開關(guān)。
23.如權(quán)利要求21所述的集成電路，其中所述開關(guān)單元中的每一個(gè)均包括一用于將所述接地軌條連接至所述邏輯單元及將所述接地軌條自所述邏輯單元斷開的腳部開關(guān)。
24.如權(quán)利要求21所述的集成電路，其進(jìn)一步包括復(fù)數(shù)個(gè)分布條帶，所述分布條帶中的每一個(gè)均耦接至所述邏輯單元的復(fù)數(shù)個(gè)組中的一組，其中所述開關(guān)單元中的每一個(gè)均將所述電源軌條與所述接地軌條中的一者耦接至所述分布條帶之一以為所述邏輯單元的所述組中的一組供電。
25.如權(quán)利要求24所述的集成電路，其中所述開關(guān)單元中的每一個(gè)均包括一開關(guān)，所述開關(guān)具有一電耦接至所述電源軌條的第一電源引腳及一電連接至所述分布條帶中的一個(gè)的第二電源引腳。
26.如權(quán)利要求21所述的集成電路，其中所述電源軌條耦接至一外部電源，且所述接地軌條耦接至一外部接地電位。
27.如權(quán)利要求21所述的集成電路，其中所述開關(guān)單元中的每一個(gè)均包括一頭部開關(guān)，且所述邏輯單元中的每一個(gè)均通過(guò)所述頭部開關(guān)中的一個(gè)連接至所述電源軌條并連接至所述接地軌條。
28.如權(quán)利要求21所述的集成電路，其中所述開關(guān)單元中的每一個(gè)均包括一腳部開關(guān)，且所述邏輯單元中的每一個(gè)均通過(guò)所述腳部開關(guān)中的一個(gè)連接至所述接地軌條并連接至所述電源軌條。
29.如權(quán)利要求21所述的集成電路，其中所述邏輯電路界定為一硬核且所述開關(guān)單元界定于所述硬核的一電子設(shè)計(jì)自動(dòng)化(EDA)邊界內(nèi)。
30.如權(quán)利要求21所述的集成電路，其中所述邏輯單元中的至少某些邏輯單元包括低電壓閾值邏輯門且所述開關(guān)單元包括高電壓閾值開關(guān)。
31.如權(quán)利要求21所述的集成電路，其進(jìn)一步包括復(fù)數(shù)個(gè)饋通單元，所述饋通單元中的每一個(gè)均響應(yīng)于一啟用信號(hào)來(lái)驅(qū)動(dòng)所述開關(guān)單元中的一個(gè)。
32.如權(quán)利要求31所述的集成電路，其中所述饋通單元包括一連接至一外部電源的電源端子。
33.如權(quán)利要求32所述的集成電路，其中所述饋通單元包括一連接至所述電源軌條的電源端子。
34.如權(quán)利要求31所述的集成電路，其中所述饋通單元駐留于所述邏輯電路內(nèi)或所述全局電源布線條帶的下面。
35.如權(quán)利要求31所述的集成電路，其中所述邏輯電路界定為一電子設(shè)計(jì)自動(dòng)化(EDA)硬核，且所述饋通單元駐留于所述硬核內(nèi)。
36.如權(quán)利要求31所述的集成電路，其中所述饋通單元驅(qū)動(dòng)所述開關(guān)單元，以有選擇地相對(duì)于所述內(nèi)部端子耦接及解耦接所述外部端子且由此將所述邏輯單元置于現(xiàn)用及非現(xiàn)用狀態(tài)中。
37.如權(quán)利要求21所述的集成電路，其中所述邏輯門布置成界定數(shù)字處理電路及存儲(chǔ)器。
38.如權(quán)利要求1所述的集成電路，其中所述集成電路為一ASIC。
39.一種無(wú)線通信裝置，其包括一無(wú)線發(fā)射機(jī)；一無(wú)線接收機(jī)；及一驅(qū)動(dòng)所述發(fā)射機(jī)并處理由所述無(wú)線接收機(jī)接收的信號(hào)的處理電路，所述處理電路包括復(fù)數(shù)個(gè)邏輯單元、一圍繞所述邏輯電路布置的焊盤環(huán)、一提供一第一供電電位的外部端子、一提供一第二供電電位的內(nèi)部端子、及復(fù)數(shù)個(gè)位于所述焊盤環(huán)內(nèi)的開關(guān)單元，其中所述開關(guān)單元中的每一個(gè)均將所述外部端子電耦接至所述內(nèi)部端子以有選擇地將所述第二供電電位施加至所述邏輯電路內(nèi)的所述邏輯單元。
40.如權(quán)利要求39所述的無(wú)線通信裝置，其中所述開關(guān)單元包括圍繞所述邏輯電路布置的垂直式、水平式、及拐角式開關(guān)單元。
41.如權(quán)利要求39所述的無(wú)線通信裝置，其中所述開關(guān)單元包括頭部開關(guān)，所述外部端子為一外部電源端子，所述第一供電電位為一第一供電電壓，所述內(nèi)部端子為一內(nèi)部電源端子，且所述第二供電電位為一第二供電電壓，且其中所述邏輯單元中的每一個(gè)均通過(guò)所述頭部開關(guān)中的一個(gè)耦接至所述內(nèi)部電源端子并耦接至一接地端子。
42.如權(quán)利要求39所述的無(wú)線通信裝置，其中所述開關(guān)單元包括腳部開關(guān)，所述外部端子為一外部接地端子，所述第一供電電位為一第一接地電位，所述內(nèi)部端子為一內(nèi)部接地端子，且所述第二供電電位為一第二接地電位，且其中所述邏輯單元中的每一個(gè)均通過(guò)所述腳部開關(guān)中的一個(gè)耦接至所述內(nèi)部接地端子。
43.一種無(wú)線通信裝置，其包括一無(wú)線發(fā)射機(jī)；一無(wú)線接收機(jī)；及一驅(qū)動(dòng)所述發(fā)射機(jī)并處理由所述無(wú)線接收機(jī)接收的信號(hào)的處理電路，所述處理電路包括復(fù)數(shù)個(gè)邏輯單元、一設(shè)置于所述邏輯單元下面的金屬層電源軌條、一設(shè)置于所述邏輯單元下面的金屬層接地軌條、及復(fù)數(shù)個(gè)位于所述金屬層下面的開關(guān)單元，其中所述開關(guān)單元中的每一個(gè)均有選擇地耦接及解耦接所述電源軌條與所述接地軌條中的一者以為所述邏輯單元中的至少某些邏輯單元供電。
44.如權(quán)利要求43所述的集成電路，其中所述開關(guān)單元中的每一個(gè)均包括一用于將所述電源軌條耦接至所述邏輯單元及自所述邏輯單元解耦接的頭部開關(guān)。
45.如權(quán)利要求43所述的集成電路，其中所述開關(guān)單元中的每一個(gè)均包括一用于將所述接地軌條耦接至所述邏輯單元及自所述邏輯單元解耦接的腳部開關(guān)。
46.如權(quán)利要求43所述的集成電路，其進(jìn)一步包括復(fù)數(shù)個(gè)分布條帶，所述分布條帶中的每一個(gè)均耦接至所述邏輯單元的復(fù)數(shù)個(gè)組中的一個(gè)組，其中所述開關(guān)單元中的每一個(gè)均將所述電源軌條與所述接地軌條中的一者耦接至所述分布條帶中的一個(gè)以為所述邏輯單元的所述組中的一組供電。
47.如權(quán)利要求46所述的集成電路，其中所述開關(guān)單元中的每一個(gè)均包括一開關(guān)，所述開關(guān)具有一電耦接至所述電源軌條的第一電源引腳及一電連接至所述分布條帶中的一個(gè)的第二電源引腳。
48.一種用于組裝一集成電路的方法，所述方法包括圍繞一邏輯電路形成一焊盤環(huán)；毗鄰所述焊盤環(huán)形成一外部電源環(huán)以提供一第一供電電位；毗鄰所述焊盤環(huán)形成一內(nèi)部電源環(huán)以提供一第二供電電位；及將復(fù)數(shù)個(gè)開關(guān)單元布置于所述焊盤環(huán)內(nèi)，其中所述開關(guān)單元中的每一個(gè)均將所述外部端子電耦接至所述內(nèi)部端子以有選擇地將所述第二供電電位施加至所述邏輯電路中的所述邏輯單元。
49.如權(quán)利要求48所述的方法，其中所述開關(guān)單元包括垂直式、水平式、及拐角式開關(guān)單元。
50.如權(quán)利要求48所述的方法，其中所述開關(guān)單元包括頭部開關(guān)，所述外部端子為一外部電源端子，所述第一供電電位為一第一供電電壓，所述內(nèi)部端子為一內(nèi)部電源端子，且所述第二供電電位為一第二供電電壓，所述方法進(jìn)一步包括通過(guò)所述頭部開關(guān)中的一個(gè)將所述邏輯單元中的每一個(gè)耦接至所述內(nèi)部電源端子并耦接至一接地端子。
51.如權(quán)利要求48所述的方法，其中所述開關(guān)單元包括腳部開關(guān)，所述外部端子為一外部接地端子，所述第一供電電位為一第一接地電位，所述內(nèi)部端子為一內(nèi)部接地端子，且所述第二供電電位為一第二接地電位，所述方法進(jìn)一步包括通過(guò)所述腳部開關(guān)中的一個(gè)將所述邏輯單元中的每一個(gè)耦接至所述內(nèi)部接地端子。
52.一種用于組裝一集成電路的方法，所述方法包括形成一包括復(fù)數(shù)個(gè)邏輯單元的邏輯電路；在所述邏輯單元下面形成一金屬層電源軌條；在所述邏輯單元下面形成一金屬層接地軌條；及在所述金屬層下面形成復(fù)數(shù)個(gè)開關(guān)單元，其中所述開關(guān)單元中的每一個(gè)均有選擇地耦接及解耦接所述電源軌條與所述接地軌條中的一者以為所述邏輯單元中的至少某些邏輯單元供電。
53.如權(quán)利要求52所述的方法，其中所述開關(guān)單元中的每一個(gè)均包括一用于將所述電源軌條耦接至所述邏輯單元及自所述邏輯單元解耦接的頭部開關(guān)。
54.如權(quán)利要求52所述的方法，其中所述開關(guān)單元中的每一個(gè)均包括一用于將所述接地軌條耦接至所述邏輯單元及自所述邏輯單元解耦接的腳部開關(guān)。
55.如權(quán)利要求52所述的方法，其進(jìn)一步包括形成復(fù)數(shù)個(gè)分布條帶，并將所述分布條帶中的每一個(gè)耦接至所述邏輯單元的復(fù)數(shù)個(gè)組中的一組，以使所述開關(guān)單元中的每一個(gè)將所述電源軌條與所述接地軌條中的一者耦接至所述分布條帶中的一個(gè)，以為所述邏輯單元的所述組中的一組供電。
全文摘要
大體而言，本發(fā)明涉及用于在一用于電源管理的ASIC中構(gòu)建頭部開關(guān)及腳部開關(guān)的電路。所揭示電路不僅支持有效的電源管理，而且支持ASIC面積的有效使用、降低的復(fù)雜度及電子設(shè)計(jì)自動(dòng)化(EDA)工具的使用。通過(guò)此種方式，所揭示電路可支持增強(qiáng)的性能及簡(jiǎn)化的ASIC設(shè)計(jì)。在一些情況下，頭部開關(guān)或腳部開關(guān)電路可構(gòu)建成一圍繞一形成一ASIC核心的一部分的硬宏延伸的開關(guān)焊盤環(huán)。在其他情況下，可通過(guò)將分布式頭部開關(guān)或腳部開關(guān)組件嵌入耦接至標(biāo)準(zhǔn)單元行的金屬層電源布線下面而使頭部開關(guān)或腳部開關(guān)電路分布于一ASIC核心內(nèi)。
文檔編號(hào)H03K19/00GK1985439SQ200580023552
公開日2007年6月20日 申請(qǐng)日期2005年5月27日 優(yōu)先權(quán)日2004年5月27日
發(fā)明者馬修·利瓦伊·西弗森, 陳吉童, 杰弗里·希普佩, 索林·多布蕾 申請(qǐng)人:高通股份有限公司