專利名稱：一種具有置位和復(fù)位功能的能量恢復(fù)鎖存器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于低功耗集成電路設(shè)計技術(shù)領(lǐng)域，具體涉及一種具有置位/復(fù)位功能的能量恢復(fù)鎖存器電路，用于半絕熱電路的時序邏輯電路中。
背景技術(shù)：
絕熱電路技術(shù)(Adiabatic Circuit Technique)也叫電荷恢復(fù)技術(shù)，是近十幾年來興起的一種全新低功耗技術(shù)，由于采用這種技術(shù)設(shè)計出的電路的功耗能顯著降低(理論上說可以降為零)，現(xiàn)在已成為低功耗研究的一個熱點，是低功耗集成電路技術(shù)領(lǐng)域的一個重要研究方向。
傳統(tǒng)的鎖存器由CMOS電路組成，我們知道CMOS電路的動態(tài)功耗是電路整體功耗的重要成分，它有時會占整體功耗的絕大部分。而在動態(tài)功耗中，電路翻轉(zhuǎn)引起的功耗是最主要的。這種功耗獨立于電路結(jié)構(gòu)，只要鎖存器中的某個節(jié)點電位每翻轉(zhuǎn)一次，在該節(jié)點上就會損失一定的能量。圖1給出了一個傳統(tǒng)的D型鎖存器，取其中的一個反相器為例(圖2)，其輸入每翻轉(zhuǎn)一次，在輸出節(jié)點OUT消耗的能量為Es＝C·V2(1-1)整個CMOS反相器的動態(tài)功耗P＝∑Ci·Vi2·fi(1-2)傳統(tǒng)D型鎖存器由多個基本電路結(jié)構(gòu)構(gòu)成，其消耗的動態(tài)功耗將大大超過一個CMOS反相器。
絕熱電路技術(shù)的主要特點是它是一種電路級的降低電路功耗的技術(shù)；它采用功率時鐘為電路供電，而傳統(tǒng)CMOS電路采用的是直流電壓源供電，由于采用的是脈沖電壓源供電，它可以將電源向電路充放電時消耗在負載電阻上的功耗顯著降低，其功耗計算公式為Ediss=C·V2(R·CT)···(1-3)]]>當(dāng)T＞＞RC時，則Ediss幾乎降為零；此外，它還可以將電路用過的電荷回放給電源存儲起來(理論上說可以全部回放給電源)，即非絕熱功耗為零。而傳統(tǒng)CMOS電路則是直接將這部分電荷泄放到地，這不僅引起電路功耗而且產(chǎn)生大量的熱量。
絕熱電路技術(shù)按其自身的特點一般分為全絕熱電路(Full-adiabatic circuit)和半絕熱電路(Semi-adiabatic circuit)兩類。前者從理論上說可以達到零功耗，但電路中必需利用可逆邏輯來完成電路的功能，這種電路結(jié)構(gòu)復(fù)雜而且要用大量的脈沖電源，實現(xiàn)的難度十分的大；而后者相對于前者來說其電路的結(jié)構(gòu)較為簡單，沒有可逆邏輯的限制，電路用到的脈沖電源相對較少，應(yīng)用起來相對來說比較容易。但這種電路的電荷恢復(fù)效率有一理論極限，電路完成邏輯功能時必需消耗一定比例的能量，至少為Es＝(1/2)·Cg·Vth2，這部分功耗是非絕熱功耗。
由于半絕熱電路這種潛在的巨大實用價值，近年來國際上對半絕熱電路的研究十分活躍，不僅有不少新型的絕熱電路結(jié)構(gòu)涌現(xiàn)，但這些鎖存器存在一個較為明顯的缺點對輸出信號不存在置位/復(fù)位的控制，即這些絕熱鎖存器不具有置位/復(fù)位的功能。因此極大地限制了絕熱電路在時序邏輯電路設(shè)計領(lǐng)域的應(yīng)用范圍。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種具有置位和復(fù)位功能的鎖存器電路，使該鎖存器不僅具有極低的功耗，同時又具有置位和復(fù)位的功能，因此，能夠廣泛地應(yīng)用于時序邏輯電路的設(shè)計。
本發(fā)明提出的具有置位和復(fù)位功能的能量恢復(fù)鎖存器電路，包括一個由兩組串聯(lián)的PMOS管、NMOS管MP1、MN1和MP2、MN2組成的傳輸門結(jié)構(gòu)，該結(jié)構(gòu)可以由置位/復(fù)位信號S、R來控制功率時鐘(PC信號)通/斷，PMOS管MP1、MP2的柵極分別接置位/復(fù)位信號S、R，MP1的源極與功率時鐘(PC信號)相連，MP1的漏極與MP2的源極相連，MP2的漏極接C節(jié)點；NMOS管MN1、MN2的柵極分別接置位/復(fù)位的互補信號Sb、Rb，MN1的漏極與功率時鐘(PC信號)相連，MN1的源極與MN2的漏極相連，MN2的源極接C節(jié)點；一對由觸發(fā)器輸入信號及其互補信號D、Db控制預(yù)充電支路的PMOS管MP3、MP4，其柵極分別接鎖存器差分互補的輸入端D、Db，其漏極分別接單向?qū)ㄆ骷﨑1、D2的正極，其源極都接C節(jié)點；一對由復(fù)位/置位的互補信號Rb、Sb控制預(yù)充電支路的PMOS管MP5、MP6，其柵極分別接置位/復(fù)位的互補信號Sb、Rb，其漏極分別接單向?qū)ㄆ骷﨑1、D2的正極，其源極接功率時鐘(PC信號)；一對單向?qū)ㄆ骷﨑1、D2，其正極分別接PMOS管MP3、MP4和MP5、MP6的漏極，負極分別接兩個差分輸出端Qb、Q；一對進行邏輯運算的NMOS管(MN3、MN4)，其柵極分別接差分互補的輸入端D、Db，漏極接C節(jié)點，源極分別接A、B節(jié)點；一對進行置位/復(fù)位操作的NMOS管MN5、MN6，其柵極分別接置位信號S和復(fù)位信號R，漏極接功率時鐘(PC信號)，源極分別接A、B節(jié)點；一對交叉耦合輸出的MOS管NMN7、MN8，其漏極分別接A、B節(jié)點，源極分別接兩個輸出端Qb、Q，柵極交叉耦合接兩個輸出端Q、Qb；以上所述的所有的NMOS管的襯底均接地，所有的PMOS管的襯底均與該管的源極相連。
其中所述的單向?qū)ㄆ骷梢允嵌O管，也可以是具有二極管特性的NMOS管的單向?qū)ǖ牡刃нB接形式(其漏極與柵極相連作為正極，其源極作為負極)或PMOS管的單向?qū)ǖ牡刃нB接形式(其源極作為正極，其漏極與柵極相連作為負極)。
其中所述的兩組串聯(lián)的傳輸門MP1、MN1和MP2、MN2組成的結(jié)構(gòu)，其功能可以只用其中的NMOS管MN1、MN2或PMOS管MP1、MP2來實現(xiàn)傳輸門的功能。
其中所述的邏輯運算的NMOS管和由觸發(fā)器輸入信號及其互補信號D、Db控制預(yù)充電支路的PMOS管可以用互補的邏輯運算單元和互補的邏輯運算單元反取代，它們可以是任何復(fù)雜門，如多輸入的與非門、或門、同或門或者異或門等。
上述鎖存器可以在兩相不交疊功率時鐘(周期性變化的電源)的控制下以極低的功耗實現(xiàn)時序邏輯控制。


為進一步說明本發(fā)明的結(jié)構(gòu)以及所能達成的功效，以下結(jié)合附圖及實施例對本發(fā)明作詳細說明如下，其中圖1是傳統(tǒng)的D型觸發(fā)器電路結(jié)構(gòu)。
圖2是傳統(tǒng)的CMOS反相器電路結(jié)構(gòu)。
圖3是已知的2n-2n2p2d交叉耦合結(jié)構(gòu)的反相器電路結(jié)構(gòu)。
圖4是本發(fā)明的一種具有置位/復(fù)位功能的能量恢復(fù)鎖存器電路結(jié)構(gòu)。
圖5是本發(fā)明的一種具有置位/復(fù)位功能的D型能量恢復(fù)鎖存器結(jié)構(gòu)。
圖6是基于本發(fā)明的具有置位/復(fù)位功能的D型能量恢復(fù)觸發(fā)器結(jié)構(gòu)。
圖7是本發(fā)明提出的具有置位/復(fù)位功能的D型能量恢復(fù)鎖存器電路工作的邏輯波形圖。
具體實施例方式
下面通過一個實施例進一步說明本發(fā)明。
參閱圖5所示，是一種基于2n-2n2p2d互補式交叉耦合能量恢復(fù)電路結(jié)構(gòu)的具有置位/復(fù)位功能的鎖存器電路結(jié)構(gòu)，其中包括兩組串聯(lián)的由置位/復(fù)位信號來控制功率時鐘(PC信號)通/斷的傳輸門結(jié)構(gòu)(MP1和MN1、MP2和MN2)；PMOS管的柵極分別接在置位/復(fù)位信號S、R，MP1的源極與功率時鐘(PC信號)相連，MP1的漏極與MP2的源極相連，MP2的漏極接C節(jié)點；NMOS管的柵極分別接置位/復(fù)位的互補信號Sb、Rb，MN1的漏極與功率時鐘(PC信號)相連，MN1的源極與MN2的漏極相連，MN2的源極接C節(jié)點；一對由觸發(fā)器輸入信號D、Db控制二極管預(yù)充電的PMOS管MP3、MP4，其柵極分別接D型鎖存器差分互補的輸入端D、Db，其漏極分別接在二極管D1、D2的正極，其源極接C節(jié)點；一對由復(fù)位/置位的互補信號Rb、Sb控制二極管預(yù)充電的PMOS管MP5、MP6，其柵極分別接置位/復(fù)位的互補信號Sb、Rb，其漏極分別接二極管D1、D2的正極，其源極接功率時鐘(PC信號)；一對二極管D1、D2，其正極分別接兩組PMOS管MP1、MP2和MP5、MP6的漏極，二極管D1、D2的負極分別接兩個差分輸出端Q、Qb；一對進行邏輯運算的NMOS管MN3、MN4，其柵極分別接在差分互補的輸入端Qb、Q，漏極接在C節(jié)點，源極分別接在A、B節(jié)點上；一對進行置位/復(fù)位操作的NMOS管MN5、MN6，其柵極分別接在置位信號S和復(fù)位信號R上，漏極接功率時鐘(PC信號)，源極分別接A、B節(jié)點；一對交叉耦合輸出的NMOS管MN7、MN8，其漏極分別接A、B節(jié)點，源極分別接兩個輸出端Qb、Q，柵極交叉耦合接兩個輸出端Q、Qb；以上所述的所有的NMOS管的襯底均接地，所有的PMOS管的襯底均與該管的源極相連；將交叉耦合反相器/鎖存器和該D型鎖存器級聯(lián)，可構(gòu)成具有置位/復(fù)位功能的D型能量恢復(fù)觸發(fā)器，如圖6所示。
具體工作方式如下D型具有置位/復(fù)位功能的鎖存器為雙端邏輯電路，MP3、MP5、D1，MP4、MP6、D2構(gòu)成兩組并聯(lián)的預(yù)充電回路，由MN3、MN5、MN7，MN4、MN6、MN8構(gòu)成兩組并聯(lián)的放電回路。D、Db為D型具有置位/復(fù)位功能的鎖存器的互補輸入，Q、Qb為鎖存器的互補輸出；PC節(jié)點接功率時鐘。
設(shè)圖6中的具有置位/復(fù)位功能的D型能量恢復(fù)鎖存器電路由功率時鐘(PC信號)驅(qū)動，S、Sb、R、Rb分別是其置位/復(fù)位信號及其相應(yīng)的差分互補信號，D、Db是其輸入信號，Q、Qb是其輸出信號。
鎖存器的輸入信號鎖存功能的實現(xiàn)——當(dāng)置位和復(fù)位信號都無效，即S為低電平，Sb為高電平，R為低電平，Rb為高電平時D型能量恢復(fù)鎖存器電路的輸出Q和Qb由它的輸入信號D和Db控制。T1時間段為電路的預(yù)充時段，在這一時間段中，PC由低電平向高電平變化，電路的輸入保持不變。設(shè)D端輸入為高電平，Db端為低電平，在PC由低電平逐漸升高的過程中，MP3截止，MP4導(dǎo)通，隨著PC的電勢的上升，當(dāng)D2兩端的電壓大于其二極管的導(dǎo)通電壓Vth時，PC通過MP4和D2對輸出端節(jié)點Q進行充電，輸出端點電勢隨PC的上升而上升。T2時段為電路的求值時段，在這一時間段中，PC由高電平向低電平變化，假設(shè)本級電路的上一周期的輸出與當(dāng)前周期的輸入相同，則電路工作狀態(tài)保持不變；反之，若本級電路的上一周期的輸出與當(dāng)前周期的輸入相反(即Q端為低電平，Qb端為高電平)，則在本時段內(nèi)，MN3、MN7導(dǎo)通，MN4、MN8截止，原來Qb端的電勢隨PC下降而下降，該節(jié)點的電荷被回收，從而實現(xiàn)能量的回收。T3時段為電路的保持時段，在這一時間端PC恒為低電平，電路的輸出保持不變。
鎖存器的置位功能的實現(xiàn)——當(dāng)置位信號有效，即S為高電平，Sb為低電平，R為低電平，Rb為高電平時若此時Q為高電平，Qb為低電平，由于二極管D2的單向?qū)ㄗ饔茫琎到PC的放電回路斷開，Q的高電位保持不變；而由于二極管D1的正極與PC隔離，Qb到PC的充電回路斷開，Qb的低電位也保持不變。反之，若Q為低電平，Qb為高電平，由于MP1、MN1組成的傳輸門截止，從而將脈沖時鐘PC與C節(jié)點隔開，鎖存器的輸入D和Db對它的輸出Q和Qb無效。由于Sb＝0，MP6導(dǎo)通，PC上升時通過二極管D2對Q充電，使得Q從0上升到1，由于R＝0，MN6截止，則無論是D2還是MN8、MN6回路，Q都無法通過其隨著PC下降而放電，因此Q電平保持為高；另一方面，由于Rb＝1，MP5截止，加上傳輸門截止，則PC無法通過二極管D1對Qb充電，同時，由于S＝1，MN5導(dǎo)通；Q上升到1，MN7導(dǎo)通，Qb的高電平將隨著PC下降而下降為低電平，從而實現(xiàn)能量的回收。
鎖存器的復(fù)位功能的實現(xiàn)——當(dāng)復(fù)位信號有效，即S為低電平，Sb為高電平，R為高電平，Rb為低電平時若此時Q為低電平，Qb為高電平，由于二極管D1的單向?qū)ㄗ饔?，Qb到PC的放電回路斷開，Qb的電位不變，保持高電平；而由于二極管D2的正極與PC隔離，Q到PC的充電回路斷開，Q的電位也不變，保持低電平。反之，若Q為高電平，Qb為低電平，由于MP2、MN2組成的傳輸門截止，從而將脈沖時鐘PC與C點隔開，鎖存器的輸入D和Db對它的輸出Q和Qb無效。由于Rb＝0，MP5導(dǎo)通，PC上升時通過二極管D1對Qb充電，使得Qb從0上升到1，由于S＝0，MN5截止，則無論是D1還是MN5、MN7回路，Qb都無法通過其隨PC下降而放電，因此Qb保持為高；另一方面，由于Sb＝1，MP6截止，加上傳輸門截止，則PC無法通過二極管D2對Q充電，同時，由于R＝1，MN6導(dǎo)通；Qb上升到1，MN8導(dǎo)通，Q的高電平將隨著PC下降而下降為低電平，從而實現(xiàn)能量的回收。
通過該例分析可得，具有置位/復(fù)位功能的能量恢復(fù)鎖存器電路結(jié)構(gòu)，是在互補式交叉耦合能量恢復(fù)電路結(jié)構(gòu)的基礎(chǔ)上完成置位/復(fù)位功能的。該電路同時還具有準(zhǔn)靜態(tài)邏輯運算的特性，消除了因冗余充電導(dǎo)致的非絕熱能耗和因冗余放電導(dǎo)致的絕熱能耗。
權(quán)利要求
1.一種具有置位和復(fù)位功能的能量恢復(fù)鎖存器電路，其特征在于包括一個由兩組串聯(lián)的PMOS管、NMOS管MP1、MN1和MP2、MN2組成的傳輸門結(jié)構(gòu)，該結(jié)構(gòu)由置位/復(fù)位信號S、R來控制功率時鐘通/斷，PMOS管MP1、MP2的柵極分別接置位/復(fù)位信號S、R，MP1的源極與功率時鐘相連，MP1的漏極與MP2的源極相連，MP2的漏極接C節(jié)點；NMOS管MN1、MN2的柵極分別接置位/復(fù)位的互補信號Sb、Rb，MN1的漏極與功率時鐘相連，MN1的源極與MN2的漏極相連，MN2的源極接C節(jié)點；一對由觸發(fā)器輸入信號及其互補信號D、Db控制預(yù)充電支路的PMOS管MP3、MP4，其柵極分別接鎖存器差分互補的輸入端D、Db，其漏極分別接單向?qū)ㄆ骷﨑1、D2的正極，其源極都接C節(jié)點；一對由復(fù)位/置位的互補信號Rb、Sb控制預(yù)充電支路的PMOS管MP5、MP6，其柵極分別接置位/復(fù)位的互補信號Sb、Rb，其漏極分別接單向?qū)ㄆ骷﨑1、D2的正極，其源極接功率時鐘；一對單向?qū)ㄆ骷﨑1、D2，其正極分別接PMOS管MP3、MP4和MP5、MP6的漏極，負極分別接差分輸出端Qb、Q；一對進行邏輯運算的NMOS管(MN3、MN4)，其柵極分別接差分互補的輸入端D、Db，漏極接C節(jié)點，源極分別接A、B節(jié)點；一對進行置位/復(fù)位操作的NMOS管MN5、MN6，其柵極分別接置位信號S和復(fù)位信號R，漏極接功率時鐘，源極分別接A、B節(jié)點；一對交叉耦合輸出的NMOS管MN7、MN8，其漏極分別接A、B節(jié)點，源極分別接兩個輸出端Qb、Q，柵極交叉耦合接兩個輸出端Q、Qb；以上所述的所有的NMOS管的襯底均接地，所有的PMOS管的襯底均與該管的源極相連。
2.根據(jù)權(quán)利要求1所述的具有置位和復(fù)位功能的能量恢復(fù)鎖存器電路，其特征在于所述的單向?qū)ㄆ骷﨑1、D2是二極管，或者是具有二極管特性的NMOS管的單向?qū)ǖ牡刃нB接形式或PMOS管的單向?qū)ǖ牡刃нB接形式。
3.根據(jù)權(quán)利要求1所述的具有置位和復(fù)位功能的能量恢復(fù)鎖存器電路，其特征在于所述的兩組串聯(lián)的MP1、MN1和MP2、MN2組成的傳輸門結(jié)構(gòu)，其功能可以只用其中的NMOS管MN1、MN2或PMOS管MP1、MP2)來實現(xiàn)。
4.根據(jù)權(quán)利要求1所述的具有置位和復(fù)位功能的能量恢復(fù)鎖存器電路，其特征在于所述的邏輯運算的NMOS管和由觸發(fā)器輸入信號及其互補信號D、Db控制預(yù)充電支路的PMOS管用互補的邏輯運算單元和互補的邏輯運算單元反取代，它們可以是任何復(fù)雜門多輸入的與非門、或門、同或門或者異或門。
全文摘要
本發(fā)明屬于低功耗集成電路設(shè)計技術(shù)領(lǐng)域，具體涉及一種具有置位和復(fù)位功能的能量恢復(fù)鎖存器電路結(jié)構(gòu)。該電路包括一個由置位/復(fù)位信號控制功率時鐘通/斷的選通器件MN1、MN2、MP1、MP2；一對用于對差分輸出節(jié)點進行充電的單向?qū)ㄆ骷﨑1、D2；實現(xiàn)鎖存功能時，一對通過輸入信號及其互補信號D、Db控制預(yù)充電支路的PMOS管MP3、MP4；實現(xiàn)置位/復(fù)位功能時，一對通過置位/復(fù)位的互補信號Sb、Rb控制預(yù)充電支路的PMOS管MP5、MP6；一對進行邏輯運算的放電回路NMOS管MN3、MN4；一對進行置位、復(fù)位操作的NMOS管MN5、MN6；一對交叉耦合輸出的NMOS管MN7、MN8。該鎖存器可以在兩相不交疊功率時鐘(周期性變化的電源)的控制下以極低的功耗實現(xiàn)時序邏輯控制。
文檔編號H03K19/00GK1845460SQ200610026460
公開日2006年10月11日 申請日期2006年5月11日 優(yōu)先權(quán)日2006年5月11日
發(fā)明者何艷, 田佳音, 廖友春, 王俊宇, 閔昊 申請人:復(fù)旦大學(xué)