專利名稱：同相移位方式的制約競爭計數(shù)碼電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種制約競爭的16進(jìn)制編碼的同相移位方式的制約競爭計數(shù)碼電路。
背景技術(shù)：
目前，公知的16進(jìn)制編碼是8421碼，這是一組自然二進(jìn)制基礎(chǔ)上的權(quán)重碼，8421碼是數(shù)據(jù)中的半字節(jié)，可以方便的組成字節(jié)(Byte)、字(Word)等現(xiàn)代信息技術(shù)的基礎(chǔ)數(shù)據(jù)格式，可以方便的用于邏輯電路的計數(shù)、計算、存儲和交換。但是，8421碼是一組16進(jìn)制循環(huán)碼，其編碼相鄰位間轉(zhuǎn)換時，有兩位以上的數(shù)據(jù)需要同時發(fā)生變化的機會。用在計數(shù)方式時，在某些時候，例如下表從16進(jìn)制數(shù)的7(對應(yīng)的8421碼為0111)變?yōu)?(對應(yīng)的8421碼為1000)時，8421碼的4位二進(jìn)制數(shù)據(jù)均發(fā)生跳變，多位同時變化帶來的競爭對數(shù)據(jù)的可靠性有影響，增加了數(shù)據(jù)出錯的可能性。由下表可以發(fā)現(xiàn)8421碼發(fā)生2位以上同時變化的相鄰碼字共計8次，分別為1-2，3-4，5-6，7-8，9-A，B-C，D-E，F(xiàn)-0。多位同時變化帶來的競爭，有可能導(dǎo)致數(shù)據(jù)的不確定性。
現(xiàn)有技術(shù)中的格雷碼，主要是一種制約競爭編碼，約束了每個碼字之間每次只允許一位發(fā)生變化，但是，由于格雷碼不是一種權(quán)重碼，在用于計數(shù)時，很不方便，沒有規(guī)律性，即缺乏特征序列。若用于計數(shù)，對四個序列均要設(shè)置相應(yīng)的寄存器，所以實現(xiàn)的電路比較復(fù)雜。
發(fā)明內(nèi)容
本發(fā)明的目的在于解決上述問題，提供一種同相移位方式的制約競爭計數(shù)碼電路，它能夠限制兩個相鄰編碼組之間轉(zhuǎn)換時兩位以上的數(shù)據(jù)跳變，提高數(shù)據(jù)的可靠性。
本發(fā)明采用如下技術(shù)方案解決技術(shù)問題一種同相移位方式的制約競爭計數(shù)碼電路，包含16位移位寄存器A、16位移位寄存器B、4位碼輸出寄存器C、初始化預(yù)置開關(guān)D、初始化預(yù)置開關(guān)E，移位寄存器A的最高位和最低位首尾相接，移位寄存器B的最高位和最低位首尾相接，脈沖輸入信號分別接移位寄存器A和移位寄存器B的CLK移位控制端口，移位寄存器A被初始化預(yù)置開關(guān)D預(yù)置為固定的特征序列0111111110000000，移位寄存器B被初始化預(yù)置開關(guān)E預(yù)置為固定的特征序列0001110011100011，移位寄存器B并行輸出的由低到高的第12位和碼輸出寄存器C的數(shù)據(jù)最高輸入位d3連接，移位寄存器A并行輸出的由低位到高位的第12位和碼輸出寄存器C的數(shù)據(jù)次高位d2連接，移位寄存器B并行輸出的由低位到高位的第0位和碼輸出寄存器C的數(shù)據(jù)次低位d1連接，移位寄存器A并行輸出的由低位到高位的第0位和碼輸出寄存器C的數(shù)據(jù)最低位d0連接，由碼輸出寄存器C的輸出控制端控制輸出由高位d3到低位d0的4位制約競爭計數(shù)碼。
本發(fā)明的編碼原理如下，首先構(gòu)造一組制約競爭編碼，其次根據(jù)計數(shù)碼的特點，構(gòu)造其特征序列，以此可以簡化電路的設(shè)計，所以，一種制約競爭計數(shù)碼，從高位到低位的排列為bit3 bit2 bit1 bit0，構(gòu)成十六進(jìn)制數(shù)0～F的循環(huán)計數(shù)，從0～F的bit0序列為[bit0]＝{0111，1111，1000，0000}(以下簡稱B0)，bit1序列為[bit1]＝{0001，1100，1110，0011}(以下簡稱B1)，bit2序列由bit0按0～F順序循環(huán)下移4位構(gòu)成[bit2]＝{0000，0111，1111，1000}(以下簡稱B2)，bit3序列由bit1按0～F順序循環(huán)下移4位構(gòu)成[bit3]＝{0011，0001，1100，1110}(以下簡稱B3)。制約競爭計數(shù)碼與8421碼的比較如下表所示
由上表可知，本發(fā)明的制約競爭計數(shù)碼的顯著特點是對計數(shù)方式加以約束，每次計數(shù)只允許1bit發(fā)生變化(零競爭)，從根本上限制了多位同時變化有可能帶來的數(shù)據(jù)的不確定性。此制約競爭碼構(gòu)造了兩組特征序列，即B0、B1序列，B2、B3序列可以從B0、B1序列移位得到，構(gòu)成的編碼具有固定的順序關(guān)系，適合運用循環(huán)移位特征序列的方式來實現(xiàn)計數(shù)，并由特征序列得到完整編碼。
本編碼特征序列為B0＝0111111110000000，B1＝0001110011100011，特征序列從左到右分別按照第0位到第15位的從低位到高位的排列。
復(fù)位后，對應(yīng)計數(shù)碼0，若需要遞增計數(shù)，則循環(huán)左移5次后，B0＝1111000000001111，B1＝1001110001100011，則取B1[12]＝0，B0[12]＝1，B1
＝1，B0
＝1，構(gòu)成制約競爭計數(shù)碼0111，對應(yīng)于計數(shù)碼5。若再要遞增計數(shù)一次，則循環(huán)左移1次后，B0＝1110000000011111，B1＝0011100011000111，則取B1[12]＝0，B0[12]＝1，B1
＝0，B0
＝1，構(gòu)成制約競爭計數(shù)碼0101，對應(yīng)于計數(shù)碼6。
復(fù)位后，對應(yīng)計數(shù)碼0，若需要遞減計數(shù)，則循環(huán)右移5次后，B0＝0000000111111110，B1＝0001100011100111，則取B1[12]＝0，B0[12]＝1，B1
＝0，B0
＝0，構(gòu)成制約競爭計數(shù)碼0100，對應(yīng)于計數(shù)碼B。若再要遞減計數(shù)一次，則循環(huán)右移1次后，B0＝0000000011111111，B1＝1000110001110011，則取B1[12]＝0，B0[12]＝1，B1
＝1，B0
＝0，構(gòu)成制約競爭計數(shù)碼0110，對應(yīng)于計數(shù)碼A。
上述制約競爭計數(shù)碼與格雷碼的比較如下表所示
與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點由上述制約競爭計數(shù)碼與格雷碼的比較結(jié)果可知，制約競爭計數(shù)碼由B0和B1兩個基本序列構(gòu)成，B2、B3分別是B0、B1循環(huán)下移4位形成的，為從前面的實例中，可以看出這個特點非常適合實現(xiàn)計數(shù)方式的編碼。本發(fā)明的制約競爭計數(shù)碼既具有制約競爭編碼的特點，即每次只允許一位數(shù)據(jù)發(fā)生變化，同時又具有適合計數(shù)方式的編碼結(jié)構(gòu)，可以采用特征序列的循環(huán)移位實現(xiàn)遞增和遞減的計數(shù)。
圖1是制約競爭計數(shù)碼電路原理框圖。
圖2是采用16位移位寄存器方式實現(xiàn)的制約競爭計數(shù)碼電路圖。
圖3是制約競爭計數(shù)碼電路的寄存器級實現(xiàn)方式的電路圖。
具體實施例方式
如圖1所示，一種同相移位方式的制約競爭計數(shù)碼電路，包含16位移位寄存器A、16位移位寄存器B、4位碼輸出寄存器C、初始化預(yù)置開關(guān)D、初始化預(yù)置開關(guān)E，移位寄存器A的最高位和最低位首尾相接，移位寄存器B的最高位和最低位首尾相接，脈沖輸入信號分別接移位寄存器A和移位寄存器B的CLK移位控制端口，移位寄存器A被初始化預(yù)置開關(guān)D預(yù)置為固定的特征序列0111111110000000，移位寄存器B被初始化預(yù)置開關(guān)E預(yù)置為固定的特征序列0001110011100011，移位寄存器B并行輸出的由低到高的第12位和碼輸出寄存器C的數(shù)據(jù)最高輸入位d3連接，移位寄存器A并行輸出的由低位到高位的第12位和碼輸出寄存器C的數(shù)據(jù)次高位d2連接，移位寄存器B并行輸出的由低位到高位的第0位和碼輸出寄存器C的數(shù)據(jù)次低位d1連接，移位寄存器A并行輸出的由低位到高位的第0位和碼輸出寄存器C的數(shù)據(jù)最低位d0連接，由碼輸出寄存器C的輸出控制端控制輸出由高位d3到低位d0的4位制約競爭計數(shù)碼。
如圖2所示，同相移位方式的制約競爭計數(shù)碼電路包含移位寄存器1、移位寄存器2、移位寄存器3、移位寄存器4及鎖存器5，特征序列初始化預(yù)置開關(guān)6，特征序列初始化預(yù)置開關(guān)7，移位寄存器1、2、3、4的串行輸入端Ax、Bx都分別連結(jié)在一起，移位寄存器1的串行輸入端Ax通過特征序列初始化預(yù)置開關(guān)6的一端將由移位寄存器1和移位寄存器2構(gòu)成的上述16位移位寄存器A的16位數(shù)據(jù)通過特征序列的反序列0000000111111110的逐位串行輸入預(yù)置為特征序列011111111000000，移位寄存器1的并行輸出最高位端Q7接移位寄存器2的串行輸入端Ax，移位寄存器2的最高位端Q7通過特征序列初始化預(yù)置開關(guān)6的另一端接移位寄存器1的串行輸入端Ax，移位寄存器3的串行輸入端Ax通過特征序列初始化預(yù)置開關(guān)7的一端將由移位寄存器3和移位寄存器4構(gòu)成的上述16位移位寄存器B的16位數(shù)據(jù)通過特征序列的反序列1100011100111000的逐位串行輸入預(yù)置為特征序列0001110011100011，移位寄存器3的并行輸出最高位端Q7接移位寄存器4的串行輸入端Ax，移位寄存器4的并行輸出的最高位端Q7通過特征序列初始化預(yù)置開關(guān)7的另一端接移位寄存器3的串行輸入端Ax，移位寄存器1、2、3、4的時鐘端CLK全部連結(jié)在一起，同時接脈沖計數(shù)輸入端，各個移位寄存器1、2、3、4的復(fù)位端MR也全部連結(jié)在一起接高電位，同時接鎖存器5的清零端CLR，移位寄存器1的并行輸出端Q0接鎖存器5的數(shù)據(jù)輸入端D1，移位寄存器2的并行輸出端Q4接鎖存器5的數(shù)據(jù)輸入端D3，移位寄存器3的并行輸出端Q0接鎖存器5的數(shù)據(jù)輸入端D2，移位寄存器4的并行輸出端Q4接鎖存器5的數(shù)據(jù)輸入端D4，鎖存器5的輸出控制端C1和C2端連結(jié)在一起，其輸出端Q4、Q3、Q2、Q1由高到低地排列輸出4位的制約競爭計數(shù)碼d3、d2、d1、d0。
如圖3所示，同相移位方式的制約競爭計數(shù)碼電路包含由兩組16位鎖存器、兩組16位預(yù)置開關(guān)、以及兩組兩相16位移位控制開關(guān)構(gòu)成的兩組各16個數(shù)據(jù)鎖存單元，每個數(shù)據(jù)鎖存單元包含一個預(yù)置開關(guān)、一個時鐘開關(guān)和一個鎖存器，鎖存器由兩個首尾相接的倒相器組成，鎖存器的輸入端分別接預(yù)置開關(guān)的輸入端和時鐘開關(guān)的輸入端，鎖存器的輸出端接到下一個數(shù)據(jù)鎖存單元的時鐘開關(guān)的輸入端，依次順序連接成第1～16個數(shù)據(jù)鎖存單元，第16個數(shù)據(jù)鎖存單元的輸出端接到第1個數(shù)據(jù)鎖存單元的時鐘開關(guān)輸入端構(gòu)成第一組上述16位移位寄存器A，16位兩相移位開關(guān)分別控制的傳輸門的控制端各自連結(jié)在一起作為脈沖的輸入端，第二組上述16位移位寄存器B的構(gòu)成方式和第一組完全相同，第一組16位移位寄存器A的預(yù)置開關(guān)初始化為特征序列0111111110000000，第二組16位移位寄存器B的預(yù)置開關(guān)初始化為特征序列0001110011100011，碼的輸出是由第二組16位移位寄存器B的第12個數(shù)據(jù)鎖存單元LB12、第一組16位移位寄存器A的第12個數(shù)據(jù)鎖存單元LA12、第二組16位移位寄存器B的第0個數(shù)據(jù)鎖存單元LB0、第一組位移位寄存器A的第0個數(shù)據(jù)鎖存單元LA0組成，由高到低地排列輸出4位的制約競爭計數(shù)碼d3、d2、d1、d0。
每一個計數(shù)脈沖到來時，兩個16位移位寄存器同步循環(huán)右移一位為遞減計數(shù)方式；每一個計數(shù)脈沖到來時，兩個16位移位寄存器同步循環(huán)左移一位為遞增計數(shù)方式。下面結(jié)合實施例對本發(fā)明進(jìn)一步說明。下表1是制約競爭計數(shù)編碼表。
表1 制約競爭計數(shù)編碼表 由此表1可總結(jié)本編碼的特點制約競爭碼從高位到低位的排列為bit3-bit0，并且由0～F構(gòu)成循環(huán)計數(shù)。制約競爭碼的bit0、bit1是基本序列，從0～F的bit0序列為[bit0]＝{0111，1111，1000，0000}，bit1序列為[bit1]＝{0001，1100，1110，0011}，bit2序列由bit0按0-F順序循環(huán)下移4位構(gòu)成[bit2]＝{0000，0111，1111，1000}，bit3序列由bit1按0-F順序循環(huán)下移4位構(gòu)成[bit3]＝{0011，0001，1100，1110}。因此，Bit0和bit1序列是本制約競爭計數(shù)編碼的特征序列。
下表2是制約競爭計數(shù)碼的初始值表，由此表的初始值來通過電路預(yù)置開關(guān)設(shè)置電路寄存器的特征序列值BIT0和BIT1分別對應(yīng)兩個16位寄存器的特征序列設(shè)定值。
表2 制約競爭計數(shù)碼的初始值表
下表3是實施制約競爭計數(shù)編碼電路原理表，由此表的寄存器SHTR-BIT0和SHTR-BIT1按計數(shù)脈沖每次同時循環(huán)右移(或左移)一位來完成制約競爭計數(shù)碼的計數(shù)，由SHTR的BIT1[12]BIT0[12]BIT1
BIT0
構(gòu)成制約競爭計數(shù)編碼(RRCC)的輸出結(jié)果。
表3 實施制約競爭計數(shù)編碼電路原理表 在計數(shù)電路中的前級采用制約競爭計數(shù)編碼的構(gòu)成零競爭的計數(shù)電路。
在用于計數(shù)電路時，制約競爭計數(shù)碼由其特征序列對應(yīng)的兩組16位移位寄存器構(gòu)成，分別為SHT-bit0和SHT-bit1，兩組移位寄存器(SHTR)初始值分別置為[SHTR-bit0]＝{0111，1111，1000，0000}，[SHTR-bit1]＝{0001，1100，1110，0011}。每一個計數(shù)脈沖，SHTR-bit0和SHTR-bit1同步循環(huán)下移(右移)一位為遞減計數(shù)；每一個計數(shù)脈沖，SHTR-bit0和SHTR-bit1同步循環(huán)上移(左移)一位為遞增計數(shù)。
在圖1中，表2和表3中的SHTR-BIT0和SHTR-1BIT1對應(yīng)圖1中的移位寄存器A和移位寄存器B，其初始值就是特征序列，通過預(yù)置開關(guān)D、E完成。
在圖2中，表2和表3中的SHTR-BIT0和SHTR-1BIT1對應(yīng)圖2中的寄存器1、2和寄存器3、4，其初始值就是特征序列，通過預(yù)置開關(guān)6、7完成。
在圖3中，表2和表3中的SHTR-BIT0和SHTR-1BIT1對應(yīng)圖3中的寄存器A和寄存器B，其初始值就是特征序列，通過預(yù)置開關(guān)K的控制來完成。
需要輸出制約競爭計數(shù)碼時，分別取SHTR-bit0
、SHTR-bit1
、SHTR-bit0[12]、SHTR-bit1[12]構(gòu)成的制約競爭計數(shù)碼bit0、bit1、bit2、bit3即可。
在圖1中，表3中的SHTR-bit1[12]、SHTR-bit0[12]、SHTR-bit1
、SHTR-bit0
對應(yīng)圖1中的碼輸出寄存器C的碼輸出d3、d2、d1、d0。
在圖2中，表3中的SHTR-bit1[12]、SHTR-bit0[12]、SHTR-bit1
、SHTR-bit0
對應(yīng)圖2中的碼輸出鎖存器5的碼輸出d3、d2、d1、d0。
在圖3中，表3中的SHTR-bit1[12]、SHTR-bit0[12]、SHTR-bit1
、SHTR-bit0
對應(yīng)圖3中，分別由鎖存器LB12、LA12、LB0、LA0輸出的碼輸出d3、d2、d1、d0。
(實施例1)如圖2所示，復(fù)位后，移位寄存器1的串行輸入端Ax通過特征序列初始化預(yù)置開關(guān)6的一端將特征序列的反序列0000000111111110逐個串行輸入移位寄存器1和移位寄存器2構(gòu)成的16位寄存器組A，將其數(shù)據(jù)預(yù)置為特征序列0111111110000000，移位寄存器3的串行輸入端Ax通過特征序列初始化預(yù)置開關(guān)7的一端將特征序列的反序列1100011100111000逐個串行輸入移位寄存器3和移位寄存器4構(gòu)成的16位寄存器組B，將其數(shù)據(jù)預(yù)置為特征序列0001110011100011，特征序列的順序從低位0到高位16排列，此時鎖存器5的碼輸出為0000，即為制約競爭計數(shù)碼的0。
若需要遞增計數(shù)，將移位寄存器循環(huán)左移。移位寄存器1、2、3、4被開關(guān)預(yù)置后，當(dāng)CLK端出現(xiàn)第一個脈沖時，移位寄存器1和移位寄存器2的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?111111100000000，移位寄存器3和4的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?011100111000110，此時鎖存器5的碼輸出為0001，即為制約競爭計數(shù)碼的1；當(dāng)CLK端出現(xiàn)第二個脈沖時，移位寄存器1和移位寄存器2的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?111111000000001，移位寄存器3和4的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?111001110001100，此時鎖存器5的碼輸出為1001，即為制約競爭計數(shù)碼的2；當(dāng)CLK端出現(xiàn)第三個脈沖時，移位寄存器1和移位寄存器2的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?111110000000011，移位寄存器3和4的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?110011100011000，此時鎖存器5的碼輸出為1011，即為制約競爭計數(shù)碼的3，……依此進(jìn)行下去，直到CLK端出現(xiàn)第15個脈沖時，移位寄存器1和移位寄存器2的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?011111111000000，移位寄存器3和4的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?000111001110001，此時鎖存器5的碼輸出為0010，即為制約競爭計數(shù)碼的F，當(dāng)CLK端出現(xiàn)第16個脈沖時，移位寄存器1和移位寄存器2的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?111111110000000，移位寄存器3和4的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?001110011100011，這和初始被預(yù)置開關(guān)預(yù)置的特征序列完全相同，所以此時鎖存器5的碼輸出為0000，即為制約競爭計數(shù)碼的0，開始新一輪的計數(shù)。
若需要遞減計數(shù)，則原理與上述的相同，只是移位寄存器循環(huán)右移。當(dāng)CLK端出現(xiàn)第一個脈沖時，移位寄存器1和移位寄存器2的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?011111111000000，移位寄存器3和4的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?000111001110001，此時鎖存器5的碼輸出為0010，即為制約競爭計數(shù)碼的F；當(dāng)CLK端出現(xiàn)第二個脈沖時，移位寄存器1和移位寄存器2的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?001111111100000，移位寄存器3和4的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?100011100111000，此時鎖存器5的碼輸出為1010，即為制約競爭計數(shù)碼的E；當(dāng)CLK端出現(xiàn)第三個脈沖時，移位寄存器1和移位寄存器2的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?000111111110000，移位寄存器3和4的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?110001110011100，此時鎖存器5的碼輸出為1000，即為制約競爭計數(shù)碼的D，……依此進(jìn)行下去，直到CLK端出現(xiàn)第15個脈沖時，移位寄存器1和移位寄存器2的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?111111100000000，移位寄存器3和4的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?011100111000110，此時鎖存器5的碼輸出為0001，即為制約競爭計數(shù)碼的1，當(dāng)CLK端出現(xiàn)第16個脈沖時，移位寄存器1和移位寄存器2的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?111111110000000，移位寄存器3和4的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?001110011100011，這和初始被預(yù)置開關(guān)預(yù)置的特征序列完全相同，所以此時鎖存器5的碼輸出為0000，即為制約競爭計數(shù)碼的0，開始新一輪的計數(shù)。
(實施例2)
如圖3所示，初始化是通過開啟預(yù)置開關(guān)K使每個鎖存單元的預(yù)置管開啟，移位寄存器組A從LA0～LA15分別預(yù)充固定特征序列電位0111111110000000，移位寄存器組B從LB0～LB15分別預(yù)充固定特征序列電位0001110011100011，特征序列的順序為從低位0到高位16的排列，此時鎖存器LB12、LA12、LB0、LA0構(gòu)成的輸出碼輸出d3d2d1d0為0000，即為制約競爭計數(shù)碼的0。
移位寄存器組A、B的預(yù)置管被預(yù)置開關(guān)K關(guān)閉后，若需要遞增計數(shù)，當(dāng)CLK端出現(xiàn)第一個脈沖時，移位寄存器組A的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?111111100000000，移位寄存器組B的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?011100111000110，此時鎖存器LB12、LA12、LB0、LA0構(gòu)成的輸出碼d3d2d1d0為0001，即為制約競爭計數(shù)碼的1；當(dāng)CLK端出現(xiàn)第二個脈沖時，移位寄存器組A的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?111111000000001，移位寄存器組B的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?111001110001100，此時鎖存器LB12、LA12、LB0、LA0構(gòu)成的輸出碼d3d2d1d0為1001，即為制約競爭計數(shù)碼的2；當(dāng)CLK端出現(xiàn)第三個脈沖時，移位寄存器組A的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?111110000000011，移位寄存器組B的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?110011100011000，此時鎖存器LB12、LA12、LB0、LA0構(gòu)成的輸出碼d3d2d1d0為1011，即為制約競爭計數(shù)碼的3，……依此進(jìn)行下去，直到CLK端出現(xiàn)第15個脈沖時，移位寄存器組A的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?011111111000000，移位寄存器組B的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?000111001110001，此時鎖存器LB12、LA12、LB0、LA0構(gòu)成的輸出碼d3d2d1d0為0010，即為制約競爭計數(shù)碼的F，當(dāng)CLK端出現(xiàn)第16個脈沖時，移位寄存器組A的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?111111110000000，移位寄存器組B的16位數(shù)據(jù)循環(huán)左移一次，變?yōu)?001110011100011，這和初始被預(yù)置開關(guān)預(yù)置的特征序列完全相同，所以此時鎖存器LB12、LA12、LB0、LA0構(gòu)成的輸出碼d3d2d1d0為0000，即為制約競爭計數(shù)碼的0，開始新一輪的計數(shù)。
若需要遞減計數(shù)，則原理與上述的相同，只是移位寄存器循環(huán)右移。當(dāng)CLK端出現(xiàn)第一個脈沖時，移位寄存器組A的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?011111111000000，移位寄存器組B的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?000111001110001，此時鎖存器LB12、LA12、LB0、LA0構(gòu)成的輸出碼d3d2d1d0為0010，即為制約競爭計數(shù)碼的F；當(dāng)CLK端出現(xiàn)第二個脈沖時，移位寄存器組A的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?001111111100000，移位寄存器組B的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?100011100111000，此時鎖存器LB12、LA12、LB0、LA0構(gòu)成的輸出碼d3d2d1d0為1010，即為制約競爭計數(shù)碼的E；當(dāng)CLK端出現(xiàn)第三個脈沖時，移位寄存器組A的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?000111111110000，移位寄存器組B的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?110001110011100，此時鎖存器LB12、LA12、LB0、LA0構(gòu)成的輸出碼d3d2d1d0為1000，即為制約競爭計數(shù)碼的D，……依此進(jìn)行下去，直到CLK端出現(xiàn)第15個脈沖時，移位寄存器組A的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?111111100000000，移位寄存器組B的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?011100111000110，此時鎖存器LB12、LA12、LB0、LA0構(gòu)成的輸出碼d3d2d1d0為0001，即為制約競爭計數(shù)碼的1，當(dāng)CLK端出現(xiàn)第16個脈沖時，移位寄存器組A的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?111111110000000，移位寄存器組B的16位數(shù)據(jù)循環(huán)右移一次，變?yōu)?001110011100011，這和初始被預(yù)置開關(guān)預(yù)置的特征序列完全相同，所以此時鎖存器LB12、LA12、LB0、LA0構(gòu)成的輸出碼d3d2d1d0為0000，即為制約競爭計數(shù)碼的0，開始新一輪的計數(shù)。
以上是一個同相移位的實現(xiàn)制約競爭計數(shù)編碼技術(shù)方案。
本方案的核心思想是根據(jù)本制約競爭計數(shù)編碼的特征序列，構(gòu)建兩組移位寄存器，采用循環(huán)移位的方式，實現(xiàn)脈沖的計數(shù)功能。
本發(fā)明的有益效果是，可以采用較簡單的移位電路實現(xiàn)計數(shù)編碼電路，并且此計數(shù)電路具有制約競爭的特點，保證了計數(shù)數(shù)據(jù)的可靠性，在具有廣泛應(yīng)用的計數(shù)電路中有較高的技術(shù)使用價值。
權(quán)利要求
1.一種同相移位方式的制約競爭計數(shù)碼電路，包含16位移位寄存器(A)、16位移位寄存器(B)、4位碼輸出寄存器(C)、初始化預(yù)置開關(guān)(D)、初始化預(yù)置開關(guān)(E)，其特征在于，移位寄存器(A)的最高位和最低位首尾相接，移位寄存器(B)的最高位和最低位首尾相接，脈沖輸入信號分別接移位寄存器(A)和移位寄存器(B)的移位控制端口(CLK)，移位寄存器(A)被初始化預(yù)置開關(guān)(D)預(yù)置為固定的特征序列0111111110000000，移位寄存器(B)被初始化預(yù)置開關(guān)(E)預(yù)置為固定的特征序列0001110011100011，移位寄存器(B)并行輸出的由低到高的第12位和碼輸出寄存器(C)的數(shù)據(jù)最高輸入位(d3)連接，移位寄存器A并行輸出的由低位到高位的第12位和碼輸出寄存器C的數(shù)據(jù)次高位(d2)連接，移位寄存器(B)并行輸出的由低位到高位的第0位和碼輸出寄存器(C)的數(shù)據(jù)次低位(d1)連接，移位寄存器(A)并行輸出的由低位到高位的第0位和碼輸出寄存器(C)的數(shù)據(jù)最低位(d0)連接，由碼輸出寄存器(C)的輸出控制端控制輸出由高位(d3)到低位(d0)的4位制約競爭計數(shù)碼。
2.根據(jù)權(quán)利要求1所述的同相移位方式的制約競爭計數(shù)碼電路，其特征在于，包含移位寄存器(1)、移位寄存器(2)、移位寄存器(3)、移位寄存器(4)及鎖存器(5)，特征序列初始化預(yù)置開關(guān)(6)，特征序列初始化預(yù)置開關(guān)(7)，移位寄存器(1、2、3、4)的串行輸入端(Ax、Bx)都分別連結(jié)在一起，移位寄存器(1)的串行輸入端(Ax)通過特征序列初始化預(yù)置開關(guān)(6)的一端將由移位寄存器(1)和移位寄存器(2)構(gòu)成的上述16位移位寄存器(A)的16位數(shù)據(jù)通過特征序列的反序列0000000111111110的逐位串行輸入預(yù)置為特征序列011111111000000，移位寄存器(1)的并行輸出最高位端(Q7)接移位寄存器(2)的串行輸入端(Ax)，移位寄存器(2)的最高位端(Q7)通過特征序列初始化預(yù)置開關(guān)(6)的另一端接移位寄存器(1)的串行輸入端(Ax)，移位寄存器(3)的串行輸入端(Ax)通過特征序列初始化預(yù)置開關(guān)(7)的一端將由移位寄存器(3)和移位寄存器(4)構(gòu)成的上述16位移位寄存器(B)的16位數(shù)據(jù)通過特征序列的反序列1100011100111000的逐位串行輸入預(yù)置為特征序列0001110011100011，移位寄存器(3)的并行輸出最高位端(Q7)接移位寄存器(4)的串行輸入端(Ax)，移位寄存器(4)的并行輸出的最高位端(Q7)通過特征序列初始化預(yù)置開關(guān)(7)的另一端接移位寄存器(3)的串行輸入端(Ax)，移位寄存器(1、2、3、4)的時鐘端全部連結(jié)在一起，同時接脈沖計數(shù)輸入端，各個移位寄存器(1、2、3、4)的復(fù)位端(MR)也全部連結(jié)在一起接高電位，同時接鎖存器(5)的清零端(CLR)，移位寄存器(1)的并行輸出端(Q0)接鎖存器(5)的數(shù)據(jù)輸入端(D1)，移位寄存器(2)的并行輸出端(Q4)接鎖存器(5)的數(shù)據(jù)輸入端(D3)，移位寄存器(3)的并行輸出端(Q0)接鎖存器(5)的數(shù)據(jù)輸入端(D2)，移位寄存器(4)的并行輸出端(Q4)接鎖存器(5)的數(shù)據(jù)輸入端(D4)，鎖存器(5)的輸出控制端(C1和C2)連結(jié)在一起，其輸出端(Q4、Q3、Q2、Q1)由高到低地排列輸出4位的制約競爭計數(shù)碼(d3、d2、d1、d0)。
3.根據(jù)權(quán)利要求1所述的同相移位方式的制約競爭計數(shù)碼電路，其特征在于，包含由兩組16位鎖存器、兩組16位預(yù)置開關(guān)、以及兩組兩相16位移位控制開關(guān)構(gòu)成的兩組各16個數(shù)據(jù)鎖存單元，每個數(shù)據(jù)鎖存單元包含一個預(yù)置開關(guān)、一個時鐘開關(guān)和一個鎖存器，鎖存器由兩個首尾相接的倒相器組成，鎖存器的輸入端分別接預(yù)置開關(guān)的輸入端和時鐘開關(guān)的輸入端，鎖存器的輸出端接到下一個數(shù)據(jù)鎖存單元的時鐘開關(guān)的輸入端，依次順序連接成第1～16個數(shù)據(jù)鎖存單元，第16個數(shù)據(jù)鎖存單元的輸出端接到第1個數(shù)據(jù)鎖存單元的時鐘開關(guān)輸入端構(gòu)成第一組上述16位移位寄存器(A)，16位兩相移位開關(guān)分別控制的傳輸門的控制端各自連結(jié)在一起作為脈沖的輸入端，第二組上述16位移位寄存器(B)的構(gòu)成方式和第一組完全相同，第一組16位移位寄存器(A)的預(yù)置開關(guān)初始化為特征序列0111111110000000，第二組16位移位寄存器(B)的預(yù)置開關(guān)初始化為特征序列0001110011100011，碼的輸出是由第二組16位移位寄存器(B)的第12個數(shù)據(jù)鎖存單元(LB12)、第一組16位移位寄存器(A)的第12個數(shù)據(jù)鎖存單元(LA12)、第二組16位移位寄存器(B)的第0個數(shù)據(jù)鎖存單元(LB0)、第一組位移位寄存器(A)的第0個數(shù)據(jù)鎖存單元(LA0)組成，由高到低地排列輸出4位的制約競爭計數(shù)碼(d3、d2、d1、d0)。
4.根據(jù)權(quán)利要求1所述的同相移位方式的制約競爭計數(shù)碼電路，其特征在于，每一個計數(shù)脈沖到來時，兩個16位移位寄存器同步循環(huán)右移一位為遞減計數(shù)方式；每一個計數(shù)脈沖到來時，兩個16位移位寄存器同步循環(huán)左移一位為遞增計數(shù)方式。
全文摘要
本發(fā)明公開一種同相移位方式的制約競爭計數(shù)碼電路，包含16位移位寄存器(A)、16位移位寄存器(B)、4位碼輸出寄存器(C)、初始化預(yù)置開關(guān)(D)、初始化預(yù)置開關(guān)(E)，移位寄存器(A、B)的最高位和最低位首尾相接，移位寄存器(A、B)分別被初始化預(yù)置開關(guān)(D、E)預(yù)置為固定的特征序列，計數(shù)脈沖接16位寄存器的移位控制端口(CLK)，移位寄存器(B、A)的第0位分別接4位碼輸出鎖存器的低兩位，移位寄存器(B、A)的第12位，分別接4位碼輸出鎖存器的高兩位。經(jīng)過初始化預(yù)置后，輸入脈沖，通過同相移位可以實現(xiàn)計數(shù)，并輸出制約競爭計數(shù)碼。
文檔編號H03M7/14GK1921316SQ200610041210
公開日2007年2月28日 申請日期2006年7月28日 優(yōu)先權(quán)日2006年7月28日
發(fā)明者李冰 申請人:東南大學(xué)