專利名稱：電壓電平變換電路及半導(dǎo)體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在以多個不同的電源電壓工作的半導(dǎo)體集成電路裝置內(nèi)設(shè)置的電壓電平變換電路。
背景技術(shù)：
在半導(dǎo)體集成電路裝置、特別是在CMOS型半導(dǎo)體集成電路裝置中，為了使消耗功率低而發(fā)展電源電壓的低電壓化。例如，對由0.9V～1.1V這樣低的電壓驅(qū)動的半導(dǎo)體集成電路裝置供給信號的外部電路，例如由3.0V～3.6V的電源電壓驅(qū)動。這樣，在半導(dǎo)體集成電路裝置和驅(qū)動它的外部電路的電源電壓的值有所不同的情況下，在半導(dǎo)體集成電路裝置內(nèi)，為了實現(xiàn)與外部電路的接口，而設(shè)有對電壓電平進(jìn)行變換的電壓電平變換電路。
作為這種電壓電平變換電路，以往，例如已知(日本)特開平11-195975號公報的圖2(b)中記載的電壓電平變換電路。該公報中記載的電壓電平變換電路具有一對互補(bǔ)電路，所述一對互補(bǔ)電路具有NMOS晶體管及PMOS晶體管，低電壓電平的信號供給到一對NMOS晶體管的各柵極端子，并經(jīng)由另一個PMOS晶體管輸出升壓后的高電平的信號。
在上述以往電路中，在一個互補(bǔ)電路內(nèi)，在經(jīng)由PMOS晶體管輸出高電平的信號的狀態(tài)下，接著使NMOS晶體管為導(dǎo)通狀態(tài)來輸出低電平的信號時，PMOS晶體管和NMOS晶體管同時為導(dǎo)通狀態(tài)的期間變長，從而輸出信號從高電平到低電平的過渡期間變長。
為了解決它，在上述公報的圖3中記載的電壓電平變換電路中，對于一對互補(bǔ)電路內(nèi)的各PMOS晶體管串聯(lián)地連接用于電流斷路的PMOS晶體管。
但是，在這種電壓電平變換電路中，如果供給到NMOS晶體管的柵極端子的低電壓電平的信號下降，則正向電阻減小，所以不能謀求對輸出信號從高電平變化到低電平時的過渡期間的縮短改善。
發(fā)明內(nèi)容
本發(fā)明是考慮上述情況完成的，其目的是，提供一種可以謀求縮短輸出信號從高電平變化到低電平時的過渡期間的電壓電平變換電路及半導(dǎo)體集成電路裝置。
根據(jù)本發(fā)明的一個方案，提供一種電壓電平變換電路，包括第1極性的第1晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到第1電源電壓的供給端子，源極、漏極端子的另一個端子連接到信號輸出節(jié)點，進(jìn)行電平變換的差動信號的一個輸入信號供給到柵極端子；第1極性的第2晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到所述第1電源電壓的供給端子，進(jìn)行電平變換的差動信號的另一個輸入信號供給到柵極端子；第2極性的第3晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子及柵極端子連接到上述信號輸出節(jié)點；第2極性的第4晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子及柵極端子連接到上述第2晶體管的源極、漏極端子的另一個端子；第2極性的第5晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到第2電源電壓的供給端子，源極、漏極端子的另一個端子連接到所述第3晶體管的源極、漏極端子的另一個端子，柵極端子連接到所述第4晶體管的柵極端子；第2極性的第6晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到所述第2電源電壓的供給端子，源極、漏極端子的另一個端子連接到所述第4晶體管的源極、漏極端子的另一個端子，柵極端子連接到所述第3晶體管的柵極端子；第2極性的第7晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到所述第2電源電壓的供給端子，源極、漏極端子的另一個端子與所述信號輸出節(jié)點耦合，柵極端子連接到所述第5晶體管的柵極端子；以及第2極性的第8晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到所述第2電源電壓的供給端子，源極、漏極端子的另一個端子與所述第2晶體管的源極、漏極端子的另一個端子耦合，柵極端子連接到所述第6晶體管的柵極端子。
圖1是第1實施例的電壓電平變換電路的電路圖；圖2是表示對第1實施例電路及以往的電壓電平變換電路的輸入輸出特性進(jìn)行比較的特性圖；圖3是第2實施例的電壓電平變換電路的電路圖；圖4是第3實施例的電壓電平變換電路的電路圖；圖5是第4實施例的電壓電平變換電路的電路圖；圖6是第5實施例的半導(dǎo)體集成電路裝置的電路圖；以及圖7是表示對圖6所示的實施例電路及使用以往的電壓電平變換電路的輸出緩沖器的輸入輸出特性進(jìn)行比較的特性圖。
具體實施例方式
(第1實施例)圖1表示第1實施例的電壓電平變換電路。進(jìn)行電平變換的輸入信號In供給到以第1電源電壓VDD1進(jìn)行動作的第1倒相電路(Inverter)11。第1倒相電路11的輸出信號供給到以相同的第1電源電壓VDD1進(jìn)行動作的第2倒相電路12。即，通過第1及第2倒相電路11、12，生成具有第1振幅(GND～VDD1)的差動信號In、/In。再有，輸入信號In也具有GND～VDD1間的振幅。
在接地電壓GND(0V)的供給端子上，連接N溝道的MOS晶體管(以下，稱為NMOS晶體管)13的源極、漏極端子的一個端子。上述NMOS晶體管13的源極、漏極端子的另一個端子連接到信號Out的輸出節(jié)點。在上述NMOS晶體管13的柵極端子上供給上述差動信號In、/In的一個信號In。在接地電壓GND的供給端子上，連接NMOS晶體管14的源極、漏極端子的一個端子。在上述NMOS晶體管14的柵極端子上供給上述差動信號In、/In的另一個信號/In。
在上述輸出節(jié)點上，連接P溝道的MOS晶體管(以下，稱為PMOS晶體管)15的源極、漏極端子的一個端子及柵極端子。此外，在上述NMOS晶體管14的源極、漏極端子的另一個端子上連接PMOS晶體管16的源極、漏極端子的一個端子及柵極端子。
PMOS晶體管17的源極、漏極端子的一個端子連接到第2電源電壓VDD2的供給端子，源極、漏極端子的另一個端子連接到上述PMOS晶體管15的源極、漏極端子的另一個端子。上述PMOS晶體管17的柵極端子連接到上述PMOS晶體管16的柵極端子。
PMOS晶體管18的源極、漏極端子的一個端子連接到第2電源電壓VDD2的供給端子，源極、漏極端子的另一個端子連接到上述PMOS晶體管16的源極、漏極端子的另一個端子。上述PMOS晶體管18的柵極端子連接到上述PMOS晶體管15的柵極端子。
PMOS晶體管19的源極、漏極端子的一個端子連接到第2電源電壓VDD2的供給端子，源極、漏極端子的另一個端子連接到上述輸出節(jié)點。該PMOS晶體管19的柵極端子連接到上述PMOS晶體管17的柵極端子。
PMOS晶體管20的源極、漏極端子的一個端子連接到第2電源電壓VDD2的供給端子，源極、漏極端子的另一個端子連接到上述NMOS晶體管14的源極、漏極端子的另一個端子。該PMOS晶體管20的柵極端子連接到上述PMOS晶體管18的柵極端子。
這里，上述PMOS晶體管19的互導(dǎo)(Gm)設(shè)定得比NMOS晶體管13的互導(dǎo)小，并且PMOS晶體管20的互導(dǎo)設(shè)定得比NMOS晶體管14的互導(dǎo)小。此外，例如，第1電源電壓VDD1的值為0.9V，第2電源電壓VDD2的值為3.6V。
下面，說明上述結(jié)構(gòu)的電壓電平變換電路的動作。首先，輸入信號In從高電平(VDD＝0.9V)反轉(zhuǎn)到低電平(GND)時，第1倒相電路11的輸出信號/In為高電平(VDD1＝0.9V)，第2倒相電路12的輸出信號In為低電平(GND)。此時，NMOS晶體管13截止，NMOS晶體管14導(dǎo)通。
NMOS晶體管14導(dǎo)通時，該NMOS晶體管14的源極、漏極端子的另一個端子被放電至接地電位，從而使柵極端子連接到該端子的PMOS晶體管17、19一起導(dǎo)通。
另一方面，由于在此之前輸出節(jié)點的信號Out成為低電平(GND)，所以PMOS晶體管15導(dǎo)通。因此，輸出節(jié)點通過串聯(lián)經(jīng)由兩個PMOS晶體管17、15的路徑和僅經(jīng)由PMOS晶體管19的路徑向高電平(VDD2)急速地充電。輸出節(jié)點被充電時，若VDD2和信號Out的電平之差成為比PMOS晶體管15的閾值電壓的絕對值小，則PMOS晶體管15從導(dǎo)通狀態(tài)成為截止?fàn)顟B(tài)，僅通過互導(dǎo)小的PMOS晶體管19，進(jìn)行輸出節(jié)點的充電。在PMOS晶體管15成為截止?fàn)顟B(tài)時，信號Out被充電至充分接近VDD2的電平。
接著，在輸入信號In從低電平(GND)反轉(zhuǎn)到高電平(VDD1)時，第1倒相電路11的輸出信號/In為低電平(GND)，第2倒相電路12的輸出信號In為高電平(VDD1)。此時，NMOS晶體管13導(dǎo)通，NMOS晶體管14截止。通過NMOS晶體管13導(dǎo)通，輸出節(jié)點經(jīng)由該NMOS晶體管13被放電到低電平(GND)。但是，PMOS晶體管19仍然導(dǎo)通，在第2電源電壓VDD2的供給端子和接地電壓(GND)的供給端子之間流過貫通電流。此時，PMOS晶體管19的導(dǎo)通電流成為使信號Out下降到低電平時的阻礙?？墒?，PMOS晶體管19的互導(dǎo)比NMOS晶體管13的互導(dǎo)小，流過PMOS晶體管19的電流非常少，所以信號Out迅速地下降到接地電平。
另一方面，若信號Out成為低電平，則PMOS晶體管20導(dǎo)通，PMOS晶體管16和NMOS晶體管14的公共連接端子的信號從低電平(GND)向高電平(VDD2)依次上升。然后，若VDD2和該公共連接端子的電位之差比PMOS晶體管16或17的閾值電壓的絕對值小，則PMOS晶體管16及17從導(dǎo)通狀態(tài)成為截止?fàn)顟B(tài)。而且，與此同時，PMOS晶體管19也成為截止?fàn)顟B(tài)，從第2電源電壓VDD2的供給端子對輸出節(jié)點的充電停止。
圖2將上述實施例及前面的以往例公報的圖2(b)中記載的電壓電平變換電路的輸入輸出特性比較表示。這種情況下，輸入信號In是相同的，就輸出信號Out來說，上述實施例電路的輸出信號用特性A表示，以往電路的輸出信號用特性B表示。
在NMOS晶體管13導(dǎo)通從而輸出節(jié)點被放電到接地電位，信號Out從高電平變化到低電平時，在上述實施例電路的情況下，由于互導(dǎo)小，輸出節(jié)點通過驅(qū)動力弱的PMOS晶體管19產(chǎn)生的微小電流而被充電，所以如用特性A所示那樣，信號Out可以從VDD2電位急速地下降到GND電位。即，可以謀求輸出信號Out從高電平變化到低電平時的過渡期間的縮短。
相反，在前面的以往例公報的圖2(b)中記載的以往電路的情況下，在對輸出節(jié)點進(jìn)行放電的NMOS晶體管導(dǎo)通時，由于輸出節(jié)點通過具有與該NMOS晶體管同等的大驅(qū)動力的PMOS晶體管產(chǎn)生的大電流而被充電，所以如用特性B所示那樣，在信號Out從VDD2電位下降到GND電位時需要非常長的過渡期間。
(第2實施例)圖3表示第2實施例的電壓電平變換電路。第2實施例的電壓電平變換電路，與圖1所示的第1實施例電路相比，不同點僅在于，為了進(jìn)一步減小流過PMOS晶體管19、20的電流，對于PMOS晶體管19、20，將作為電阻性元件的PMOS晶體管21、22的源極、漏極端子間串聯(lián)連接，其他結(jié)構(gòu)與圖1相同。
再有，為了充分提高新追加的PMOS晶體管21、22的導(dǎo)通電阻值，供給到各自的柵極端子的直流偏置電壓VBIAS的值優(yōu)選小于等于從第2電源電壓VDD2減去PMOS晶體管21、22的閾值電壓的絕對值VthP之后的值，即小于等于(VDD2-|VthP|)。
在該實施例的電壓電平變換電路中，與第1實施例電路同樣，可獲得能夠縮短輸出信號Out從高電平變化到低電平時的過渡期間的效果，并且即使所輸入的差動信號In、/In的振幅變得更小，也可進(jìn)行電平變換。即，即使差動信號被低電壓化，也可確保動作范圍寬。
(第3實施例)圖4表示第3實施例的電壓電平變換電路。該實施例的電壓電平變換電路與圖1所示的第1實施例電路相比，不同點僅在于，為了進(jìn)一步減小流過PMOS晶體管19、20的電流，對于PMOS晶體管19、20，串聯(lián)連接作為電阻性元件的電阻元件23、24，其他結(jié)構(gòu)與圖1相同。
即使是該實施例的電壓電平變換電路，也可以獲得與第2實施例的情況同樣的效果。
(第4實施例)圖5表示第4實施例的電壓電平變換電路。該實施例的電壓電平變換電路與圖1所示的第1實施例電路相比，不同點僅在于，為了提高供給差動信號的一對NMOS晶體管13、14的驅(qū)動力，使用閾值電壓比NMOS晶體管13、14更低的NMOS晶體管13B、14B，其他結(jié)構(gòu)與圖1相同。
在該實施例的電壓電平變換電路中，不僅可以獲得與第1實施例同樣的效果，而且即使差動信號被低電壓化，也可以獲得能夠確保動作范圍寬的效果。再有，MOS晶體管的閾值電壓一般可通過對溝道區(qū)域的雜質(zhì)離子的注入量的控制、柵極絕緣膜的膜厚度的調(diào)整、晶體管的元件尺寸的調(diào)整等方式設(shè)定。
再有，對于該第4實施例的電壓電平變換電路，通過追加圖3所示的PMOS晶體管21、22、或圖4所示的電阻元件23、24，也可以進(jìn)一步減小流過PMOS晶體管19、20的電流的值。
(第5實施例)圖6表示在輸出部包括了前面說明的第1、第2、第3、及第4各實施例的電壓電平變換電路的第5實施例的半導(dǎo)體集成電路裝置。
輸出部30包括PMOS晶體管構(gòu)成的第1輸出晶體管31；NMOS晶體管構(gòu)成的第2輸出晶體管32；被輸入進(jìn)行電平變換的第1差動信號的第1電壓電平變換電路33；被輸入進(jìn)行電平變換的第2差動信號的第2電壓電平變換電路34；將第1電壓電平變換電路33的輸出信號反轉(zhuǎn)后供給到第1輸出晶體管31的柵極端子的倒相電路35；以及將第2電壓電平變換電路34的輸出信號反轉(zhuǎn)后供給到第2輸出晶體管32的柵極端子的倒相電路36。
第1輸出晶體管31的源極、漏極端子的一個端子連接到電源電壓(VDD2)的供給端子，源極、漏極端子的另一個端子連接到外部輸出端子37。上述第1輸出晶體管31的柵極端子上連接倒相電路35的輸出端子。第2輸出晶體管32的源極、漏極端子的一個端子連接到接地電壓(GND)的供給端子，源極、漏極端子的另一個端子連接到上述外部輸出端子37。上述第2輸出晶體管32的柵極端子上連接倒相電路36的輸出端子。再有，上述兩個倒相電路35、36以電源電壓VDD2進(jìn)行動作。
第1、第2電壓電平變換電路33、34具有從前面說明的第1、第2、第3、及第4實施例中任何一個實施例的電壓電平變換電路中除去了第1、第2倒相電路11、12的結(jié)構(gòu)。第1、第2電壓電平變換電路33、34也以電源電壓VDD2進(jìn)行動作。
具有倒相電路41、42、43、44、45、“或非”門電路46、以及“與非”門電路47的控制電路48，根據(jù)輸入信號A及啟用信號EN，生成供給到上述第1、第2電壓電平變換電路33、34的第1、第2差動信號。該控制電路48內(nèi)的各門電路分別以電源電壓VDD1(VDD1＜VDD2)進(jìn)行動作。
圖6所示的半導(dǎo)體集成電路裝置構(gòu)成將輸入信號A進(jìn)行電平變換后輸出的輸出緩沖器。
這時，在啟用信號EN為高電平(VDD1)時，無論輸入信號A的電平如何，“或非”門電路46的輸出信號成為低電平(GND)，“與非”門電路47的輸出信號成為高電平(VDD1)，供給到第1電壓電平變換電路33的與先前的差動信號/In、In相當(dāng)?shù)男盘柍蔀榈碗娖?、高電平，供給到第2電壓電平變換電路34的與先前的差動信號/In、In相當(dāng)?shù)男盘柍蔀楦唠娖?、低電平?br>
此時，第1電壓電平變換電路33的輸出信號成為低電平(GND)，第2電壓電平變換電路34的輸出信號成為高電平(VDD2)。如前面說明的那樣，第1、第2電壓電平變換電路33、34的輸出信號的高電平的信號從VDD1電位被電平變換到VDD2電位。而且，倒相電路35的輸出信號成為高電位(VDD2)，倒相電路36的輸出信號成為低電位(GND)，第1、第2輸出晶體管31、32都成為截止?fàn)顟B(tài)。即，這種情況下，外部輸出端子37成為高阻抗?fàn)顟B(tài)。
啟用信號EN為低電平(GND)時，“或非”門電路46及“與非”門電路47的輸出信號成為與輸入信號A對應(yīng)的電平，與輸入信號A的電平對應(yīng)的第1、第2差動信號被供給到第1、第2電壓電平變換電路33、34。例如，輸入信號A為低電平(GND)時，“或非”門電路46及“與非”門電路47的輸出信號都成為低電平(GND)，第1、第2電壓電平變換電路33、34的輸出信號也都成為低電平(GND)。此時，第1輸出晶體管31成為截止?fàn)顟B(tài)，第2輸出晶體管32成為導(dǎo)通狀態(tài)。即，這種情況下，外部輸出端子37的信號Z成為低電位(GND)。
另一方面，在啟用信號EN為低電平(GND)，并且輸入信號A為高電平(VDD1)時，“或非”門電路46及“與非”門電路47的輸出信號都成為高電平(VDD1)，第1、第2電壓電平變換電路33、34的輸出信號也都成為高電平(VDD2)。此時，第1輸出晶體管31成為導(dǎo)通狀態(tài)，第2輸出晶體管32成為截止?fàn)顟B(tài)。即，這種情況下，外部輸出端子37的信號Z成為高電位(VDD2)。
在這樣的結(jié)構(gòu)的半導(dǎo)體集成電路裝置中，由于可以謀求第1、第2電壓電平變換電路33、34的輸出信號從高電位過渡到低電位時的過渡期間的縮短，所以可以縮短輸出緩沖器的輸入輸出信號間的延遲時間。
圖7將使用了圖6所示的實施例及先前的以往例公報的圖2(b)中記載的電壓電平變換電路的輸出緩沖器的輸入輸出特性比較表示。再有，橫軸表示電源電壓VDD1(V)，縱軸表示輸出緩沖器的延遲時間(Delay Time)(nS)。就延遲時間來說，上述實施例電路用特性A表示，以往電路用特性B表示。
從圖7可知，即使在電源電壓VDD1V的值為0.9V的情況下，與以往相比，也實現(xiàn)了延遲時間的縮短，但隨著電源電壓VDD1(V)的值下降，縮短延遲時間的效果更加明顯。
對于本領(lǐng)域技術(shù)人員來說，附加的優(yōu)點和改進(jìn)將容易地實現(xiàn)。因此，在其更寬廣的方面，本發(fā)明不限于上述展示及說明的特定的細(xì)節(jié)和代表性的實施方式。當(dāng)然，在不脫離由所附的權(quán)利要求及其等同物所限定的總發(fā)明構(gòu)思的精神或范圍的情況下，可以進(jìn)行各種改進(jìn)。
本申請基于并要求2005年3月29日申請的日本專利申請No.2005-095442的優(yōu)先權(quán)，其全部內(nèi)容在此通過引用被結(jié)合。
權(quán)利要求
1.一種電壓電平變換電路，包括第1極性的第1晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到第1電源電壓的供給端子，源極、漏極端子的另一個端子連接到信號輸出節(jié)點，進(jìn)行電平變換的差動信號的一個輸入信號供給到柵極端子；第1極性的第2晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到所述第1電源電壓的供給端子，進(jìn)行電平變換的差動信號的另一個輸入信號供給到柵極端子；第2極性的第3晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子及柵極端子連接到所述信號輸出節(jié)點；第2極性的第4晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子及柵極端子連接到所述第2晶體管的源極、漏極端子的另一個端子；第2極性的第5晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到第2電源電壓的供給端子，源極、漏極端子的另一個端子連接到所述第3晶體管的源極、漏極端子的另一個端子，柵極端子連接到所述第4晶體管的柵極端子；第2極性的第6晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到所述第2電源電壓的供給端子，源極、漏極端子的另一個端子連接到所述第4晶體管的源極、漏極端子的另一個端子，柵極端子連接到所述第3晶體管的柵極端子；第2極性的第7晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到所述第2電源電壓的供給端子，源極、漏極端子的另一個端子與所述信號輸出節(jié)點耦合，柵極端子連接到所述第5晶體管的柵極端子；以及第2極性的第8晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到所述第2電源電壓的供給端子，源極、漏極端子的另一個端子與所述第2晶體管的源極、漏極端子的另一個端子耦合，柵極端子連接到所述第6晶體管的柵極端子。
2.如權(quán)利要求1所述的電壓電平變換電路，其中，所述差動信號的一個信號和另一個信號的各自的振幅的電位差比所述第1、第2電源電壓間的電位差小。
3.如權(quán)利要求1所述的電壓電平變換電路，其中，還包括第1電阻性元件，連接在所述第7晶體管的源極、漏極端子的另一個端子和所述信號輸出節(jié)點之間；以及第2電阻性元件，連接在所述第8晶體管的源極、漏極端子的另一個端子和所述第2晶體管的源極、漏極端子的另一個端子之間。
4.如權(quán)利要求3所述的電壓電平變換電路，其中，所述第1、第2電阻性元件分別具有第2極性的第9、第10晶體管，所述第2極性的第9、第10晶體管具有源極、漏極端子及柵極端子，對柵極端子供給直流偏置電壓。
5.如權(quán)利要求3所述的電壓電平變換電路，其中，所述第1、第2電阻性元件分別具有電阻元件。
6.如權(quán)利要求1所述的電壓電平變換電路，其中，所述第7、第8晶體管的各自的互導(dǎo)被設(shè)定為比所述第1、第2晶體管的各自的互導(dǎo)小。
7.如權(quán)利要求1所述的電壓電平變換電路，其中，所述第1極性為N溝道，所述第2極性為P溝道。
8.一種半導(dǎo)體集成電路裝置，包括第2極性的第1輸出晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到第2電源電壓的供給端子，源極、漏極端子的另一個端子連接到信號輸出端子；第1極性的第2輸出晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到第1電源電壓的供給端子，源極、漏極端子的另一個端子連接到所述信號輸出端子；第1電壓電平變換電路，具有第1信號輸出節(jié)點，被供給進(jìn)行電平變換的第1差動信號，向所述第1信號輸出節(jié)點輸出第1信號，所述第1信號具有比所述第1差動信號的振幅大的振幅；第2電壓電平變換電路，具有第2信號輸出節(jié)點，被供給進(jìn)行電平變換的第2差動信號，向所述第2信號輸出節(jié)點輸出第2信號，所述第2信號具有比所述第2差動信號的振幅大的振幅；第1倒相電路，接收所述第1信號輸出節(jié)點的信號，對所述第1輸出晶體管的柵極端子輸出信號；以及第2倒相電路，接收所述第2信號輸出節(jié)點的信號，對所述第2輸出晶體管的柵極端子輸出信號，所述第1及第2電壓電平變換電路分別包括第1極性的第1晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到所述第1電源電壓的供給端子，源極、漏極端子的另一個端子連接到所述第1或第2信號輸出節(jié)點，進(jìn)行電平變換的第1或第2差動信號的一個輸入信號供給到柵極端子；第1極性的第2晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到所述第1電源電壓的供給端子，進(jìn)行電平變換的第1或第2差動信號的另一個輸入信號供給到柵極端子；第2極性的第3晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子及柵極端子連接到所述第1或第2信號輸出節(jié)點；第2極性的第4晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子及柵極端子連接到所述第2晶體管的源極、漏極端子的另一個端子；第2極性的第5晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到第2電源電壓的供給端子，源極、漏極端子的另一個端子連接到所述第3晶體管的源極、漏極端子的另一個端子，柵極端子連接到所述第4晶體管的柵極端子；第2極性的第6晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到所述第2電源電壓的供給端子，源極、漏極端子的另一個端子連接到所述第4晶體管的源極、漏極端子的另一個端子，柵極端子連接到所述第3晶體管的柵極端子；第2極性的第7晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到所述第2電源電壓的供給端子，源極、漏極端子的另一個端子與所述第1或第2信號輸出節(jié)點耦合，柵極端子連接到所述第5晶體管的柵極端子；以及第2極性的第8晶體管，具有源極、漏極端子及柵極端子，源極、漏極端子的一個端子連接到所述第2電源電壓的供給端子，源極、漏極端子的另一個端子與所述第2晶體管的源極、漏極端子的另一個端子耦合，柵極端子連接到所述第6晶體管的柵極端子。
9.如權(quán)利要求8所述的半導(dǎo)體集成電路裝置，其中，還包括第1電阻性元件，連接在所述第7晶體管的源極、漏極端子的另一個端子和所述信號輸出節(jié)點之間；以及第2電阻性元件，連接在所述第8晶體管的源極、漏極端子的另一個端子和所述第2晶體管的源極、漏極端子的另一個端子之間。
10.如權(quán)利要求9所述的半導(dǎo)體集成電路裝置，其中，所述第1、第2電阻性元件分別具有第2極性的第9、第10晶體管，所述第2極性的第9、第10晶體管具有源極、漏極端子及柵極端子，對柵極端子供給直流偏置電壓。
11.如權(quán)利要求9所述的半導(dǎo)體集成電路裝置，其中，所述第1、第2電阻性元件分別具有電阻元件。
12.如權(quán)利要求8所述的半導(dǎo)體集成電路裝置，其中，所述第7、第8晶體管的各自的互導(dǎo)被設(shè)定為比所述第1、第2晶體管的各自的互導(dǎo)小。
13.如權(quán)利要求8所述的半導(dǎo)體集成電路裝置，其中，所述第1極性為N溝道，所述第2極性為P溝道。
全文摘要
本發(fā)明的目的是提供可以縮短輸出信號從高電平變化到低電平時的過渡期間的電壓電平變換電路及半導(dǎo)體集成電路裝置。對第1、第2晶體管的柵極端子供給差動信號。第3晶體管的一端及柵極端子連接到信號輸出節(jié)點。第4晶體管的一端及柵極端子連接到第2晶體管的另一端。第5晶體管連接到電源端子和第3晶體管的另一端之間，柵極端子連接到第2及第4晶體管的公共連接節(jié)點。第6晶體管連接到電源端子和第4晶體管的另一端之間，柵極端子連接到信號輸出節(jié)點。第7晶體管插入在電源端子和信號輸出節(jié)點之間，柵極端子連接到第5晶體管的柵極端子。第8晶體管插入在電源端子和第2及第4晶體管的公共連接節(jié)點之間，柵極端子連接到第6晶體管的柵極端子。
文檔編號H03K19/0185GK1841933SQ200610071659
公開日2006年10月4日 申請日期2006年3月29日 優(yōu)先權(quán)日2005年3月29日
發(fā)明者佐藤洋一, 鈴木宏明 申請人:株式會社東芝