專利名稱:通用時鐘同步器及通用時鐘同步方法
技術領域:
本發(fā)明涉及一種時鐘同步器,尤其涉及一種應用于不同時鐘域中傳送脈沖的時鐘同步器,本發(fā)明還涉及一種于不同時鐘域中傳送脈沖的同步方法。
背景技術:
同步數字設計需要至少一個時鐘信號源來進行運作,而利用周期不相關或周期關系未知的時鐘信號(異步時鐘)來運作的兩數字電路方塊間也常有通訊的需要,使用時鐘A的同步邏輯觸發(fā)器通常稱為屬于時鐘域(clockdomain)A,以此類推,使用時鐘B的同步邏輯觸發(fā)器則稱為屬于時鐘域B。另外,在許多設計中,異步時鐘間的周期關系是已知的,但是卻不是固定的,可能會因軟件控制及硬件能源管理要求等因素而使得時鐘周期比改變,這些異步連接會造成問題,因而需要某些同步方法以確保不同電路方塊間的正常通訊,如果異步時鐘的周期比為固定值,那么可以據此設計電路,送入一個輸入控制信號,其脈沖寬度等于時鐘信號A的一個周期,就會產生一個控制信號,其脈沖寬度等于時鐘信號B的一個周期(與時鐘域B同步),不過當時鐘信號A的周期大于時鐘信號B的周期,其電路會和時鐘信號B的周期大于時鐘信號A的周期的電路不同,如果時鐘周期比不固定,則處理方式分為三種。
第一種是當時鐘信號A的周期永遠小于時鐘信號B的周期,圖1顯示用于同步脈沖的已知電路,其中可以適當地增加或減少時鐘域A的觸發(fā)器11及或門12輸入的數目,使得所產生屬于時鐘域A的脈沖寬度能確?;蜷T12輸出的脈沖寬度不超過時鐘信號B的兩個周期,屬于時鐘域A的觸發(fā)器11的輸出Q必須與一常值“0”經過多工處理,于改變時鐘A的周期時提供適當的寬度;第二種是當時鐘周期比變得非常小,則如圖2所示,可利用計數器14及比較電路15取代圖1的串接觸發(fā)器11,以減少邏輯單元及存儲元件;第三種則是當時鐘信號A的周期永遠大于時鐘信號B的周期,圖3顯示此時用于同步脈沖的已知電路,只要一個簡單的邊沿檢測器(edge detector)就可以根據時鐘域A的脈沖信號的邊沿而產生時鐘域B的脈沖信號。
然而,如果時鐘周期比的差異太大,則需要大量的串接觸發(fā)器11與額外的觸發(fā)器13(如圖1),以避免進入屬于時鐘域B的同步器前的競態(tài)條件(race condition),或是如圖2中使用格雷式計數器(Gray counter)14與比較電路15,在時鐘信號A的周期永遠大于時鐘信號B的周期的情況下,仍可使用圖3的電路結構。如果時鐘信號A和時鐘信號B的頻率相同,但是彼此的相位關系不確定,則信號pulse_in必須與時鐘域A中經副沿觸發(fā)的觸發(fā)器所延遲的信號pulse_in進行或運算,或是必須使用組合延遲電路,但是此類使用大量的觸發(fā)器或限定時鐘周期比范圍的方式通常不符合設計要求。
發(fā)明內容
本發(fā)明提供一種通用時鐘同步器及通用時鐘同步方法,不再需要限定兩時鐘域間的周期比。
本發(fā)明為一種時鐘同步器,應用于從第一電路方塊傳送第一脈沖信號至第二電路方塊,該第一電路方塊及第二電路方塊利用第一時鐘信號及第二時鐘信號運作,該時鐘同步器包含第一延遲方塊,耦接于該第一電路方塊,其接收該第一電路方塊送出的第一脈沖信號,并根據該第一脈沖信號、該第一時鐘信號與反饋信號而輸出第一開始信號;第一同步電路,耦接于該第一延遲方塊,其根據該第一開始信號與該第二時鐘信號而輸出第二開始信號;第二延遲方塊,耦接于該第一同步電路,其根據該第二開始信號與該第二時鐘信號而輸出結束信號;第二同步電路,耦接于該第一同步電路,其根據該第二開始信號與該第一時鐘信號而輸出該反饋信號,供該第一延遲方塊與該第一脈沖信號進行邏輯運算;以及邏輯單元,耦接于該第二電路方塊、該第一同步電路與該第二延遲方塊,其根據該第二開始信號、該結束信號與該第二時鐘信號而輸出第二脈沖信號送至該第二電路方塊。
根據上述構想,本發(fā)明所述的時鐘同步器,其中該第一延遲方塊包含第一邏輯門,耦接于該第一電路方塊,其根據該第一脈沖信號與該第一時鐘信號而輸出異步信號;第一觸發(fā)器,其異步輸入端耦接于該第一邏輯門,其根據該異步信號與該第一時鐘信號而輸出該第一開始信號;以及第二邏輯門,耦接于該第二同步電路與該第一觸發(fā)器,其根據該反饋信號、該第一電路方塊輸出的復位信號及該第一時鐘信號而輸出清除信號送至該第一觸發(fā)器的清除端,用以清除該第一觸發(fā)器的輸出。
根據上述構想,本發(fā)明所述的時鐘同步器,其中還包含第三邏輯門,耦接于該第二同步電路與該第一觸發(fā)器,其根據該反饋信號與該第一開始信號而輸出就緒信號送至該第一電路方塊,用以控制該第一電路方塊輸出次一脈沖信號。
根據上述構想,本發(fā)明所述的時鐘同步器,其中該第三邏輯門為或非門。
根據上述構想,本發(fā)明所述的時鐘同步器,其中還包含第四邏輯門,耦接于該第二同步電路與該第一觸發(fā)器,其根據該反饋信號與該第一時鐘信號而輸出數據信號給該第一觸發(fā)器的數據輸入端,其中該第一觸發(fā)器根據該數據信號而從其數據輸出端輸出該第一開始信號。
根據上述構想,本發(fā)明所述的時鐘同步器,其中該第四邏輯門為反相器。
根據上述構想,本發(fā)明所述的時鐘同步器,其中該第二邏輯門為與門,而該反饋信號經反相后輸入該與門。
根據上述構想,本發(fā)明所述的時鐘同步器,其中該第一邏輯門為或門。
根據上述構想,本發(fā)明所述的時鐘同步器,其中該邏輯單元包含與門,而該結束信號經反相后輸入該與門。
根據上述構想,本發(fā)明所述的時鐘同步器,其中該第一同步電路包含兩個串接的觸發(fā)器,其分別由該第二時鐘信號所觸發(fā)。
根據上述構想,本發(fā)明所述的時鐘同步器,其中該第二同步電路包含兩個串接的觸發(fā)器,其分別由該第一時鐘信號所觸發(fā)。
本發(fā)明的另一實施例為一種時鐘同步器,應用于從第一電路方塊傳送第一脈沖信號至第二電路方塊,該第一電路方塊及第二電路方塊利用第一時鐘信號及第二時鐘信號運作,該時鐘同步器包含第一邏輯門,耦接于該第一電路方塊,其根據該第一電路方塊送出的該第一脈沖信號而產生異步信號;第一觸發(fā)器,其異步輸入端耦接于該第一邏輯門,其根據該異步信號與該第一時鐘信號而輸出第一開始信號;第一同步電路,耦接于該第一觸發(fā)器,其根據該第一開始信號與該第二時鐘信號而輸出第二開始信號;第二觸發(fā)器,耦接于該第一同步電路,其根據該第二開始信號與該第二時鐘信號而輸出結束信號;第二同步電路,耦接于該第一同步電路,其根據該第二開始信號與該第一時鐘信號而輸出反饋信號,供該第一邏輯門與該第一脈沖信號進行邏輯運算;以及第二邏輯門,耦接于該第二電路方塊、該第一同步電路與該第二觸發(fā)器,其根據該第二開始信號、該結束信號與該第二時鐘信號而輸出第二脈沖信號,送至該第二電路方塊。
根據上述構想,本發(fā)明所述的時鐘同步器,其中還包括第三邏輯門,耦接于該第二同步電路與該第一觸發(fā)器,其根據該反饋信號與該第一開始信號而輸出就緒(ready)信號,該就緒信號傳送至該第一電路方塊,用以控制該第一電路方塊輸出次一脈沖信號。
根據上述構想,本發(fā)明所述的時鐘同步器,其中該第三邏輯門為或非門。
根據上述構想,本發(fā)明所述的時鐘同步器,其中還包括第四邏輯門,耦接于該第二同步電路與該第一觸發(fā)器,其根據該反饋信號與該第一時鐘信號而輸出數據信號送至該第一觸發(fā)器的數據輸入端,而該第一觸發(fā)器則根據該數據信號從其數據輸出端輸出該第一開始信號。
根據上述構想,本發(fā)明所述的時鐘同步器,其中該第四邏輯門為反相器。
根據上述構想,本發(fā)明所述的時鐘同步器,其中還包括第五邏輯門,耦接于該第二同步電路與該第一觸發(fā)器,其根據該反饋信號、該第一電路方塊所輸出的復位(reset)信號與該第一脈沖信號而產生清除信號,該清除信號送至該第一觸發(fā)器的清除端,用以清除該第一觸發(fā)器的輸出。
根據上述構想,本發(fā)明所述的時鐘同步器,其中該第五邏輯門為與門,該反饋信號經反相運算后再輸入該與門。
根據上述構想,本發(fā)明所述的時鐘同步器,其中該第一邏輯門為或門。
根據上述構想,本發(fā)明所述的時鐘同步器,其中該第二邏輯門為與門,該結束信號經反相運算后再輸入該與門。
根據上述構想,本發(fā)明所述的時鐘同步器,其中該第一同步電路包含兩個串接的觸發(fā)器,其分別由該第二時鐘信號所觸發(fā)。
根據上述構想,本發(fā)明所述的時鐘同步器,其中該第二同步電路包含兩個串接的觸發(fā)器,其分別由該第一時鐘信號所觸發(fā)。
本發(fā)明的又一方面為一種同步方法,應用于分別利用第一時鐘信號及第二時鐘信號運作的第一電路方塊與第二電路方塊之間,該同步方法包含步驟對該第一電路方塊輸出的第一脈沖信號及反饋信號進行邏輯運算,以產生異步信號;根據該異步信號的第一邏輯狀態(tài)而延遲數據信號,以產生第一開始信號,或是根據該異步信號的第二邏輯狀態(tài)而保持該第一開始信號為第一固定邏輯狀態(tài);根據該第二時鐘信號而延遲該第一開始信號,以產生第二開始信號;根據該第一時鐘信號而延遲該第二開始信號,以產生該反饋信號;根據該第二時鐘信號而延遲該第二開始信號,以產生結束信號;以及對該第二開始信號及該結束信號進行邏輯運算,以輸出第二脈沖信號送至該第二電路方塊。
根據上述構想,本發(fā)明所述的同步方法,其中該數據信號為該反饋信號經反相運算而得。
根據上述構想,本發(fā)明所述的同步方法,其中還包含步驟對該反饋信號與該第一開始信號進行或非運算,以產生就緒信號;以及根據該就緒信號的邏輯狀態(tài)而控制輸出次一脈沖信號。
根據上述構想,本發(fā)明所述的同步方法,其中還包含步驟對該反饋信號進行反相運算;根據該第一時鐘信號而對該反相的反饋信號及該第一電路方塊輸出的復位信號進行與運算,以產生清除信號;以及根據該清除信號的邏輯狀態(tài)而保持該第一開始信號為第二固定邏輯狀態(tài)。
根據上述構想,本發(fā)明所述的同步方法,其中該異步信號為對該第一脈沖信號及該反饋信號進行或運算而得。
根據上述構想,本發(fā)明所述的同步方法,還包含對該結束信號反相的步驟,其中該第二脈沖信號為對該第二開始信號及經過反相的該結束信號進行與運算而得。
本發(fā)明通過下列附圖及詳細說明,得到更深入的了解圖1為公知用于從低時鐘周期域傳送脈沖信號至高時鐘周期域的時鐘同步器的電路方塊圖。
圖2為公知用于從極低時鐘周期域傳送脈沖信號至極高時鐘周期域的時鐘同步器的電路方塊圖。
圖3為公知用于從高時鐘周期域傳送脈沖信號至低時鐘周期域的時鐘同步器的電路方塊圖。
圖4(a)為本發(fā)明用于兩時鐘域間傳送脈沖的時鐘同步器的電路方塊圖。
圖4(b)為圖4(a)所示時鐘同步器的細部電路方塊圖。
圖4(c)為圖4(b)所示時鐘同步器的同步電路的電路方塊圖。
圖5為自低時鐘周期域傳送脈沖信號至高時鐘周期域的波形圖。
圖6為自低時鐘周期域傳送脈沖信號至高時鐘周期域的波形圖。
圖7為自高時鐘周期域傳送脈沖信號至低時鐘周期域的波形圖。
圖8為示出本發(fā)明同步方法的流程圖。
其中,附圖標記說明如下11、13、30、31、231、234 觸發(fā)器12、15、230 或門14 計數器21 第一方塊電路22 第二方塊電路23 第一延遲方塊24 第二延遲方塊27 第一邏輯單元28 第二邏輯單元232 或非門 233 第一同步電路235、238 與門236 第二同步電路具體實施方式
請先參見圖4(a),其中時鐘域A的第一電路方塊21利用時鐘信號a_clk運作,輸出脈沖信號a_pulse,通過圖4(a)的時鐘同步器,脈沖信號a_pulse轉換成以時鐘信號b_clk運作的脈沖信號b_pluse,然后傳送至時鐘域B的第二電路方塊22,本發(fā)明的時鐘同步器包含第一延遲方塊23、第二延遲方塊24、第一同步電路233、第二同步電路236、第一邏輯單元27及第二邏輯單元28。在時鐘同步器中,第一延遲方塊23耦接于第一電路方塊21并從其接收脈沖信號a_pulse和時鐘信號a_clk,第一延遲方塊23同時耦接于第一同步電路233,根據時鐘信號a_pulse和時鐘信號a_clk產生異步信號a_async,并根據時鐘信號a_clk而輸出開始信號a_start。第一同步電路233進行同步操作,根據時鐘信號b_clk產生另一開始信號b_start,第一同步電路233還耦接于第二延遲方塊24,根據時鐘信號b_clk而延遲開始信號b_start以輸出結束信號b_end,接著第一邏輯單元27對開始信號b_start和結束信號b_end進行邏輯運算,即可得到預備輸入至第二電路方塊22的脈沖信號b_pulse。另一方面,開始信號b_start還被傳送至第二同步電路236,第二同步電路236著手進行另一同步操作,根據時鐘信號a_clk而產生反饋信號a_fdbk,接著第二邏輯單元28對反饋信號a_fdbk和開始信號a_start進行邏輯運算,可得到就緒信號a_ready,將回送至第一電路方塊21以控制下一個脈沖信號的輸出。
圖4(a)的時鐘同步器可以圖4(b)所示的實施例進行,其中第一延遲方塊23包含或門(邏輯門)230、第一觸發(fā)器231、反相器237和與門(邏輯門)238,第二延遲方塊24包含第二觸發(fā)器234,第一邏輯單元27包含與門(邏輯門)235,而第二邏輯單元28包含或非門(邏輯門)232?;蜷T230的輸入端耦接于第一電路方塊21的輸出端,而輸出端則耦接于第一觸發(fā)器231的輸入端,第一觸發(fā)器231的其它輸入端則分別耦接于第一電路方塊21、反向器237以及與門238等元件的輸出端,至于第一觸發(fā)器231的輸出端則耦接于第一同步電路233的輸入端,其輸出端同時也經過或非門232而耦接于第一電路方塊21的輸入端,或門230的另一輸入端耦接于第二同步電路236的輸出端,而第二同步電路236的輸入端則耦接于第一同步電路的輸出端,第一同步電路233的輸出端還耦接于第二觸發(fā)器234和與門235的一個輸入端,第二觸發(fā)器234的輸出端耦接于與門235的另一反相輸入端,與門235的輸出端耦接于第二電路方塊22的輸入端。本實施例中的或門230、或非門232、與門235和與門238統(tǒng)稱為“邏輯門”,本領域技術人員都知道上述的或門、與門和或非門可用其它一個或多個邏輯門替代,因此這些門可稱為“邏輯門”。圖4(c)說明第一同步電路233和第二同步電路236的電路系統(tǒng),每一同步電路包含兩個串接的觸發(fā)器30和31,信號*_clk和*_rst_x分別代表第一同步電路233內的b_clk和b_rst_x,或是代表第二同步電路236內的a_clk和a_rst_x,時鐘同步器操作方式將分成三種時鐘周期比進行說明,其相關時序信號圖分別為圖5、圖6及圖7。
以下先以a_clk與b_clk的時鐘周期比為2∶3來當例子并配合圖5所示的相關信號時序圖來進行說明,其中脈沖信號a_pulse的寬度等于時鐘信號a_clk的一個周期。首先,脈沖信號a_pulse與反饋信號a_fdbk被送到或門230進行邏輯運算,進而產生異步輸入信號a_async,異步輸入信號a_async送至第一觸發(fā)器231的異步輸入端(本例是預設端-Pr),因此當脈沖信號a_pulse與反饋信號a_fdbk皆處于低態(tài)“0”時,異步輸入信號a_async也因而轉入低態(tài)“0”,反饋信號a_fdbk經由反相器237反相后輸入第一觸發(fā)器231,使該第一觸發(fā)器231的輸出端Q輸出的開始信號a_start設定成高態(tài)“1”,再經由或非門232,可得到低態(tài)“0”的就緒信號a_ready,用以禁止第一電路方塊21再發(fā)出其它脈沖信號a_pulse。
另外,傳遞開始信號a_start至第一同步電路233,通過第一同步電路233的兩個串接的觸發(fā)器30和31(圖4(c)),于經過時鐘信號b_clk的兩個上升沿觸發(fā)后,開始信號a_start輸出成為開始信號b_start,開始信號b_start與經觸發(fā)器234延遲后生成的結束信號b_end均被送入與門235進行邏輯運算,結束信號b_end在輸入與門235前先經過反相,如此一來,結束信號b_end便落后開始信號b_start達時鐘信號b_clk的一個周期,而生成的脈沖信號b_pulse寬度為時鐘信號b_clk的一個周期,然后具有所需時鐘周期的脈沖信號b_pluse即可送至第二電路方塊22來達成本發(fā)明裝置的基本目的。
另外,開始信號b_start同時送入第二同步電路236,通過第二同步電路236的兩個串接的觸發(fā)器30和31(圖4(c)),于經過時鐘信號a_clk的兩個上升沿觸發(fā)后,開始信號b_start輸出成為反饋信號a_fdbk,反饋信號a_fdbk除了送到前述的或門230,也送至與門238,不過在輸入與門238前先經過反相,與門238對反饋信號a_fdbk及第一電路方塊21輸出的復位信號a_rst_x進行邏輯運算后,會產生清除信號a_clear送至第一觸發(fā)器231的清除端Cr,進而在反饋信號a_fdbk處于高態(tài)“1”時把開始信號a_start轉變成低態(tài)“0”,開始信號a_start經由第一同步電路233及第二同步電路236的處理后生成反饋信號a_fdbk,因此,開始信號a_start轉成低態(tài)“0”的下降沿,于經過時鐘信號b_clk的連續(xù)兩個上升沿觸發(fā)第一同步電路233的兩個串接觸發(fā)器30和31后,也帶出開始信號b_start的下降沿,如此又連帶使或非門232所輸出的就緒信號a_ready產生由低態(tài)“0”轉高態(tài)“1”的準位變化,用以重新致能而使第一電路方塊21可再發(fā)出下一個脈沖信號。
依照此原理,本發(fā)明的時鐘同步器可以應用于時鐘信號a_clk與b_clk間有更低的時鐘周期比,圖6說明時鐘周期比為1∶8的例子,假設脈沖信號a_pulse的寬度等于時鐘信號a_clk的一個周期,經由圖4的時鐘同步器可以得到寬度等于時鐘信號b_clk的一個周期的脈沖信號b_pluse。至于當時鐘信號a_clk與時鐘信號b_clk間有較高的時鐘周期比,例如8∶1時,仍可利用圖4的時鐘同步器運作,圖7顯示其相關的時序信號圖。
依據前述說明,本發(fā)明提供了一種通用時鐘同步器,可應用至時鐘信號A與時鐘信號B所有可能的時鐘周期比,與已知技術相比,本發(fā)明僅使用少量的邏輯電路及存儲元件,而且即使兩時鐘周期間無關或關系不確定,只要利用本發(fā)明的時鐘同步器即可順利于兩不同時鐘域間傳輸脈沖。
至于同步方法的步驟則請參見圖8的流程圖,首先,反饋信號與第一電路方塊輸出的第一脈沖信號經過或運算,產生異步信號。接著,根據異步信號的第一邏輯狀態(tài)及第一時鐘信號,延遲數據信號而產生第一開始信號,或是根據異步信號的第二邏輯狀態(tài),使第一開始信號保持為第一固定邏輯狀態(tài),其中數據信號是由反饋信號經過反相運算而得。然后,進行一系列的延遲操作,如根據第二時鐘信號而延遲第一開始信號,以產生第二開始信號;根據第一時鐘信號而延遲第二開始信號,以產生反饋信號;根據第二時鐘信號而延遲第二開始信號,以產生結束信號等步驟。然后,第二開始信號和反相的結束信號經由與運算,以產生第二脈沖信號給第二方塊電路,另外,反饋信號和第一開始信號經過或非運算后會產生就緒信號,根據就緒信號的邏輯狀態(tài)控制是否輸出下一個脈沖信號,同時根據第一時鐘信號,反相的反饋信號及第一電路方塊輸出的復位信號經過與運算而產生清除信號,根據該清除信號的邏輯狀態(tài),使第一開始信號保持為第二固定邏輯狀態(tài)。
雖然上述實施例中是以與門或者或門及多個延遲邏輯門完成所需的時鐘同步器,但是仍可利用其它邏輯單元或邏輯單元組合完成此電路,例如前述與門可由多個串聯(lián)的與門取代,同樣地,或門和/或延遲邏輯門也可由其它邏輯單元或邏輯單元組合進行替代,此為本領域技術人員可輕易予以調整的,故在此不予贅述。
本發(fā)明可由本領域技術人員任施匠思而做各種修飾,但是都不脫離如附權利要求所要保護的范圍。
權利要求
1.一種時鐘同步器,應用于從第一電路方塊傳送第一脈沖信號至第二電路方塊,該第一電路方塊及該第二電路方塊分別利用第一時鐘信號及第二時鐘信號運作,其特征在于,該時鐘同步器包含第一邏輯門,耦接于該第一電路方塊,其根據該第一電路方塊送出的該第一脈沖信號而輸出異步信號;第一觸發(fā)器,其異步輸入端耦接于該第一邏輯門,其根據該異步信號與該第一時鐘信號而輸出第一開始信號;第一同步電路,耦接于該第一觸發(fā)器,其根據該第一開始信號與該第二時鐘信號而輸出第二開始信號;第二觸發(fā)器,耦接于該第一同步電路,其根據該第二開始信號與該第二時鐘信號而輸出結束信號;第二同步電路,耦接于該第一同步電路,其根據該第二開始信號與該第一時鐘信號而輸出反饋信號送至該第一邏輯門,供該第一邏輯門與該第一脈沖信號進行邏輯運算;以及第二邏輯門,耦接于該第二電路方塊、該第一同步電路及該第二觸發(fā)器,其根據該第二開始信號、該結束信號及該第二時鐘信號而輸出第二脈沖信號送至該第二電路方塊。
2.如權利要求1所述的時鐘同步器,其特征在于還包含第三邏輯門,耦接于該第二同步電路與該第一觸發(fā)器,其根據該反饋信號與該第一開始信號而輸出就緒信號送至該第一電路方塊,用以控制該第一電路方塊是否輸出次一脈沖信號。
3.如權利要求2所述的時鐘同步器,其特征在于該第三邏輯門為或非門。
4.如權利要求1所述的時鐘同步器,其特征在于還包含第四邏輯門,耦接于該第二同步電路與該第一觸發(fā)器,其根據該反饋信號與該第一時鐘信號而輸出數據信號給該第一觸發(fā)器的數據輸入端,而該第一觸發(fā)器根據該數據信號而從其數據輸出端輸出該第一開始信號。
5.如權利要求4所述的時鐘同步器,其特征在于該第四邏輯門為反相器。
6.如權利要求1所述的時鐘同步器,其特征在于還包含第五邏輯門,耦接于該第二同步電路與該第一觸發(fā)器,其根據該反饋信號、該第一電路方塊所輸出的復位信號及該第一時鐘信號而輸出清除信號給該第一觸發(fā)器的清除端,以清除該第一觸發(fā)器的輸出。
7.如權利要求6所述的時鐘同步器,其特征在于該第五邏輯門為與門。
8.如權利要求7所述的時鐘同步器,其特征在于該反饋信號經反相后輸入該與門。
9.如權利要求1所述的時鐘同步器,其特征在于該第一邏輯門為或門。
10.如權利要求1所述的時鐘同步器,其特征在于該第二邏輯門為與門。
11.如權利要求10所述的時鐘同步器,其特征在于該結束信號經反相后輸入該與門。
12.如權利要求1所述的時鐘同步器,其特征在于該第一同步電路包含兩個串接的觸發(fā)器,其分別由該第二時鐘信號所觸發(fā)。
13.如權利要求1所述的時鐘同步器,其特征在于該第二同步電路包含兩個串接的觸發(fā)器,其分別由該第一時鐘信號所觸發(fā)。
14.一種時鐘同步器,應用于從第一電路方塊傳送第一脈沖信號至第二電路方塊,該第一電路方塊及該第二電路方塊分別利用第一時鐘信號及第二時鐘信號運作,其特征在于,該時鐘同步器包含第一延遲方塊,耦接于該第一電路方塊,其接收該第一電路方塊送出的該第一脈沖信號,并根據該第一脈沖信號、該第一時鐘信號與反饋信號而輸出第一開始信號;第一同步電路,耦接于該第一延遲方塊,其根據該第一開始信號與該第二時鐘信號而輸出第二開始信號;第二延遲方塊,耦接于該第一同步電路,其根據該第二開始信號與該第二時鐘信號而輸出結束信號;第二同步電路,耦接于該第一同步電路,其根據該第二開始信號與該第一時鐘信號而輸出該反饋信號,供該第一延遲方塊與該第一脈沖信號進行邏輯運算;以及邏輯單元,耦接于該第二電路方塊、該第一同步電路與該第二延遲方塊,其根據該第二開始信號、該結束信號與該第二時鐘信號而輸出第二脈沖信號送至該第二電路方塊。
15.如權利要求14所述的時鐘同步器,其特征在于,該第一延遲方塊包含第一邏輯門,耦接于該第一電路方塊,其根據該第一脈沖信號與該第一時鐘信號而輸出異步信號;第一觸發(fā)器,其異步輸入端耦接于該第一邏輯門,其根據該異步信號與該第一時鐘信號而輸出該第一開始信號;以及第二邏輯門,耦接于該第二同步電路與該第一觸發(fā)器,其根據該反饋信號、該第一電路方塊輸出的復位信號及該第一時鐘信號而輸出清除信號送至該第一觸發(fā)器的清除端,用以清除該第一觸發(fā)器的輸出。
16.如權利要求15所述的時鐘同步器,其特征在于還包含第三邏輯門,耦接于該第二同步電路與該第一觸發(fā)器,其根據該反饋信號與該第一開始信號而輸出就緒信號送至該第一電路方塊,用以控制該第一電路方塊輸出次一脈沖信號。
17.如權利要求16所述的時鐘同步器,其特征在于該第三邏輯門為或非門。
18.如權利要求15所述的時鐘同步器,其特征在于還包含第四邏輯門,耦接于該第二同步電路與該第一觸發(fā)器,其根據該反饋信號與該第一時鐘信號而輸出數據信號給該第一觸發(fā)器的數據輸入端,其中該第一觸發(fā)器根據該數據信號而從其數據輸出端輸出該第一開始信號。
19.如權利要求18所述的時鐘同步器,其特征在于該第四邏輯門為反相器。
20.如權利要求15所述的時鐘同步器,其特征在于該第二邏輯門為與門,而該反饋信號經反相后輸入該與門。
21.如權利要求15所述的時鐘同步器,其特征在于該第一邏輯門為或門。
22.如權利要求14所述的時鐘同步器,其特征在于該邏輯單元包含與門,而該結束信號經反相后輸入該與門。
23.如權利要求14所述的時鐘同步器,其特征在于該第一同步電路包含兩個串接的觸發(fā)器,其分別由該第二時鐘信號所觸發(fā)。
24.如權利要求14所述的時鐘同步器,其特征在于該第二同步電路包含兩個串接的觸發(fā)器,其分別由該第一時鐘信號所觸發(fā)。
25.一種同步方法,應用于分別利用第一時鐘信號及第二時鐘信號運作的第一電路方塊與第二電路方塊之間,其特征在于,該同步方法包含步驟對該第一電路方塊輸出的第一脈沖信號及反饋信號進行邏輯運算,以產生異步信號;根據該異步信號的第一邏輯狀態(tài)而延遲數據信號,以產生第一開始信號,或是根據該異步信號的第二邏輯狀態(tài)而保持該第一開始信號為第一固定邏輯狀態(tài);根據該第二時鐘信號而延遲該第一開始信號,以產生第二開始信號;根據該第一時鐘信號而延遲該第二開始信號,以產生該反饋信號;根據該第二時鐘信號而延遲該第二開始信號,以產生結束信號;以及對該第二開始信號及該結束信號進行邏輯運算,以輸出第二脈沖信號送至該第二電路方塊。
26.如權利要求25所述的同步方法,其特征在于還包含步驟對該反饋信號與該第一開始信號進行或非運算,以產生就緒信號;以及根據該就緒信號的邏輯狀態(tài)而控制輸出次一脈沖信號。
27.如權利要求25所述的同步方法,其特征在于該反饋信號經反相運算后產生該數據信號。
28.如權利要求25所述的同步方法,其特征在于還包含步驟對該反饋信號進行反相運算;根據該第一時鐘信號而對該反相的反饋信號及該第一電路方塊輸出的復位信號進行與運算,以產生清除信號;以及根據該清除信號的邏輯狀態(tài)而保持該第一開始信號為第二固定邏輯狀態(tài)。
29.如權利要求25所述的同步方法,其特征在于該異步信號為對該第一脈沖信號及該反饋信號進行或運算而得。
30.如權利要求25所述的同步方法,其特征在于還包含對該結束信號反相的步驟,其中該第二脈沖信號為經由對該第二開始信號及該反相的結束信號進行與運算而得。
全文摘要
本發(fā)明為一種時鐘同步器,應用于從第一電路方塊傳送脈沖信號至第二電路方塊,該第一電路方塊及第二電路方塊分別利用第一時鐘信號及第二時鐘信號運作,該時鐘同步器包含以第一時鐘運作的第一邏輯門及第一觸發(fā)器、以第二時鐘運作的第二邏輯門及第二觸發(fā)器、利用第二時鐘信號處理第一觸發(fā)器的輸出的第一同步電路、以及利用第一時鐘信號處理第一同步電路的輸出的第二同步電路,第一邏輯門的輸出將送至第一觸發(fā)器的異步輸入端,第二同步電路的輸出將作為第一邏輯門的一個輸入,第一同步電路和第二觸發(fā)器的輸出端耦接于第二邏輯門的輸入端。本發(fā)明提供的通用時鐘同步器及通用時鐘同步方法,不再需要限定兩時鐘域間的周期比。
文檔編號H03L7/00GK1832351SQ20061007350
公開日2006年9月13日 申請日期2006年4月12日 優(yōu)先權日2005年4月13日
發(fā)明者柯瑞L·戴林 申請人:威盛電子股份有限公司