專利名稱：比較器電路裝置,特別是半導(dǎo)體元件的比較器電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種根據(jù)權(quán)利要求1的前序部分所述的比較器電路裝置、特別是一種比較器/接收器電路裝置以及具有相應(yīng)的電路裝置的半導(dǎo)體元件。
背景技術(shù)：
在半導(dǎo)體元件中，特別是例如在諸如(例如基于CMOS工藝的)DRAM(DRAM＝動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器和/或動(dòng)態(tài)讀寫存儲(chǔ)器)、SRAM(SRAM＝靜態(tài)隨機(jī)存取存儲(chǔ)器)等等的存儲(chǔ)器部件中，和/或例如在相應(yīng)的集成(模擬和/或數(shù)字)計(jì)算電路以及其它電子電路中，經(jīng)常使用所謂的比較器/接收器電路裝置。
比較器/接收器電路裝置用來放大出現(xiàn)在半導(dǎo)體元件輸入處的信號(hào)、例如脈沖或時(shí)鐘信號(hào)。
時(shí)鐘信號(hào)被用在半導(dǎo)體元件內(nèi)部，用于按時(shí)間順序協(xié)調(diào)數(shù)據(jù)的處理和/或轉(zhuǎn)接。
在傳統(tǒng)的半導(dǎo)體元件中，通常使用(出現(xiàn)在單個(gè)線路上的)單個(gè)時(shí)鐘信號(hào)(即所謂的“單端”時(shí)鐘信號(hào))。
那么，例如在所有情況下，在單個(gè)時(shí)鐘信號(hào)的上升脈沖沿期間(或者可替換地，例如在單個(gè)時(shí)鐘信號(hào)的下降脈沖沿期間)轉(zhuǎn)接數(shù)據(jù)。
此外，已經(jīng)有了所謂的DDR部件，特別是在現(xiàn)有技術(shù)工藝中可得到的DDR-DRAM(DDR-DRAM＝雙倍數(shù)據(jù)速率DRAM和/或具有雙倍數(shù)據(jù)速率的DRAM)。
在DDR部件中，取代出現(xiàn)在單個(gè)線路上的單個(gè)時(shí)鐘信號(hào)(“單端”時(shí)鐘信號(hào))，使用出現(xiàn)在兩條分離的線路上的兩個(gè)差動(dòng)的、反向相等的時(shí)鐘信號(hào)。
例如每次兩個(gè)時(shí)鐘信號(hào)中的第一時(shí)鐘信號(hào)將其狀態(tài)從“高邏輯”(例如高電壓電平)改變到“低邏輯”(例如低電壓電平)時(shí)，第二時(shí)鐘信號(hào)(基本上同時(shí)地)將其狀態(tài)從“低邏輯”改變到“高邏輯”(例如從低電壓電平改變到高電壓電平)。
相反地，無論何時(shí)第一時(shí)鐘信號(hào)將其狀態(tài)從“低邏輯”(例如低電壓電平)改變到“高邏輯”(例如高電壓電平)，第二時(shí)鐘信號(hào)(還是基本上同時(shí)地)將其狀態(tài)從“高邏輯”改變到“低邏輯”(例如從高電壓電平改變到低電壓電平)。
在DDR部件中，數(shù)據(jù)通常是在第一時(shí)鐘信號(hào)的上升沿期間、以及在第二時(shí)鐘信號(hào)的上升沿期間(和/或在第一時(shí)鐘信號(hào)的下降沿期間以及在第二時(shí)鐘信號(hào)的下降沿期間)被轉(zhuǎn)接。
出于這個(gè)原因，DDR部件中的數(shù)據(jù)的轉(zhuǎn)接比相應(yīng)的具有單個(gè)和/或“單端”時(shí)鐘信號(hào)的傳統(tǒng)部件更頻繁和/或更快速(特別是頻繁兩倍和/或快兩倍)地進(jìn)行，即數(shù)據(jù)速率更高，特別是相應(yīng)的傳統(tǒng)部件中的數(shù)據(jù)速率的兩倍高。
傳統(tǒng)比較器/接收器電路裝置(例如用于放大時(shí)鐘信號(hào))例如可被構(gòu)造為具有電流反射鏡電路的差動(dòng)放大器的形式。
經(jīng)常地，相應(yīng)的傳統(tǒng)比較器/接收器電路裝置以這樣的方式來構(gòu)造，以致將輸入差動(dòng)信號(hào)(例如差動(dòng)時(shí)鐘信號(hào))改變成“單端”信號(hào)。
傳統(tǒng)比較器/接收器電路裝置具有這樣的不足，其中對(duì)過程變化、電壓變化和/或溫度變化等相對(duì)敏感，相對(duì)高的過程變化、電壓變化和/或溫度變化因此能夠影響相應(yīng)的比較器/接收器電路裝置的可靠性。
“輸入上升時(shí)間-輸出上升時(shí)間”時(shí)滯(和/或“輸入下降時(shí)間-輸出下降時(shí)間”時(shí)滯)例如可被用作為比較器/接收器電路裝置的可靠性的標(biāo)稱參數(shù)。

發(fā)明內(nèi)容
本發(fā)明旨在得到一種新式的比較器電路裝置、特別是一種新式的比較器/接收器電路裝置以及包括這種電路裝置的半導(dǎo)體元件。
通過權(quán)利要求1和21的主題可以實(shí)現(xiàn)這些以及其它目標(biāo)。
本發(fā)明的進(jìn)一步的有益改進(jìn)被列在從屬權(quán)利要求中。
根據(jù)本發(fā)明的一個(gè)方面，可得到一種比較器電路，該比較器電路包括第一和第二晶體管、以及第三晶體管和第四晶體管，該第一和第二晶體管的控制輸入彼此相連，輸入信號(hào)VIN被施加到該第三晶體管的控制輸入，并將該第三晶體管連接到第一晶體管，參考信號(hào)VREFmod和/或VREF被施加到該第四晶體管的控制輸入，并將該第四晶體管連接到第二晶體管，由此，通過耦合裝置將第三晶體管的控制輸入連接到第一和第二晶體管的控制輸入。
有益地，該耦合裝置包括一電容。
根據(jù)本發(fā)明的有益方面，該比較器電路裝置包括另一個(gè)晶體管，輸入信號(hào)VIN被施加到該另一個(gè)晶體管的控制輸入，并將該另一個(gè)晶體管與第一和第二晶體管的控制輸入連接。
該比較器電路裝置包括另一個(gè)晶體管是特別有益的，輸入信號(hào)VIN被施加到該另一個(gè)晶體管的控制輸入，并將該另一個(gè)晶體管與第三和第四晶體管連接。


下面，通過實(shí)施例實(shí)例以及附圖對(duì)本發(fā)明做更仔細(xì)地描述。在附圖中圖1示出比較器電路裝置的示意圖，特別是根據(jù)本發(fā)明的實(shí)施例實(shí)例的比較器/接收器電路裝置的示意圖。
具體實(shí)施例方式
在圖1中，示出了比較器的示意圖，特別是根據(jù)本發(fā)明的實(shí)施例實(shí)例的比較器/接收器電路裝置1的示意圖。
電路裝置1例如可以被安裝在半導(dǎo)體元件中，例如可被安裝在(基于CMOS工藝)的DRAM存儲(chǔ)器部件(DRAM＝動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器和/或動(dòng)態(tài)讀/寫存儲(chǔ)器)、SRAM存儲(chǔ)器部件(SRAM＝靜態(tài)隨機(jī)存取存儲(chǔ)器)等等中，和/或被安裝在任何適當(dāng)?shù)募?模擬和/或數(shù)字)計(jì)算電路等等中，和/或(概括地說)可以構(gòu)成任何其它適當(dāng)?shù)碾娮与娐返牟糠帧?br> DRAM存儲(chǔ)器部件例如可以是DDR-DRAM(DDR-DRAM＝雙倍數(shù)據(jù)速率DRAM和/或具有雙倍數(shù)據(jù)速率的DRAM)。
這個(gè)部件包括兩個(gè)輸入時(shí)鐘連接(例如與相應(yīng)管腳相連的相應(yīng)的部件焊盤)，由此將第一時(shí)鐘信號(hào)clk施加到第一時(shí)鐘連接，并且將第二時(shí)鐘信號(hào)bclk施加到第二時(shí)鐘連接，該第一時(shí)鐘信號(hào)clk源自外部時(shí)鐘信號(hào)發(fā)生器、即來自外部，該第二時(shí)鐘信號(hào)bclk也是由外部時(shí)鐘信號(hào)發(fā)生器產(chǎn)生的。
兩個(gè)時(shí)鐘信號(hào)clk和bclk例如可以是所謂的差動(dòng)的、即反相相等的時(shí)鐘信號(hào)例如每次第一時(shí)鐘信號(hào)clk從“高邏輯”狀態(tài)變化到“低邏輯”狀態(tài)時(shí)，第二時(shí)鐘信號(hào)bclk(基本上同時(shí)地)將其狀態(tài)從“低邏輯”變化到“高邏輯”。
相反地，每次第一時(shí)鐘信號(hào)clk從“低邏輯”變化到“高邏輯”時(shí)，第二時(shí)鐘信號(hào)bclk(基本上同時(shí)地)將其狀態(tài)從“高邏輯”變化到“低邏輯”。
比較器/接收器電路裝置1用于放大出現(xiàn)在線路2上的信號(hào)VIN，并在相應(yīng)的輸出線路3上得到(源自信號(hào)VIN的)輸出信號(hào)OUT。
輸入信號(hào)例如可以是上述的時(shí)鐘信號(hào)clk或bclk，或者(在外部出現(xiàn)在半導(dǎo)體元件的相應(yīng)的管腳上，或者在內(nèi)部在半導(dǎo)體元件中可得到的)任何其它適合的信號(hào)，例如將數(shù)據(jù)或控制信號(hào)施加到該半導(dǎo)體元件的數(shù)據(jù)或控制輸入。
特別地，比較器/接收器電路裝置1用于放大出現(xiàn)在線路2處的高頻“低擺幅(swing)”信號(hào)如果信號(hào)VIN的電壓電平高于出現(xiàn)在線路4上的參考信號(hào)VREF的電壓電平(例如VDD/2，例如0.75V)(和/或如接下來更仔細(xì)地描述的參考信號(hào)VREFmod的電壓電平)，則應(yīng)當(dāng)(通過然后為“高邏輯”(或可替換地“低邏輯”)的相應(yīng)的輸出信號(hào)OUT)檢測(cè)相應(yīng)的“正”擺幅。相反地，如果信號(hào)VIN的電壓電平低于出現(xiàn)在線路4上的參考信號(hào)VREF的電壓電平(例如VDD/2，例如0.75V)(和/或參考信號(hào)VREFmod的電壓電平)，則應(yīng)當(dāng)(通過然后為“低邏輯”(或可替換地“高邏輯”)的相應(yīng)的輸出信號(hào)OUT)檢測(cè)相應(yīng)的“負(fù)”擺幅。
如從圖1中可看出的那樣，比較器/接收器電路裝置1包括輸入級(jí)5(“接收器級(jí)”)、輸出級(jí)6(“驅(qū)動(dòng)器級(jí)”)、以及參考電平轉(zhuǎn)換器級(jí)7(“參考電平轉(zhuǎn)換器”)。
在輸入級(jí)5中裝備了幾個(gè)用于進(jìn)行信號(hào)放大的晶體管8、9、10、11(這里相應(yīng)的n-溝道MOSFET 10、11，以及相應(yīng)的p-溝道MOSFET 8、9，其中p-溝道MOSFET 9作為電流反射鏡，而p-溝道MOSFET 8作為負(fù)載)。
p-溝道MOSFET 8、9的源極通過線路12、13與電源電壓RCV_SUP相連(由此，RCV_SUP例如可以等于1.5V)。
p-溝道MOSFET 8的柵極通過線路14與p-溝道MOSFET 9的柵極相連。
p-溝道MOSFET 8的漏極通過線路15與輸出級(jí)6相連，以及通過線路16與n-溝道MOSFET 10的漏極相連。
n-溝道MOSFET 10的柵極與上述的(輸入)線路2相連，以及(如在下面更仔細(xì)地描述的那樣)通過線路17與擺幅/回轉(zhuǎn)限制器電路18相連，通過線路19與另一個(gè)擺幅/回轉(zhuǎn)限制器電路20相連，而且通過線路21與AC耦合裝置相連。
如進(jìn)一步從圖1中可看出的那樣，p-溝道MOSFET 9的漏極通過線路23與n-溝道MOSFET 11的漏極相連。
n-溝道MOSFET 11的柵極通過線路24與上述的參考電平轉(zhuǎn)換器級(jí)7相連。
n-溝道MOSFET 10的源極通過線路25與電阻26、電容27、以及n-溝道MOSFET 28的漏極相連。
以相應(yīng)類似的方式，n-溝道MOSFET 11的源極(通過線路29)也與電阻26、電容27、以及n-溝道MOSFET 28的漏極相連。
電阻26通過線路30與n-溝道MOSFET 31的漏極相連。
n-溝道MOSFET 31的柵極通過線路32與電容27相連，并且通過線路33與n-溝道MOSFET 28的源極相連，以及與可以向其施加使能信號(hào)(EN信號(hào))的線路34連接。
n-溝道MOSFET 31的源極通過線路35與地電勢(shì)RCV_GND相連。
通過施加到線路34的使能信號(hào)(EN信號(hào))，相應(yīng)地控制n-溝道MOSFET31，根據(jù)使能信號(hào)的狀態(tài)，比較器/接收器電路裝置1中的電源電壓RCV_SUP與地電勢(shì)RCV_GND之間的路徑可以被阻斷或打開(由此，比較器/接收器電路裝置1整體進(jìn)入禁止?fàn)顟B(tài)或使能狀態(tài))。
如進(jìn)一步從圖1中可看出的那樣，比較器/接收器電路裝置1的輸出級(jí)6包括兩個(gè)晶體管41、42(并且實(shí)際上是n-溝道MOSFET 42和p-溝道MOSFET41)。
n-溝道MOSFET42和p-溝道MOSFET 41的柵極與上述的線路15相連(并且因此與輸入級(jí)5相連)。
p-溝道MOSFET 41的源極與上述的電源電壓RCV_SUP相連，以及n-溝道MOSFET42的源極與地RCV_GND相連。
n-溝道MOSFET42和p-溝道MOSFET 41的漏極與上述的(輸出)線路3相連，如上所述，在線路3處可以檢測(cè)通過比較器/接收器電路裝置1得到的輸出信號(hào)OUT。
如進(jìn)一步從圖1中可看出的那樣，比較器/接收器電路裝置1的參考電平轉(zhuǎn)換器級(jí)7包括多個(gè)晶體管51、52、53、54、55、56(并且實(shí)際上是多個(gè)n-溝道MOSFET 53、54、55、56和多個(gè)p-溝道MOSFET 51、52)。
p-溝道MOSFET 51、52的源極與上述的電源電壓RCV_SUP相連。
p-溝道MOSFET 51的柵極通過線路57與p-溝道MOSFET 52的柵極相連。
p-溝道MOSFET 51的漏極與n-溝道MOSFET 53的漏極相連，并且p-溝道MOSFET 52的漏極與n-溝道MOSFET 54的漏極相連。
n-溝道MOSFET 53、54的源極與n-溝道MOSFET 55的漏極相連，該n-溝道MOSFET 55的源極與n-溝道MOSFET 56的漏極相連。
n-溝道MOSFET 56的源極與地電勢(shì)RCV_GND相連，并且n-溝道MOSFET 56的柵極與線路58相連，在該線路58上施加了上述的使能信號(hào)(EN信號(hào))(或者任何其它適合的信號(hào))。
n-溝道MOSFET 55的柵極和n-溝道MOSFET 54的柵極與上述的線路4相連(如上所述，在該線路4處出現(xiàn)上述的參考信號(hào)VREF)。
借助參考電平轉(zhuǎn)換器級(jí)7，參考信號(hào)VREF(該參考信號(hào)VREF可能遭受相應(yīng)強(qiáng)烈的波動(dòng)(例如高達(dá)5％))可以被轉(zhuǎn)換成修正后的參考信號(hào)VREFmod，該參考信號(hào)VREFmod被發(fā)送到與n-溝道MOSFET 53的柵極相連的(和/或與n-溝道MOSFET 53的漏極，以及p-溝道MOSFET 51的漏極相連的)線路24上，該參考信號(hào)VREFmod只遭受較小的波動(dòng)(并且例如呈現(xiàn)出比參考信號(hào)VREF略高一些的電壓電平(例如高出大約100mV的電壓電平)，以致輸入信號(hào)VIN(在內(nèi)部)不完全與參考信號(hào)VREF進(jìn)行比較，而是與略高一些的參考信號(hào)VREFmod進(jìn)行比較)。
用于使能和/或禁止輸入級(jí)5和/或比較器/接收器電路裝置1的電路部分、例如特別是包括n-溝道MOSFET 31的電路部分和/或用作信號(hào)放大器的電路部分、此處為包括n-溝道MOSFET 10、11以及p-溝道MOSFET 8、9的電路部分基本上可以相應(yīng)類似或同樣地構(gòu)造并且可以操作傳統(tǒng)輸入級(jí)和/或執(zhí)行相應(yīng)功能的比較器/接收器電路裝置的同樣的電路部分(其中除了那些接下來更進(jìn)一步描述的差別和/或例如從圖1中明顯得到的其它差別)。
特別地，無論何時(shí)線路2上出現(xiàn)的信號(hào)VIN的電壓電平高于上述參考信號(hào)VREF(和/或VREFmod)的上述電壓電平時(shí)，通過上述用作信號(hào)放大器的電路部分將“低邏輯”(或可替換地“高邏輯”)信號(hào)bOUT發(fā)送到上述的線路15，這導(dǎo)致，由輸出級(jí)發(fā)送到線路3上的信號(hào)OUT呈現(xiàn)出“高邏輯”(或可替換地“低邏輯”)狀態(tài)。
相反地，無論何時(shí)線路2上出現(xiàn)的信號(hào)VIN的電壓電平低于上述參考信號(hào)VREF(和/或VREFmod)的電壓電平時(shí)，通過上述用作信號(hào)放大器的電路部分將“高邏輯”(或可替換地“低邏輯”)信號(hào)bOUT發(fā)送到上述的線路15上，這導(dǎo)致，由輸出級(jí)發(fā)送到線路3上的信號(hào)OUT呈現(xiàn)出“低邏輯”(或可替換地“高邏輯”)狀態(tài)。
如從圖1中可看出的那樣，比較器/接收器電路裝置1中的上述(第一)擺幅/回轉(zhuǎn)限制器電路18(其用于限制正擺幅)包括一晶體管(此處為n-溝道MOSFET 180)，該晶體管的柵極通過上述線路17與(輸入)線路2相連(并由此還與n-溝道MOSFET 10的柵極以及上述線路19、21相連)，并通過線路182與地電勢(shì)RCV_GND相連。
n-溝道MOSFET 180的漏極通過線路181與上述電源電壓RCV_SUP相連。
另外，n-溝道MOSFET 180的源極通過線路184與上述AC耦合裝置22相連，并通過線路183與p-溝道MOSFET 8、9的柵極以及p-溝道MOSFET9和/或n-溝道MOSFET11的漏極相連。
AC耦合裝置22包括電容185，該電容185通過線路184與擺幅/回轉(zhuǎn)限制器電路18相連(特別是與n-溝道MOSFET 180的源極相連)，并通過線路183與p-溝道MOSFET 8、9的柵極以及與p-溝道MOSFET9和/或n-溝道MOSFET11的漏極相連，以及通過線路21與(輸入)線路2(以及n-溝道MOSFET 10的柵極)相連。
(另一個(gè))擺幅/回轉(zhuǎn)限制器電路20(其用于限制負(fù)擺幅)包括一晶體管(此處為p-溝道MOSFET 200)，該晶體管的柵極通過上述線路19與(輸入)線路2相連(并由此還與n-溝道MOSFET 10的柵極以及上述線路17、21相連)，并通過線路202與線路201相連，該線路201與p-溝道MOSFET 200的源極以及與上述電源電壓RCV_SUP相連。
另外，p-溝道MOSFET 200的漏極通過線路204與n-溝道MOSFET 10、11的源極相連，并與電阻26、電容27，以及n-溝道MOSFET 28的漏極相連。
通過上述經(jīng)由AC耦合裝置22、特別是電容185將(輸入)線路2與內(nèi)部電路裝置節(jié)點(diǎn)A耦合，該內(nèi)部電路裝置節(jié)點(diǎn)A控制p-溝道MOSFET 8、9(即p-溝道負(fù)載)的柵極，可以使p-溝道MOSFET 8、9的開關(guān)性能得到改善，和/或可以(適當(dāng)充分地)使比較器/接收器電路裝置1所實(shí)現(xiàn)的信號(hào)響應(yīng)時(shí)間得到改善(因?yàn)橥ㄟ^AC耦合裝置22，被包括在輸入信號(hào)VIN中的信息可以(提前)切換到節(jié)點(diǎn)A，以致可以更快地轉(zhuǎn)變負(fù)載晶體管8)。
另外，通過由AC耦合裝置實(shí)現(xiàn)的耦合，由于過程波動(dòng)、電壓波動(dòng)和/或溫度波動(dòng)所導(dǎo)致的DC轉(zhuǎn)變電平的變化(至少部分地)得到補(bǔ)償。
為了防止比較器/接收器電路裝置1在輸入信號(hào)VIN的電壓電平(在高頻應(yīng)用中經(jīng)常出現(xiàn)的)特別快速變化(“上升”)的期間和/或處在特別高或低的輸入信號(hào)電壓電平(特別是當(dāng)輸入信號(hào)VIN的電壓電平遠(yuǎn)高于或遠(yuǎn)低于參考信號(hào)VREF和/或VREFmod的電壓電平時(shí))的不正確切換(轉(zhuǎn)變)，額外地，在比較器/接收器電路裝置1中裝備上述擺幅/回轉(zhuǎn)限制器電路18、20(特別是為了防止AC耦合裝置22在上述環(huán)境中否則可能引起的錯(cuò)誤轉(zhuǎn)變，盡管輸入信號(hào)仍高于(或低于)參考信號(hào)VREFmod)。
為了擺幅/回轉(zhuǎn)限制器電路18、20能夠?qū)崿F(xiàn)擺幅/回轉(zhuǎn)限制(如從圖1中可看出的那樣)，使用(相對(duì)弱的)n-溝道(參見，例如特別是n-溝道MOSFET180)，該n-溝道由上述(相對(duì)強(qiáng)的)p-溝道負(fù)載(特別是p-溝道MOSFET 8、9)來切換/連接，并且還使用(相對(duì)弱的)p-溝道(參見，例如特別是p-溝道MOSFET 200)，以便控制比較器/接收器電路裝置1的源極耦合點(diǎn)VM處的尾電壓(tail voltage)。
因?yàn)閚-溝道MOSFET180和p-溝道MOSFET200的柵極由輸入信號(hào)VIN來控制，所以n-溝道MOSFET180和p-溝道MOSFET200每一個(gè)都作為“壓控電阻”來工作當(dāng)輸入信號(hào)VIN的電壓電平上升到高于相應(yīng)的值(和/或上升太強(qiáng)和/或太快)或下降到低于相應(yīng)的值(和/或下降太強(qiáng)和/或太快)時(shí)，n-溝道MOSFET180和/或p-溝道MOSFET200在每種情況中都被相應(yīng)地(更強(qiáng)地)接通，由此抵消了輸入信號(hào)VIN上升和/或下降(太快)導(dǎo)致的由AC耦合裝置22引起的負(fù)面效應(yīng)。
在(非臨界的)信號(hào)電平變化中(即，在輸入信號(hào)VIN的電壓電平的相對(duì)慢的變化中，和/或輸入信號(hào)VIN的電壓電平相對(duì)低地高于或低于參考信號(hào)VREF和/或VREFmod的電壓電平)，n-溝道MOSFET180和p-溝道MOSFET200的柵極驅(qū)動(dòng)是相對(duì)小的，并且對(duì)比較器/接收器電路裝置1的操作沒有影響或僅有很小的影響。
如從圖1中可看出的那樣(并且已經(jīng)在上面描述過)，在比較器/接收器電路裝置1中，容性元件(即上述電容27)被連接(實(shí)際上是通過晶體管31)在源極耦合點(diǎn)VM與地電勢(shì)RCV_GND之間。因?yàn)殡娙?7兩端的電壓不能突然改變，所以源極耦合點(diǎn)VM處的電壓不能突然跟隨輸入信號(hào)VIN的電壓電平狀態(tài)的變化。這樣所帶來的影響是，隨著輸入信號(hào)VIN的電壓電平狀態(tài)的變化，與傳統(tǒng)比較器/接收器電路裝置相比，在n-溝道MOSFET10處可以實(shí)現(xiàn)更高的柵源電壓，并由此可以進(jìn)行更快的轉(zhuǎn)變。
對(duì)比傳統(tǒng)的比較器/接收器電路裝置，圖1中所示的比較器/接收器電路裝置1沒有必要顯示為對(duì)稱的結(jié)構(gòu)，而是還可以顯示為非對(duì)稱結(jié)構(gòu)；特別是，與傳統(tǒng)比較器/接收器電路裝置相反，p-溝道負(fù)載(和/或輸出側(cè)的p-溝道MOSFET8，以及電流反射鏡側(cè)的p-溝道MOSFET9)不是對(duì)稱的，而是非對(duì)稱的，和/或在尺寸上是不相等的(特別是例如尺寸上相差大于20％，例如大于40％)。
在圖1中所示的比較器/接收器電路裝置1中，與傳統(tǒng)的比較器/接收器電路裝置相比，增加了(與p-溝道MOSFET9相連的)電流反射鏡側(cè)的(相對(duì)小的)信號(hào)阻抗，結(jié)果，輸出側(cè)能夠由這種增加所導(dǎo)致的p-溝道MOSFET8的更大的擺幅來進(jìn)行更強(qiáng)地驅(qū)動(dòng)。
參考編號(hào)1 比較器/接收器電路裝置2 線路3 線路4 線路5 輸入級(jí)6 輸出級(jí)7 參考電平轉(zhuǎn)換器級(jí)8 p-溝道MOSFET9 p-溝道MOSFET10 n-溝道MOSFET11 n-溝道MOSFET12 線路13 線路14 線路15 線路16 線路17 線路18 擺幅/回轉(zhuǎn)限制器電路19 線路20 擺幅/回轉(zhuǎn)限制器電路21 線路22 AC耦合裝置23 線路24 線路25 線路26 電阻27 電容28 n-溝道MOSFET29 線路
30 線路31 n-溝道MOSFET32 線路33 線路34 線路35 線路41 p-溝道MOSFET42 n-溝道MOSFET51 p-溝道MOSFET52 p-溝道MOSFET53 n-溝道MOSFET54 n-溝道MOSFET55 n-溝道MOSFET56 n-溝道MOSFET57 線路58 線路180 n-溝道MOSFET181 線路182 線路183 線路184 線路185 電容200 p-溝道MOSFET201 線路202 線路204 線路。
權(quán)利要求
1.一種比較器電路裝置(1)、特別是一種比較器/接收器電路裝置，該比較器電路裝置(1)包括第一和第二晶體管(8、9)、以及第三晶體管(10)和第四晶體管(11)，該第一和第二晶體管(8、9)的控制輸入彼此相連，輸入信號(hào)(VIN)被施加到該第三晶體管(10)的控制輸入，并且該第三晶體管(10)與第一晶體管(8)相連，參考信號(hào)(VREFmod、VREF)被施加到該第四晶體管(11)的控制輸入，并且該第四晶體管(11)與該第二晶體管(9)相連，由此，該第三晶體管(10)的控制輸入通過耦合裝置(22)與該第一和第二晶體管(8、9)的控制輸入相連。
2.根據(jù)權(quán)利要求1所述的比較器電路裝置(1)，其中，所述耦合裝置(22)包括一電容(185)。
3.根據(jù)前述權(quán)利要求之一所述的比較器電路裝置(1)，包括控制裝置(18)，用于當(dāng)所述輸入信號(hào)(VIN)與所述參考信號(hào)(VREFmod、VREF)之間出現(xiàn)大的差值時(shí)，限制由所述耦合裝置(22)所引起的影響。
4.根據(jù)權(quán)利要求3所述的比較器電路裝置(1)，其中，所述控制裝置(18)包括另一個(gè)晶體管(180)，所述輸入信號(hào)(VIN)被施加到該另一個(gè)晶體管(180)的控制輸入，并且該另一個(gè)晶體管(180)與所述第一和第二晶體管(8、9)的控制輸入相連。
5.根據(jù)權(quán)利要求4所述的比較器電路裝置(1)，其中，所述另一個(gè)晶體管(180)還與所述耦合裝置(22)相連。
6.根據(jù)權(quán)利要求4或5所述的比較器電路裝置(1)，其中，將電源電壓(RCV_SUP)施加到所述第一、第二以及另一個(gè)晶體管(8、9、180)。
7.根據(jù)權(quán)利要求3到6之一所述的比較器電路裝置(1)，包括另一個(gè)控制裝置(20)，用于當(dāng)所述輸入信號(hào)(VIN)與所述參考信號(hào)(VREFmod、VREF)之間出現(xiàn)大的差值時(shí)，限制由所述耦合裝置(22)所引起的影響。
8.根據(jù)權(quán)利要求7所述的比較器電路裝置(1)，其中，當(dāng)所述輸入信號(hào)(VIN)的電平高于所述參考信號(hào)(VREFmod、VREF)的電平時(shí)，所述控制裝置(18)限制了由所述耦合裝置(22)所引起的影響，并且當(dāng)該輸入信號(hào)(VIN)的電平低于該參考信號(hào)(VREFmod、VREF)的電平時(shí)，所述另一個(gè)控制裝置(20)限制了由該耦合裝置(22)所引起的影響。
9.根據(jù)權(quán)利要求7或8所述的比較器電路裝置(1)，其中所述另一個(gè)控制裝置(20)包括另一個(gè)晶體管(200)，所述輸入信號(hào)(VIN)被施加到該另一個(gè)晶體管(200)的控制輸入，并且該另一個(gè)晶體管(200)與所述第三和第四晶體管(10、11)的控制輸入相連。
10.根據(jù)權(quán)利要求9所述的比較器電路裝置(1)，其中，將所述電源電壓(RCV_SUP)施加到所述另一個(gè)晶體管(200)。
11.根據(jù)前述權(quán)利要求之一所述的比較器電路裝置(1)，其中，所述第三和第四晶體管(10、11)與容性部件(27)相連。
12.根據(jù)權(quán)利要求11所述的比較器電路裝置(1)，其中，所述另一個(gè)晶體管(200)與所述容性部件(27)相連。
13.根據(jù)前述權(quán)利要求之一所述的比較器電路裝置(1)，其中，所述第一和第二晶體管(8、9)是場(chǎng)效應(yīng)晶體管。
14.根據(jù)權(quán)利要求13所述的比較器電路裝置(1)，其中，所述第一和第二晶體管(8、9)都是p-溝道場(chǎng)效應(yīng)晶體管。
15.根據(jù)權(quán)利要求4到14之一所述的比較器電路裝置(1)，其中，所述另一個(gè)晶體管(180)是場(chǎng)效應(yīng)晶體管。
16.根據(jù)權(quán)利要求15所述的比較器電路裝置(1)，其中，所述另一個(gè)晶體管(180)是n-溝道場(chǎng)效應(yīng)晶體管。
17.根據(jù)前述權(quán)利要求之一所述的比較器電路裝置(1)，其中，所述第三和第四晶體管(10、11)是場(chǎng)效應(yīng)晶體管。
18.根據(jù)權(quán)利要求17所述的比較器電路裝置(1)，其中，所述第三和第四晶體管(10、11)是n-溝道場(chǎng)效應(yīng)晶體管。
19.根據(jù)權(quán)利要求9到18之一所述的比較器電路裝置(1)，其中，所述另一個(gè)晶體管(200)是場(chǎng)效應(yīng)晶體管。
20.根據(jù)權(quán)利要求19所述的比較器電路裝置(1)，其中，所述另一個(gè)晶體管(200)是p-溝道場(chǎng)效應(yīng)晶體管。
21.一種半導(dǎo)體元件，其具有根據(jù)權(quán)利要求1到20之一所述的比較器電路裝置(1)。
22.根據(jù)權(quán)利要求21所述的半導(dǎo)體元件，其中，所述輸入信號(hào)(VIN)是該半導(dǎo)體元件的輸入信號(hào)。
全文摘要
本發(fā)明涉及一種具有比較器電路裝置(1)的半導(dǎo)體元件以及一種比較器電路裝置(1)、特別是一種比較器/接收器電路裝置，該比較器電路裝置(1)包括第一和第二晶體管(8、9)、以及第三晶體管(10)和第四晶體管(11)，該第一和第二晶體管(8、9)的控制輸入彼此相連，輸入信號(hào)(VIN)被施加到該第三晶體管(10)的控制輸入，并且第三晶體管(10)與第一晶體管(8)相連，參考信號(hào)(VREFmod、VREF)被施加到該第四晶體管(11)的控制輸入，并且第四晶體管(11)與第二晶體管(9)相連，由此，第三晶體管(10)的控制輸入通過耦合裝置(22)與第一和第二晶體管(8、9)的控制輸入相連。
文檔編號(hào)H03F3/45GK1874153SQ20061007390
公開日2006年12月6日 申請(qǐng)日期2006年1月28日 優(yōu)先權(quán)日2005年1月31日
發(fā)明者P·阿查亞 申請(qǐng)人:英飛凌科技股份公司