專利名稱：具有可被禁用的控制輸入的集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及集成電路，更特別涉及具有可被禁用的控制輸入的集成電路。
背景技術(shù)：
許多集成電路(IC)包括用于接收啟用信號(hào)的控制輸入，該啟用信號(hào)被用來(lái)激活或去激活該IC。這種IC在IC被并聯(lián)連接并操作的情況下是有用的。一個(gè)實(shí)例是連接到共用通信總線的多個(gè)IC。另一個(gè)實(shí)例是制造之后被并行測(cè)試的芯片，其中并聯(lián)連接的單獨(dú)IC的禁用是很重要的。然而，另一個(gè)實(shí)例是提供功能性的IC，該功能性只應(yīng)當(dāng)在特定測(cè)試模式中是可用的，而在正常操作模式中保持禁用狀態(tài)。
例如，許多芯片提供芯片啟用(CE)引腳，只要把例如5V的預(yù)定電平的電壓供給CE引腳，其將激活I(lǐng)C。否則，例如如果該CE引腳電氣接地，則該IC不被激活或取消選擇。
這種裝置適合于若干芯片連接到共用總線并通過(guò)總線裁決器選擇一個(gè)芯片的情況。該總線裁決器可以被實(shí)現(xiàn)為例如總線控制器或控制該總線的處理器。然而，這種裝置需要一條控制線連接到總線上每一集成電路的CE引腳。例如，許多存儲(chǔ)器模塊可被并聯(lián)連接，即，使用相同的數(shù)據(jù)和地址線。為了單獨(dú)尋址存儲(chǔ)體的各個(gè)模塊，控制芯片解碼地址值并且使用發(fā)送給相應(yīng)存儲(chǔ)器模塊的控制信號(hào)每次只激活一個(gè)存儲(chǔ)器模塊。在許多集成電路并聯(lián)連接并操作的情況下，這導(dǎo)致復(fù)雜的且因而成本高的設(shè)計(jì)。
在芯片測(cè)試的第二實(shí)例中，這是尤為不利的。其中，許多芯片受測(cè)試裝置的控制器控制地并行執(zhí)行測(cè)試序列。在測(cè)試期間，也被稱為“測(cè)試中的器件”(DUT)的所有芯片被激活并執(zhí)行相同的測(cè)試序列。由于成本原因，同時(shí)測(cè)試盡可能多的芯片。
然而，一旦DUT被識(shí)別為有故障的，由于兩個(gè)原因其需要被排除在進(jìn)一步的測(cè)試之外。首先，避免該有故障的器件的進(jìn)一步測(cè)試結(jié)果的惡化，以及其次，將有故障的器件保持在錯(cuò)誤狀態(tài)中以用于進(jìn)一步分析。因而，該器件需要被無(wú)效。
如果所有DUT的控制線，例如連接到CE引腳的線，被并聯(lián)連接，則這種單獨(dú)的取消選擇根本是不可能的。因而，需要從測(cè)試裝置中物理移除該有故障的器件，由于各種原因這是不可行的。首先，DUT安裝在大的測(cè)試裝置中，該測(cè)試裝置容納于防止直接訪問(wèn)的物候試驗(yàn)箱中。其次，在測(cè)試流程中連續(xù)地執(zhí)行測(cè)試并且中斷該測(cè)試流程將使得從合格的器件中獲得的結(jié)果同樣無(wú)效。最后，這種人工干涉太令人厭煩并且在制造環(huán)境中成本高。因此，有故障的DUT不能被排除在進(jìn)一步測(cè)試之外并保留其錯(cuò)誤狀態(tài)。在非易失性存儲(chǔ)器模塊的測(cè)試中這是尤為不利的。另外，在測(cè)試的裝置中不得不保留已知是有故障的器件也會(huì)不利地影響隨后的測(cè)試。
在改進(jìn)的測(cè)試裝置中，測(cè)試裝置的控制器允許選擇或取消選擇每一DUT。然而，這需要在控制器和測(cè)試中使用的每一DUT的每一控制輸入之間有單獨(dú)的線。通常測(cè)試裝置的控制器將只提供有限數(shù)量的控制輸出。例如，有提供多達(dá)數(shù)百個(gè)控制輸出的控制器。然而，許多DUT需要被提供大量的控制信號(hào)，例如，一個(gè)芯片可以包括16個(gè)控制輸入引腳。因此這種測(cè)試裝置限于幾個(gè)芯片將被并行測(cè)試，例如，對(duì)于具有16個(gè)控制輸入的芯片，限于測(cè)試裝置的控制器的每16個(gè)控制輸出一個(gè)。
在測(cè)試裝置的進(jìn)一步改進(jìn)中DUT排列成陣列并且使用兩個(gè)或更多信號(hào)的組合激活特定的DUT。因此，測(cè)試裝置的控制器可用的控制輸出可以被更有效地使用。例如，具有390個(gè)控制輸出的控制器用于提供16行和15列的陣列，合計(jì)240個(gè)DUT。給每一DUT提供大量的控制輸入信號(hào)，即，向測(cè)試裝置的每一行提供15個(gè)控制信號(hào)以及向測(cè)試裝置的每一列提供2個(gè)信號(hào)。
在另一示范性裝置中，一列DUT的所有CE引腳一起連接到控制器的一個(gè)控制輸出。另外，一行DUT所共用的所有命令鎖存使能(CLE)引腳連接到控制器的另一控制輸出。因?yàn)槿绻鸆LE和CE引腳都連接到預(yù)定電壓則芯片只對(duì)向其提供的命令作出反應(yīng)，所以可以通過(guò)選擇連接到供給與待確定的那行、那列的DUT對(duì)應(yīng)的CE和CLE引腳的線的控制器的控制輸出，來(lái)啟用單個(gè)DUT。同時(shí)通過(guò)同時(shí)選擇所有的列和行有可能啟用所有的DUT。
例如在存儲(chǔ)器芯片的測(cè)試期間組合使用這兩個(gè)選項(xiàng)。在第一階段，所有DUT被啟用并且向其全體發(fā)送命令以將特定的測(cè)試模式(pattern)寫(xiě)入DUT的存儲(chǔ)器。在第二階段，單獨(dú)啟用每一DUT并且讀入和校驗(yàn)寫(xiě)入的模式?；蛘?，DUT可以包括狀態(tài)寄存器，其可以由測(cè)試控制器讀出并為上次操作提供狀態(tài)值，即，操作被成功完成還是因錯(cuò)誤而失敗。因?yàn)閳?zhí)行讀取過(guò)程比寫(xiě)入過(guò)程快得多，所以在讀取過(guò)程中單個(gè)的選擇不會(huì)明顯地使測(cè)試慢下來(lái)。
然而，如果已知一個(gè)DUT有故障，則在這個(gè)裝置中其不能被排除在進(jìn)一步的寫(xiě)操作之外。最多可以通過(guò)禁用相應(yīng)的試驗(yàn)臺(tái)控制器的控制輸出而取消選擇完整的行和列。在這種情況下，相同行和列的所有其它器件也被排除在進(jìn)一步的測(cè)試中，這同樣是不利的。

發(fā)明內(nèi)容
一方面，本發(fā)明提供一種集成電路，即使該集成電路與相同類型的其它集成電路并行操作，其也可以被單獨(dú)無(wú)效。
另一方面，本發(fā)明提供一種集成電路，通過(guò)允許禁用或改變集成電路對(duì)外部提供的控制信號(hào)作出反應(yīng)的方式，該集成電路更靈活。
根據(jù)本發(fā)明的一個(gè)方面的一種集成電路包括控制單元，用于向控制單元提供控制信號(hào)的多個(gè)控制輸入以及無(wú)效電路(deactivation circuit)。該無(wú)效電路可以禁止從至少一個(gè)控制輸入向控制單元提供控制信號(hào)。通過(guò)給控制輸入提供控制信號(hào)的預(yù)定模式激活該無(wú)效電路，所述控制輸入也連接到該無(wú)效電路。
在描述的測(cè)試裝置中，這種集成電路可以被單獨(dú)無(wú)效并且因而被排除在進(jìn)一步的測(cè)試之外。一個(gè)單獨(dú)的DUT，一旦識(shí)別為有故障，就可以通過(guò)選擇與有故障的DUT的行和列相對(duì)應(yīng)的測(cè)試裝置的控制器的控制輸出而被單獨(dú)選擇。在進(jìn)一步的步驟中，控制信號(hào)的該預(yù)定模式可以被發(fā)送到所選擇的DUT以禁止提供在進(jìn)一步的測(cè)試中負(fù)責(zé)啟用該DUT的控制信號(hào)。然后將繼續(xù)該測(cè)試，但是激活與有故障的DUT的行和列對(duì)應(yīng)的控制輸出將不會(huì)在進(jìn)一步的測(cè)試(例如寫(xiě)入操作)不啟用該有故障的DUT。
在本發(fā)明的進(jìn)一步的實(shí)施例中，可以通過(guò)將控制信號(hào)的第二預(yù)定模式發(fā)送到DUT來(lái)重新啟用以本發(fā)明的方式禁止的控制信號(hào)的提供。例如，在進(jìn)一步的測(cè)試階段中將預(yù)定控制信號(hào)的第二組合發(fā)送到有故障的DUT的控制輸入，在此階段詳細(xì)分析DUT的故障原因。
在本發(fā)明的另一方面中，集成電路包括處理器、用于向處理器提供控制信號(hào)的多個(gè)控制輸入、無(wú)效電路和用于接收程序指令的輸入。該控制輸入和用于接收程序指令的輸入連接到處理器并且程序指令可由該處理器執(zhí)行。該處理器也連接到無(wú)效電路，其可以用來(lái)禁止至少一個(gè)控制信號(hào)的提供。一旦由處理器執(zhí)行預(yù)定的程序指令，無(wú)效電路就被激活。
本發(fā)明的這個(gè)實(shí)施例在由軟件命令控制的處理器或微控制器的情況下是特別有用的。描述的實(shí)施例允許通過(guò)發(fā)出軟件命令有效地禁用這種設(shè)備的物理控制輸入。
在本發(fā)明的另一個(gè)實(shí)施例中，也可以通過(guò)向處理器發(fā)出第二程序指令，重新啟動(dòng)先前禁止的控制信號(hào)的提供。
在本發(fā)明的第三方面中，集成電路包括控制單元、用于向控制單元提供控制信號(hào)的多個(gè)控制輸入、無(wú)效電路和存儲(chǔ)控制值的控制寄存器。同樣，控制輸入連接到控制單元?？刂萍拇嫫魍瑫r(shí)連接控制單元和無(wú)效電路?？梢酝ㄟ^(guò)將第一預(yù)定值存儲(chǔ)在控制寄存器中來(lái)禁止從控制輸入向控制單元提供控制信號(hào)。
在本發(fā)明的另一個(gè)實(shí)施例中，可以通過(guò)將第二預(yù)定值存儲(chǔ)在控制寄存器中重新啟動(dòng)控制信號(hào)的提供。
可以使用處理器或存儲(chǔ)器件來(lái)實(shí)現(xiàn)本發(fā)明的前兩個(gè)實(shí)施例。在這兩種情況下，特定的存儲(chǔ)單元，如處理器的寄存器或存儲(chǔ)器件的預(yù)定單元，用來(lái)控制該無(wú)效裝置。
在進(jìn)一步的實(shí)施例中，用來(lái)存儲(chǔ)控制寄存器的值的存儲(chǔ)器單元可以是非易失性存儲(chǔ)器元件的一部分。在這種情況下即使中斷集成電路的電源電壓，也可以保持無(wú)效裝置的當(dāng)前狀態(tài)。
在集成電路是存儲(chǔ)器件的特定情況下，連接到集成電路的一個(gè)或多個(gè)控制輸入可以被用來(lái)在存儲(chǔ)器件的全寫(xiě)訪問(wèn)模式和只讀訪問(wèn)模式之間切換。在之前描述的測(cè)試環(huán)境中，一旦芯片被識(shí)別為有故障的，在該芯片上就應(yīng)當(dāng)不允許進(jìn)一步的寫(xiě)操作。在這種情形下，使用本發(fā)明的無(wú)效裝置來(lái)禁止控制信號(hào)的提供是有利的，該控制信號(hào)負(fù)責(zé)激活寫(xiě)過(guò)程。類似地，可以無(wú)效控制存儲(chǔ)內(nèi)容的刪除的集成電路的控制輸入。
可以使用不同的方法實(shí)現(xiàn)在本發(fā)明每一方面所需的無(wú)效裝置。例如電子開(kāi)關(guān)，例如由包括在控制輸入和控制器之間的電連接中的晶體管形成，可以用來(lái)禁止控制信號(hào)的提供。這種電子開(kāi)關(guān)可以在本發(fā)明的集成電路的內(nèi)部或外部。或者，處理器可以配備用來(lái)將從外部接收的指令映射到處理器內(nèi)部的微操作的表。通過(guò)修改映射表的內(nèi)容，可以改變并可能用空序列替換響應(yīng)于所提供的指令執(zhí)行的微操作序列，所以無(wú)論如何，進(jìn)入的控制信號(hào)對(duì)處理器都沒(méi)有任何影響。
如果只需要單個(gè)控制輸入的禁用而沒(méi)有之后重新啟用控制輸入的選擇，則可以通過(guò)將大電流施加到熔絲上來(lái)燒斷集成電路內(nèi)部的精微熔絲，這可以永久地中斷在其中提供熔絲的線。如果僅在集成電路的測(cè)試模式中需要處理器或控制單元的特定控制輸入，這是特別有用的，但是一旦完成測(cè)試就應(yīng)當(dāng)保持在禁用狀態(tài)。
將使用以下附圖對(duì)本發(fā)明的更多細(xì)節(jié)和實(shí)施例進(jìn)行解釋。


為了更完全地理解本發(fā)明及其優(yōu)點(diǎn)，參考與附圖一起采用的以下描述，其中圖1示出本發(fā)明第一實(shí)施例的示意圖，其中可通過(guò)使用預(yù)定的控制信號(hào)的組合，禁止從三個(gè)控制輸入提供控制信號(hào)；圖2示出依據(jù)本發(fā)明第一實(shí)施例的四個(gè)集成電路的布置，其中可以使單個(gè)集成電路無(wú)效；圖3示出發(fā)送到圖2的裝置以首先無(wú)效第一集成電路然后將控制信號(hào)的組合發(fā)送到所有其它的集成電路的控制信號(hào)序列；圖4示出本發(fā)明第二實(shí)施例的示意圖，其中可以通過(guò)集成到IC中的處理器禁止從單個(gè)控制輸入提供控制信號(hào)；圖5示出本發(fā)明第三實(shí)施例的示意圖，其中通過(guò)控制寄存器控制從單個(gè)控制輸入提供控制信號(hào)；圖6示出本發(fā)明第四實(shí)施例的示意圖，其中可以將非易失性、可重寫(xiě)的存儲(chǔ)器芯片切換到只讀模式；以及圖7，其包括圖7A和7B，示出本發(fā)明第五實(shí)施例的示意圖，其中可以通過(guò)改變地址變換表防止程序指令的執(zhí)行。
具體實(shí)施例方式
圖1示出本發(fā)明的第一實(shí)施例，集成電路1包括控制單元2和無(wú)效電路3。其進(jìn)一步包括多個(gè)控制輸入8a、8b和8c，用于向控制單元2提供輸入信號(hào)。在本發(fā)明的圖解的實(shí)施例中，可以通過(guò)無(wú)效電路3一起禁止從所有三個(gè)控制線8a、8b和8c提供控制信號(hào)。無(wú)效電路3也耦合到控制輸入8a、8b和8c。一旦從三個(gè)控制輸入8a、8b和8c接收到控制信號(hào)的特定組合，例如在所有三個(gè)控制輸入8a、8b和8c上的例如3.3V的高電壓電平，無(wú)效電路3就被激活。一旦無(wú)效電路3被激活，控制單元2就不從控制輸入8接收任何另外的輸入信號(hào)。
因?yàn)闊o(wú)效電路3直接連接到多個(gè)控制輸入8，無(wú)效電路3仍可以從控制輸入8接收輸入信號(hào)。因而，在圖1示出的實(shí)施例中，無(wú)效電路3也可以被無(wú)效。因此，使得控制輸入8能夠再次給控制單元2提供輸入信號(hào)。例如，可以使用與上面相同的輸入信號(hào)模式，即，提供給所有控制輸入8a、8b和8c的高電壓?；蛘?，可以使用不同于用來(lái)激活該電路的模式來(lái)無(wú)效該無(wú)效電路3。
為了避免用于激活和無(wú)效該無(wú)效電路3的控制信號(hào)的組合對(duì)由控制單元2提供的功能的干擾，控制單元2的任何功能必須不使用任一組合。在替換實(shí)施例中，可以向控制輸入8提供控制信號(hào)，該控制信號(hào)完全超出集成電路1的規(guī)格，例如將負(fù)電壓施加給通常用具有正電壓的控制信號(hào)工作的集成電路1的控制輸入8。作為另一個(gè)實(shí)例，可以使用過(guò)電壓(例如，比高邏輯電平高的電壓)來(lái)激活或無(wú)效電路3。
圖2示出排列成2×2陣列的四個(gè)創(chuàng)造性的集成電路1的布置。，每一集成電路1具有同樣的內(nèi)部設(shè)置，例如如圖1所示且在上面描述的。為了區(qū)別這四個(gè)集成電路，它們被分別標(biāo)記為1a、1b、1c和1d。該布置可以用在例如在背景技術(shù)部分描述的測(cè)試陣列裝置中。
為了使單個(gè)集成電路1能夠被單獨(dú)尋址，每一列集成電路1的第一控制輸入8a連接到共用控制線18，即，集成電路1a和1c的控制輸入8a連接到控制線18a并且集成電路1b和1d的控制輸入8a連接到控制線18b。另外，包括集成電路1a和1b的第一行集成電路1的控制輸入8b連接到共用控制線19a，并且第二行的集成電路1c和1d的控制輸入8b連接到共用控制線19b。最后，集成電路1a和1b的第三控制輸入8c連接到共用控制線20a，并且包括集成電路1c和1d的第二行的控制輸入8c連接到共用連接線20b。
集成電路1例如可以是非易失性存儲(chǔ)器芯片。在給出的實(shí)例中第一控制輸入8a用來(lái)提供芯片啟用信號(hào)，第二控制輸入8b用來(lái)指示讀操作并且第三控制輸入8c用來(lái)指示寫(xiě)操作。在正常操作中，即，讀或?qū)懘鎯?chǔ)器芯片1時(shí)，控制輸入8b和8c不被同時(shí)啟用。
圖3示出給連接到集成電路1的控制線18、19和20提供的控制信號(hào)序列。在第一階段A中，集成電路1a被無(wú)效。在第二階段B中，所有的集成電路1接收公共的一組指示寫(xiě)操作的控制信號(hào)18、19和20，但是只有沒(méi)被無(wú)效的集成電路1b、1c和1d對(duì)其作出反應(yīng)。
在以下實(shí)例中假定集成電路1a應(yīng)當(dāng)被無(wú)效，例如，因?yàn)樵谠缦鹊臏y(cè)試中其被識(shí)別為有故障的。為此器件1a的所有控制輸入8a、8b和8c需要接收高電壓信號(hào)，但是其它器件1b、1c或1d中的任何一個(gè)都不應(yīng)當(dāng)接收相同的控制信號(hào)。
在圖2示出的布置中，可以通過(guò)給控制線18a、19a和20a提供正電壓VH，例如3.3V，來(lái)達(dá)到這種效果。其它控制線18b、19b和20b連接到另一電壓電位VL，例如，電氣接地。
如上所述，這可以禁止從控制輸入8a、8b和8c向集成電路1a的控制單元2提供所有另外的控制信號(hào)。然而，其它集成電路1b、1c或1d中的任何一個(gè)都將不被無(wú)效或不執(zhí)行任何功能。集成電路1b在其控制輸入8a上不接收芯片啟用信號(hào)并因而忽略在其控制輸入8b和8c上接收的控制信號(hào)。集成電路1c接收芯片啟用信號(hào)，但是分別在其控制輸入8b和8c上既沒(méi)有寫(xiě)信號(hào)也沒(méi)有讀信號(hào)。最后，集成電路1d在步驟A不接收任何控制信號(hào)。
在階段B，所有集成電路1接收公共的控制輸入模式，即，芯片啟用和寫(xiě)訪問(wèn)信號(hào)，以指示寫(xiě)操作。為此給選擇第一和第二列的兩條控制線18a和18b與選擇第一行和第二行中的集成電路1的寫(xiě)操作的控制線20a和20b提供VH。同時(shí)控制線19a和19b保持在電位VL上。
通過(guò)數(shù)據(jù)總線和地址總線提供待寫(xiě)數(shù)據(jù)及其地址，未在圖2中示出這些總線是為了表示的簡(jiǎn)單性。然而，假定它們對(duì)于所有的集成電路1是并聯(lián)連接的以便將在測(cè)試裝置中使用的線的數(shù)量減到最小。
在階段B，集成電路1a的控制器2不接收任何一個(gè)在集成電路1a的控制輸入8a、8b和8c接收的控制信號(hào)，因?yàn)闊o(wú)效電路3在步驟A已被激活，禁止了控制信號(hào)的提供。因此，集成電路1a不執(zhí)行寫(xiě)操作而保持其內(nèi)部狀態(tài)，例如為了故障分析。
在之前的步驟A中未被無(wú)效的集成電路1b、1c和1d的控制器2，正常接收給控制輸入8a、8b和8c提供的控制信號(hào)并對(duì)其作出反應(yīng)，即，它們根據(jù)數(shù)據(jù)和地址總線上提供的信息執(zhí)行寫(xiě)操作。
圖4示出本發(fā)明的第二實(shí)施例。集成電路1包括處理器5和無(wú)效電路3。在呈現(xiàn)的實(shí)施例中，三個(gè)控制輸入8a、8b和8c連接到處理器5。處理器5進(jìn)一步連接到用于接收程序指令的輸入6。處理器5還連接到無(wú)效電路3。在圖4呈現(xiàn)的實(shí)施例中只能使用無(wú)效電路3禁止從一個(gè)控制輸入8a提供控制信號(hào)。
無(wú)效電路3由處理器5進(jìn)行控制。一旦從輸入6接收到的預(yù)定程序指令，處理器5將激活無(wú)效電路3并以這種方式禁用控制輸入8a。觸發(fā)控制輸入8a的禁用的程序指令可以從內(nèi)部存儲(chǔ)的程序指令載入或者可以從外部向集成電路1提供。
在圖4示出的實(shí)施例中，可以提供第二程序指令，其可以用來(lái)無(wú)效該無(wú)效電路3并因而使得能夠重新使用控制輸入8a提供控制信號(hào)。
在之前實(shí)施例的變形中，可以使用唯一的標(biāo)識(shí)符，即，處理器的序列號(hào)等，來(lái)識(shí)別集成電路1?？梢杂冒ㄔ摌?biāo)識(shí)符作為參數(shù)的參數(shù)表示用來(lái)激活或無(wú)效該無(wú)效電路3的第一程序指令和第二程序指令(如果提供)。一旦接收到這種程序指令，處理器5將接收到的標(biāo)識(shí)符與其自身的標(biāo)識(shí)符進(jìn)行比較，僅當(dāng)這兩個(gè)標(biāo)識(shí)符相等才激活或無(wú)效該無(wú)效電路3。
在圖1的實(shí)施例中，能夠禁用三個(gè)控制信號(hào)，而圖4的實(shí)施例只可以禁用一個(gè)控制信號(hào)。應(yīng)當(dāng)理解，可以修改這兩個(gè)實(shí)施例中的任一個(gè)以禁用任何期望數(shù)量的信號(hào)(控制或其它方式)。相同的聲明也適用于將要描述的更多的實(shí)施例。
圖5示出本發(fā)明的第三實(shí)施例。集成電路1包括控制單元2和無(wú)效電路3。集成電路1進(jìn)一步包括三個(gè)控制輸入8a、8b和8c，它們連接到控制單元2。只有從這些控制輸入8的一個(gè)提供控制信號(hào)，控制信號(hào)8a才可以通過(guò)使用無(wú)效電路3進(jìn)行無(wú)效。無(wú)效電路3被控制寄存器7所控制，控制寄存器7連接到控制單元2。
一旦將第一預(yù)定值寫(xiě)入控制寄存器7，就激活了無(wú)效電路3。例如可以通過(guò)控制單元2或使用提供給控制輸入8的輸入信號(hào)的組合或通過(guò)使用到集成電路1的地址總線和數(shù)據(jù)總線(在圖5中未示出)直接將新值寫(xiě)入控制寄存器7，來(lái)觸發(fā)第一預(yù)定值向控制寄存器7的寫(xiě)入。
在圖5示出的實(shí)施例中，可以通過(guò)給控制寄存器7提供第二預(yù)定值來(lái)無(wú)效該無(wú)效電路3?？梢允褂门c上面指出的相同的裝置來(lái)提供該值。
圖6示出本發(fā)明的第四實(shí)施例。存儲(chǔ)器件9包括控制單元2、無(wú)效電路3和非易失性存儲(chǔ)器模塊10。存儲(chǔ)器模塊10耦合到地址總線11和數(shù)據(jù)總線12?？刂茊卧?和無(wú)效電路3都耦合兩個(gè)控制輸入8d和8e。
在寫(xiě)訪問(wèn)存儲(chǔ)器模塊10的情況下，控制輸入8d將高電壓信號(hào)提供給控制單元2，控制輸入8e將芯片啟用信號(hào)提供給控制單元2，該芯片啟用信號(hào)激活存儲(chǔ)器件9。
控制單元2包括電子開(kāi)關(guān)13，其選擇第一電壓14a或第二電壓14b用于為存儲(chǔ)器模塊10提供操作電壓。第一電壓14a用來(lái)操作非易失性存儲(chǔ)器模塊10進(jìn)行讀取。第二電壓14b用來(lái)操作存儲(chǔ)器模塊10進(jìn)行寫(xiě)入。
在圖6示出的實(shí)施例中，可以防止寫(xiě)訪問(wèn)存儲(chǔ)器件9的存儲(chǔ)器模塊10。通過(guò)使用控制輸入8將輸入信號(hào)的第一組合發(fā)送到無(wú)效電路3，可以禁用控制線8d。例如，可以將高電壓信號(hào)發(fā)送到控制線8d并將低電壓信號(hào)發(fā)送到第二控制線8e。這種控制信號(hào)的組合將被用在正常操作中，指示寫(xiě)操作而不激活存儲(chǔ)器件9，因?yàn)槠鋵?duì)于控制單元2不是有用的組合。
一旦激活了無(wú)效電路3并且禁用了控制對(duì)存儲(chǔ)器模塊10的寫(xiě)訪問(wèn)的控制輸入8d，對(duì)存儲(chǔ)器件9進(jìn)一步的寫(xiě)訪問(wèn)就是不可能的。
在控制輸入8d和8e都接收到高電壓信號(hào)以指示存儲(chǔ)器件9被選用于寫(xiě)訪問(wèn)的情況下，控制輸入8d的禁用屏蔽了針對(duì)控制單元2的來(lái)自寫(xiě)訪問(wèn)控制輸入8d的控制信號(hào)。因此，電開(kāi)關(guān)13不把電壓輸入從讀電壓14a切換到寫(xiě)電壓14b。因?yàn)樽x電壓14a通常低于寫(xiě)電壓14b，不會(huì)改變存儲(chǔ)器模塊10的內(nèi)容。這樣，存儲(chǔ)器件9忽略發(fā)送到其的寫(xiě)命令并反而執(zhí)行讀命令。讀命令不改變存儲(chǔ)器件9的狀態(tài)，因而如本發(fā)明所希望的，存儲(chǔ)器件9不對(duì)提供的命令作出反應(yīng)。
圖7示出本發(fā)明的第五實(shí)施例。集成電路1包括處理器5。處理器5連接到兩個(gè)控制輸入8a和8b以及至少一個(gè)用于提供程序指令的輸入6。處理器5包括四個(gè)微操作15的序列、指令變換表16和指令解碼器17。
在這里描述的示范性實(shí)施例中，處理器5能夠執(zhí)行三個(gè)不同的用戶指令#1、#2和#3以及兩個(gè)控制指令#a和#b。響應(yīng)于從兩個(gè)控制輸入8a和8b接收的控制信號(hào)的組合與從輸入6接收的程序指令，指令解碼器17對(duì)這些指令進(jìn)行選擇。根據(jù)接收的控制信號(hào)，指令解碼器17產(chǎn)生到用戶指令#1、#2和#3之一的呼叫。該呼叫被提供給指令變換表16，該指令變換表將用戶指令#1、#2和#3映射到微操作15的序列的地址。
在圖7A中每一用戶指令#1、#2和#3被映射到不同的微操作的序列。然而，將指令解碼器17配置為響應(yīng)于從輸入6接收的第一控制指令#a，改變指令變換表16的內(nèi)容。圖7B示出在指令解碼器17接收到這個(gè)第一控制指令#a之后指令變換表16的映射。現(xiàn)在用戶指令#1和#2被映射到同一個(gè)微操作15的序列。用戶指令#3被映射到微操作15的空序列，其有效地禁用該用戶指令#3。
這樣根據(jù)本發(fā)明可以改變或禁用由控制輸入8a和8b以及用于給處理器5提供程序指令的輸入6提供的控制信號(hào)的影響。例如，可以將用來(lái)重寫(xiě)存儲(chǔ)單元內(nèi)容的用戶指令#1映射到用來(lái)讀取相同單元的內(nèi)容的微操作15的序列。如同上一個(gè)實(shí)施例，這種執(zhí)行機(jī)制的交替將導(dǎo)致所期望的寫(xiě)操作#1的禁用。在另一個(gè)實(shí)施例中可以將用來(lái)刪除存儲(chǔ)器模塊(未示出)的部分或全部?jī)?nèi)容的用戶指令#3映射到微處理15的清空序列。因此刪除用戶指令#3將被不執(zhí)行并且按照本發(fā)明的一個(gè)目的所期望地有效地被禁用。
第二控制指令#b可以用來(lái)重新啟用之前禁用的、最初與用戶指令#1和#3相聯(lián)系的微操作15的序列。一旦其由指令解碼器17接收到，指令變換表16的原始狀態(tài)就恢復(fù)。
這種實(shí)施例可以被用在例如生產(chǎn)之后測(cè)試的工序中。如上所述集成電路或DUT被配置為陣列設(shè)置。
在第一階段，所有DUT被一起啟用并發(fā)給相同的用戶指令，該用戶指令被所有DUT并行執(zhí)行。
在第二階段，通過(guò)向放置檢測(cè)中的DUT的行和列提供預(yù)定的控制信號(hào)的組合來(lái)單獨(dú)啟用每一DUT。例如通過(guò)從DUT的狀態(tài)寄存器讀取數(shù)值或讀取DUT的預(yù)定存儲(chǔ)器單元的內(nèi)容并將其與預(yù)期的結(jié)果值比較，來(lái)校驗(yàn)該DUT的結(jié)果。
如果測(cè)試成功，即，如果讀出值和預(yù)期值相等，則禁用當(dāng)前啟用的DUT并啟用下一個(gè)DUT，例如同一行但向右一列中的DUT，并重復(fù)該過(guò)程。
然而，如果對(duì)DUT測(cè)試失敗，則當(dāng)前DUT保持啟用并且用來(lái)改變?cè)揇UT的地址變換表16的第一控制指令#a，被發(fā)送到當(dāng)前啟用的DUT。然后如前所述地繼續(xù)該過(guò)程，即，禁用當(dāng)前DUT并啟用和測(cè)試下一個(gè)DUT。
一旦所有DUT都被測(cè)試，并且要么通過(guò)該測(cè)試伴要么隨著它們的地址變換表16的隨后變化以失敗告終，則在DUT上執(zhí)行下一個(gè)測(cè)試流程。例如，如果第一次測(cè)試中存儲(chǔ)器件9的所有位被設(shè)為0，在第二次測(cè)試中存儲(chǔ)器件9的所有位可以設(shè)為1。
通過(guò)選擇連接到測(cè)試陣列的所有列和行的測(cè)試控制器的控制輸出來(lái)再次一起啟用所有的DUT。然而，因?yàn)橛脕?lái)重寫(xiě)在第一次測(cè)試失敗而被禁用的存儲(chǔ)器件1的內(nèi)容的用戶指令#1，這些DUT將不對(duì)發(fā)出的用戶指令#1作出反應(yīng)，即，用新的位模式重寫(xiě)存儲(chǔ)器件1的內(nèi)容。反之，它們將不對(duì)用戶指令#1作出反應(yīng)并且保持它們的當(dāng)前狀態(tài)，例如用于進(jìn)一步的故障分析。
權(quán)利要求
1.一種集成電路，包括控制單元；多個(gè)控制輸入，用于向所述控制單元提供控制信號(hào)；以及耦合到控制單元的無(wú)效電路，該無(wú)效電路可用于基于在至少一個(gè)所述控制輸入接收的指示，禁止向控制單元提供至少一個(gè)所述控制信號(hào)。
2.如權(quán)利要求1所述的集成電路，其中當(dāng)在控制輸入接收到控制信號(hào)的第一預(yù)定模式時(shí)，通過(guò)所述無(wú)效電路來(lái)禁止向控制單元提供至少一個(gè)所述控制信號(hào)。
3.如權(quán)利要求1所述的集成電路，其中無(wú)效電路可用于重新啟用被所述無(wú)效電路禁用的該至少一個(gè)控制信號(hào)。
4.如權(quán)利要求3所述的集成電路，其中根據(jù)在控制輸入接收的輸入信號(hào)的預(yù)定模式來(lái)控制該無(wú)效電路。
5.如權(quán)利要求1所述的集成電路，其中所述集成電路具體為非易失性存儲(chǔ)器件。
6.如權(quán)利要求5所述的集成電路，其中該無(wú)效電路可用于禁止至少一個(gè)所述控制信號(hào)的提供，使得通過(guò)所述禁止防止擦除已存儲(chǔ)在所述存儲(chǔ)器件中的內(nèi)容。
7.如權(quán)利要求5所述的集成電路，其中該無(wú)效電路可用于禁止至少一個(gè)所述控制信號(hào)的提供，使得通過(guò)所述禁止防止在所述存儲(chǔ)器件中存儲(chǔ)新內(nèi)容。
8.一種集成電路，包括處理器；多個(gè)控制輸入，用于向所述處理器提供控制信號(hào)；無(wú)效電路，用于禁止向處理器提供至少一個(gè)所述控制信號(hào)，所述無(wú)效電路由所述處理器控制；以及用于接收用于所述處理器的程序指令的輸入，所述程序指令可由所述處理器執(zhí)行，其中當(dāng)所述處理器執(zhí)行第一預(yù)定程序指令時(shí)，通過(guò)所述無(wú)效電路來(lái)禁止向控制單元提供至少一個(gè)所述控制信號(hào)。
9.如權(quán)利要求8所述的集成電路，其中當(dāng)由所述處理器執(zhí)行第二預(yù)定程序指令時(shí)，被所述無(wú)效電路禁止的所述控制信號(hào)的提供被重新啟動(dòng)。
10.如權(quán)利要求8所述的集成電路，其中所述集成電路具體為非易失性存儲(chǔ)器件。
11.如權(quán)利要求10所述的集成電路，其中該無(wú)效電路可用于禁止至少一個(gè)所述控制信號(hào)的提供，使得通過(guò)所述禁止防止擦除已存儲(chǔ)在所述存儲(chǔ)器件中的內(nèi)容。
12.如權(quán)利要求10所述的集成電路，其中無(wú)效電路可用于禁止至少一個(gè)所述控制信號(hào)的提供，使得通過(guò)所述禁止防止在所述存儲(chǔ)器件中存儲(chǔ)新內(nèi)容。
13.一種集成電路，包括控制單元；多個(gè)控制輸入，用于向所述控制單元提供控制信號(hào)；由所述處理器控制的無(wú)效電路；以及用于存儲(chǔ)控制值的控制寄存器，所述控制寄存器控制所述無(wú)效電路，使得當(dāng)將第一預(yù)定值存儲(chǔ)在所述控制寄存器中時(shí)，通過(guò)所述無(wú)效電路禁止向控制單元提供至少一個(gè)所述控制信號(hào)。
14.如權(quán)利要求8所述的集成電路，其中所述控制寄存器進(jìn)一步控制所述無(wú)效電路使得當(dāng)將第二預(yù)定值存儲(chǔ)在所述控制寄存器中時(shí)，通過(guò)所述無(wú)效電路重新啟動(dòng)向控制單元提供該至少一個(gè)所述控制信號(hào)。
15.如權(quán)利要求8所述的集成電路，其中所述集成電路進(jìn)一步包括非易失性存儲(chǔ)器，且所述控制寄存器的所述值存儲(chǔ)在所述非易失性存儲(chǔ)器中。
16.如權(quán)利要求13所述的集成電路，其中所述集成電路具體為非易失性存儲(chǔ)器件。
17.如權(quán)利要求16所述的集成電路，其中該無(wú)效電路可用于禁止至少一個(gè)所述控制信號(hào)的提供，使得通過(guò)所述禁止防止擦除已存儲(chǔ)在所述存儲(chǔ)器件中的內(nèi)容。
18.如權(quán)利要求16所述的集成電路，其中該無(wú)效電路可用于禁止至少一個(gè)所述控制信號(hào)的提供，使得通過(guò)所述禁止防止在所述存儲(chǔ)器件中存儲(chǔ)新內(nèi)容。
19.一種用于操作集成電路的方法，該方法包括在集成電路的一組控制輸入的至少一個(gè)第一輸入接收編碼的消息；基于該編碼的消息，禁止從該組控制輸入的至少一個(gè)第二輸入接收控制信號(hào)，該至少一個(gè)第二輸入與該至少一個(gè)第一輸入相同或不同；在禁止接收之后，在該至少一個(gè)第二輸入接收控制信號(hào)，阻止該控制信號(hào)影響該集成電路的操作。
20.如權(quán)利要求19所述的方法，進(jìn)一步包括在集成電路的該至少一個(gè)第一輸入接收第二編碼的消息；以及基于該第二編碼的消息，在該至少一個(gè)第二輸入重新啟動(dòng)控制信號(hào)的接收。
21.如權(quán)利要求19所述的方法，其中該至少一個(gè)第一輸入包括多個(gè)輸入，并且其中編碼的消息包括在該多個(gè)輸入接收的預(yù)定模式。
22.如權(quán)利要求19所述的方法，其中編碼的消息包括具有不同于在集成電路操作期間使用的邏輯電平的電壓電平的信號(hào)。
23.一種用于并行測(cè)試集成電路的方法，該方法包括選擇待測(cè)試的多個(gè)集成電路；向該多個(gè)集成電路中的每一集成電路提供第一控制信號(hào)，該第一控制信號(hào)用于使在這些集成電路中執(zhí)行測(cè)試功能；選擇這些集成電路中單獨(dú)的一個(gè)；將由該單獨(dú)的一個(gè)集成電路提供的輸出信號(hào)和預(yù)定的信號(hào)比較；以及如果提供的輸出信號(hào)與該預(yù)定的信號(hào)不匹配，則向這些集成電路中單獨(dú)的一個(gè)提供第二控制信號(hào)，該控制信號(hào)被用來(lái)使至少一個(gè)控制信號(hào)的提供無(wú)效。
24.如權(quán)利要求23所述的方法，進(jìn)一步包括向該多個(gè)集成電路中的每一集成電路提供第三控制信號(hào)，該第三控制信號(hào)使在除了該單獨(dú)的一個(gè)集成電路之外的該多個(gè)集成電路中的所有集成電路中執(zhí)行測(cè)試功能。
全文摘要
一種集成電路，包括控制單元，用于向所述控制單元提供控制信號(hào)的多個(gè)控制輸入，以及用于禁止至少一個(gè)所述控制信號(hào)的提供的無(wú)效電路。在由所述集成電路接收第一編碼的消息之后，可以通過(guò)所述無(wú)效電路禁止向控制單元提供至少一個(gè)所述控制信號(hào)。
文檔編號(hào)H03K17/00GK1834680SQ200610073910
公開(kāi)日2006年9月20日 申請(qǐng)日期2006年3月14日 優(yōu)先權(quán)日2005年3月14日
發(fā)明者J·豪菲 申請(qǐng)人:因芬尼昂技術(shù)弗拉斯有限責(zé)任兩合公司