專利名稱：產(chǎn)生同步信號(hào)的電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及產(chǎn)生同步信號(hào)的電路裝置。
背景技術(shù)：
擁有大量電路塊的復(fù)雜電路或其部分(例如集成電路)在與其他復(fù)雜的電路一起使用時(shí)經(jīng)常以電氣方式進(jìn)行連接。此時(shí)經(jīng)常出現(xiàn)不同的復(fù)雜電路位于不同的半導(dǎo)體芯片或者類似底板(例如印刷電路板)上的情況。這樣的一個(gè)例子是在集成半導(dǎo)體存儲(chǔ)器組件內(nèi)或者相應(yīng)的模塊上的集成半導(dǎo)體存儲(chǔ)器電路。這種不同的復(fù)雜的電路以及它們的電路塊一方面彼此相對(duì)獨(dú)立工作，這意味著，例如不同速度(取決于溫度漲落和在制造過程中不可避免的制造公差漲落的電氣參數(shù)所決定)和異步方式。然而另一方面，這些復(fù)雜的電路和電路塊必須以電氣方式彼此通信，這種復(fù)雜電路和電路塊布置的所希望的(全部)效果還與上述彼此通信相適應(yīng)。通常，這通過向單個(gè)的復(fù)雜電路或電路塊饋送外部時(shí)鐘脈沖信號(hào)來實(shí)現(xiàn)。這一(例如)外部時(shí)鐘脈沖信號(hào)的任務(wù)是，把在單個(gè)的復(fù)雜電路(例如半導(dǎo)體電路)或者在單個(gè)的電路塊(例如包括寫/讀放大的單個(gè)的存儲(chǔ)器單元區(qū))中出現(xiàn)的電氣信號(hào)與該外部時(shí)鐘脈沖信號(hào)同步，以使得不同的復(fù)雜電路或電路塊的可比信號(hào)彼此具有固定設(shè)定的時(shí)間關(guān)系。
來自不同的復(fù)雜電路或電路塊的電氣信號(hào)彼此間在時(shí)間上的協(xié)調(diào)經(jīng)常借助同步信號(hào)實(shí)現(xiàn)，該同步由前面提到的時(shí)鐘脈沖信號(hào)導(dǎo)出。過去這多半涉及在一個(gè)信號(hào)周期內(nèi)的時(shí)鐘脈沖信號(hào)的信號(hào)沿的變化(例如正的＝電氣信號(hào)上升沿變化)，于是由這種變化觸發(fā)所設(shè)定的電路功能。然而與此同時(shí)，尤其在持續(xù)受到期待提高電路工作速度的壓力下，技術(shù)的進(jìn)步已發(fā)展到以下的程度上述的同步過程通常不再僅僅在一個(gè)信號(hào)周期內(nèi)的同步信號(hào)所經(jīng)歷的兩個(gè)沿變化之一進(jìn)行，而是在兩個(gè)沿變化進(jìn)行，亦即既在所涉及的電氣信號(hào)的上升沿也在下降沿進(jìn)行。作為這樣的例子可以舉出DDR型(DDR-DRAM，DDR＝DoubleData Rate)的動(dòng)態(tài)半導(dǎo)體存儲(chǔ)器(＝DRAM)。為產(chǎn)生這樣的同步要獲取時(shí)鐘脈沖信號(hào)的兩個(gè)沿的變化。
那么，在應(yīng)當(dāng)用參照由大量復(fù)雜電路或者電路塊組成的系統(tǒng)的系統(tǒng)時(shí)鐘脈沖來同步一個(gè)復(fù)雜電路或電路塊的其他電氣信號(hào)的同步信號(hào)的情況下，在一個(gè)信號(hào)周期內(nèi)(例如根據(jù)信號(hào)在其路徑上由一個(gè)復(fù)雜電路接收的變化)，在一個(gè)信號(hào)周期內(nèi)出現(xiàn)的兩個(gè)沿變化的上升沿和下降沿彼此相距較近時(shí)(亦即所謂的脈沖占空因數(shù)顯著不等于50％，在此脈沖占空因數(shù)規(guī)定在信號(hào)周期內(nèi)[數(shù)字]信號(hào)的兩個(gè)信號(hào)電平之一占據(jù)的[按百分率]時(shí)間比例)很難執(zhí)行上述同步過程。而且信號(hào)周期越短越困難。這一困難的原因在于，在一個(gè)信號(hào)周期的兩個(gè)彼此快速相繼的沿的變化之間的時(shí)間間隔太短，以致幾乎不再能進(jìn)行同步。
此外，為產(chǎn)生同步信號(hào)而采用時(shí)鐘脈沖信號(hào)的兩個(gè)沿變化被證明是不適宜的。亦即當(dāng)時(shí)鐘脈沖信號(hào)的兩個(gè)沿變化具有干擾(例如跳動(dòng)或者疊加的干擾信號(hào)尖峰時(shí))兩個(gè)沿的變化的干擾會(huì)影響同步信號(hào)。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明所要解決的技術(shù)問題是提供一個(gè)電路裝置，它把一個(gè)給定的信號(hào)轉(zhuǎn)換為帶有對(duì)該給定的信號(hào)盡可能準(zhǔn)確相移的同步信號(hào)。
該技術(shù)問題通過權(quán)利要求1給出的特征解決。
有利的結(jié)構(gòu)和擴(kuò)展方案的特征在從屬權(quán)利要求中給出。


下面根據(jù)附圖詳細(xì)說明本發(fā)明。此圖1到圖6示出本發(fā)明的不同的實(shí)施形式和方案。
具體實(shí)施例方式
圖1表示本發(fā)明的第一實(shí)施形式。在此設(shè)置可控信號(hào)延遲裝置DLY1、DLYn(在這里的本實(shí)施例中是兩個(gè))彼此前后級(jí)聯(lián)的電路。給第一可控信號(hào)延遲裝置DLY1饋送輸入信號(hào)CLK。圖1還表示出本發(fā)明的電路裝置的第一有利的擴(kuò)展方案，即輸入驅(qū)動(dòng)電路DRV-In，首先給它饋送輸入信號(hào)CLK，并從那里出發(fā)，由該輸入驅(qū)動(dòng)電路DRV-In放大、可能的話重新整形和/或反相后，把該輸入信號(hào)CLK饋送給第一可控信號(hào)延遲裝置DLY1。每一可控信號(hào)延遲裝置DLY1、DLYn包括一個(gè)帶可變信號(hào)延遲的電路部分DLYv和一個(gè)帶恒定信號(hào)延遲的電路部分DLYc。此外，輸入信號(hào)CLK被饋送給相位檢測裝置Φdetect的第一輸入B，相位檢測裝置Φdetect的功能在下文還要進(jìn)一步詳細(xì)說明。相位檢測裝置Φdetect的輸出O與控制電路CTRL相連接，控制電路CTRL的輸出信號(hào)作為控制信號(hào)ΦCTRL與可控信號(hào)延遲裝置DLY1、DLYn的帶可變信號(hào)延遲的電路部分DLYv的控制輸入CTRL-In連接。這在每一帶可變信號(hào)延遲的電路部分DLYv中用于控制被饋送給其信號(hào)輸入端的信號(hào)(在第一信號(hào)延遲裝置DLY1的帶可變信號(hào)延遲的電路部分DLYv的情況下，該被饋送給其信號(hào)輸入端的信號(hào)是輸入信號(hào)CLK)的延遲持續(xù)時(shí)間。最后的信號(hào)延遲裝置DLYn的帶恒定信號(hào)延遲的電路部分DLYc的輸出被饋送給相位檢測裝置Φdetect的第二輸入A。
在帶可變信號(hào)延遲的電路部分DLYv中可變信號(hào)延遲的控制通過相位檢測裝置Φdetect和控制電路CTRL按照以下方式進(jìn)行在給全部電路裝置施加輸入信號(hào)CLK時(shí)，該輸入信號(hào)CLK位于相位檢測裝置Φdetect的第一輸入B和位于第一可控信號(hào)延遲裝置DLY1的輸入上。那么當(dāng)該輸入信號(hào)CLK在其繼續(xù)的運(yùn)行過程中，經(jīng)歷給定方式的沿變化(為以下的說明假定，該沿變化是正的沿變化)時(shí)，那時(shí)該沿變化的發(fā)生以信號(hào)方式被饋送給相位檢測裝置Φdetect的第一輸入B并位于其上。與此無關(guān)地，同時(shí)通過可控信號(hào)延遲裝置DLY1、DLYn的級(jí)聯(lián)電路來延遲輸入信號(hào)CLK，然后相對(duì)輸入信號(hào)CLK延遲饋送給相位檢測裝置Φdetect的第二輸入A該延遲在被饋送給相位檢測裝置Φdetect的兩個(gè)輸入A和B的信號(hào)之間引起相移(例如這里適用關(guān)于這兩個(gè)信號(hào)的上升沿的、關(guān)于下降沿的相移，并在下面每次同樣是有意義的，不過在此專業(yè)人員在各自的電路設(shè)計(jì)時(shí)必須決定是用于分析上升沿設(shè)計(jì)的電路還是用于分析下降沿設(shè)計(jì)的電路)。該相移從在第二輸入A上施加的、延遲的信號(hào)與輸入信號(hào)CLK在相位檢測裝置Φdetect的第一輸入B上的輸入信號(hào)CLK的緊接著出現(xiàn)的同樣方式的沿變化的比較(這里上升沿變化)中產(chǎn)生。相位檢測裝置Φdetect檢測該相移并把檢測結(jié)果用信號(hào)通知控制電路CTRL，控制電路CTRL由此產(chǎn)生控制信號(hào)ΦCTRL。控制信號(hào)ΦCTRL通過控制電路CTRL的輸出被饋送給可控信號(hào)延遲裝置DLY1、DLYn的帶可變信號(hào)延遲的電路部分DLYv的控制輸入CTRL-In。
控制信號(hào)ΦCTRL的值規(guī)定在可控信號(hào)延遲裝置DLY1、DLYn的帶可變信號(hào)延遲的電路部分DLYv中引起的信號(hào)延遲時(shí)間的值。在此，在可控信號(hào)延遲裝置DLY1、DLYn的帶可變信號(hào)延遲的電路部分DLYv中引起的信號(hào)延遲時(shí)間借助控制信號(hào)ΦCTRL進(jìn)行變化，直到上述相移等于零。
只要施加在相位檢測裝置Φdetect的輸入A和B上的兩個(gè)信號(hào)之間形成相移，使得在第二輸入A的上升沿(假定)上施加的信號(hào)，從時(shí)間上看，出現(xiàn)在第一輸入B的上升沿上施加的信號(hào)之后，就改變控制信號(hào)ΦCTRL的值，使得在可控信號(hào)延遲裝置DLY1、DLYn的帶可變信號(hào)延遲的電路部分DLYv中出現(xiàn)的延遲時(shí)間縮短。然而，當(dāng)在第二輸入A的上升沿上施加的信號(hào)，再次從時(shí)間上看，在第一輸入B的上升沿上施加的信號(hào)之前出現(xiàn)，就放大在可控信號(hào)延遲裝置DLY1、DLYn的帶可變信號(hào)延遲的電路部分DLYv中出現(xiàn)的延遲時(shí)間。并當(dāng)(某一時(shí)間)在兩個(gè)輸入A和B上施加的信號(hào)之間的相移等于零時(shí)，控制信號(hào)ΦCTRL具有這樣的值，該值引起可控信號(hào)延遲裝置DLY1、DLYn的帶可變信號(hào)延遲的電路部分DLYv的被設(shè)定到那一時(shí)刻的有效信號(hào)延遲時(shí)間保持恒定。
亦即所有這些按照DLL電路(DLL＝Delay Lock Loop)穩(wěn)定到以下這種程度輸入信號(hào)CLK通過可控信號(hào)延遲裝置DLY1、DLYn的級(jí)聯(lián)電路一直延遲，直到在相位檢測裝置Φdetect的輸入A和B上施加的信號(hào)之間不再存在相移。一旦出現(xiàn)這種情況，則調(diào)節(jié)電路穩(wěn)定，出現(xiàn)關(guān)于輸入信號(hào)CLK所希望的、穩(wěn)定的延遲特性，亦即相位特性。
施加在第一可控信號(hào)延遲裝置DLY1的帶可變信號(hào)延遲的電路部分DLYv與帶恒定信號(hào)延遲的電路部分DLYc之間的連接線上的并在那里可測量的同步信號(hào)Φ1，在這種情況下，以其(假定上升的)信號(hào)沿相對(duì)于輸入信號(hào)CLK延遲由控制信號(hào)ΦCTRL規(guī)定的時(shí)間區(qū)間。
圖2表示按照?qǐng)D1的本發(fā)明的電路的變體方案。它與第一方案的不同點(diǎn)僅有兩點(diǎn)其一，同步信號(hào)不作為同步信號(hào)Φ1在第一可控信號(hào)延遲裝置DLY1的帶可變信號(hào)延遲的電路部分DLYv和帶恒定信號(hào)延遲的電路部分DLYc之間的連接線上分接，而是作為同步信號(hào)Φn從最后的(這里與第二個(gè)同義)可控信號(hào)延遲裝置DLYn的帶可變信號(hào)延遲的電路部分DLYv和帶恒定信號(hào)延遲的電路部分DLYc之間的連接線上分接。其結(jié)果是，同步信號(hào)Φn以其(同樣在此假定是上升的)信號(hào)沿與同步信號(hào)Φ1相比附加地在時(shí)間上延遲一半的時(shí)間，以在相位檢測裝置Φdetect的第二輸入A上施加的信號(hào)相對(duì)輸入信號(hào)CLK延遲。
其二，圖2中表示的本發(fā)明的電路在其輸出端還具有一個(gè)特別的擴(kuò)展把該同步信號(hào)Φn首先饋送給輸出驅(qū)動(dòng)電路DRV-Out，由其放大或者可能重新整形和/或反相，然后才向另外的電路、電路塊的應(yīng)用提供使用。
圖3表示本發(fā)明的一個(gè)有利的擴(kuò)展。在此本發(fā)明的電路裝置具有兩個(gè)同步信號(hào)Φ1、Φn，它們可以說是前面按照?qǐng)D1和2的兩個(gè)實(shí)施例的講授的合并執(zhí)行，一方面在第一可控信號(hào)延遲裝置DLY1的帶可變信號(hào)延遲的電路部分DLYv和帶恒定信號(hào)延遲的電路部分DLYc之間的連接線上分接，另一方面在最后的(DLYn)可控信號(hào)延遲裝置DLY1、DLYn的帶可變信號(hào)延遲的電路部分DLYv和帶恒定信號(hào)延遲的電路部分DLYc之間分接。兩個(gè)同步信號(hào)Φ1、Φn都與輸入信號(hào)CLK同步。因此它們具有與在圖1和2中表示的同步信號(hào)Φ1、Φn相同的時(shí)間曲線。
在按照?qǐng)D3的本實(shí)施形式中，把兩個(gè)同步信號(hào)Φ1、Φn都饋送給相位匹配裝置Φadapt的各自的一個(gè)輸入。相位匹配裝置Φadapt優(yōu)選使用RS觸發(fā)器構(gòu)造。相位匹配裝置Φadapt從兩個(gè)同步信號(hào)Φ1、Φn產(chǎn)生一個(gè)帶脈沖占空因數(shù)盡可能為50％的公共同步信號(hào)Φ，特別是一個(gè)具有盡可能等距沿變化的公共同步信號(hào)Φ。在該公共同步信號(hào)Φ的情況下，兩個(gè)沿變化(亦即上升沿變化和下降沿變化)與輸入信號(hào)CLK的一個(gè)給定的沿變化以后同步。它的優(yōu)點(diǎn)是，可以非常準(zhǔn)確地執(zhí)行外部電路的同步，因?yàn)楣餐叫盘?hào)Φ不受最終會(huì)影響輸入信號(hào)CLK的另一沿的干擾的影響。公共同步信號(hào)Φ按照下面的模式構(gòu)造由于作為DLL電路工作的包括所屬相位檢測裝置Φdetect和控制電路CTRL的兩個(gè)可控信號(hào)延遲裝置DLY1、DLYn的級(jí)聯(lián)電路，饋送給相位匹配裝置Φadapt的兩個(gè)同步信號(hào)Φ1、Φn相對(duì)于原來的輸入信號(hào)CLK時(shí)間上彼此錯(cuò)開。每次當(dāng)兩個(gè)饋送的同步信號(hào)Φ1、Φn之一具有一個(gè)相應(yīng)于輸入信號(hào)CLK的(假定的)正沿變化的假定的正(也可以使用負(fù)沿變化，如已多次提到的)沿變化時(shí)，相位匹配裝置Φadapt的作為公共同步信號(hào)Φ的輸出信號(hào)具有正的或負(fù)的沿變化。每一該正的和負(fù)的沿變化與原來的輸入信號(hào)CLK同步，并具有一個(gè)對(duì)該沿變化自己產(chǎn)生的固定的相移。此外，在該實(shí)施形式中在公共同步信號(hào)Φ的兩個(gè)彼此相繼的沿變化之間的距離等于公共同步信號(hào)Φ的一半周期持續(xù)時(shí)間。因此公共同步信號(hào)Φ具有在該實(shí)施例中存在的脈沖占空因數(shù)50％的時(shí)間上等距的沿變化。通過這樣的公共同步信號(hào)Φ，用該公共同步信號(hào)Φ同步的其他電路能夠盡管僅分析輸入信號(hào)CLK的兩個(gè)沿變化中之一(例如上升沿)，而能在輸入信號(hào)CLK的一半周期持續(xù)時(shí)間的時(shí)間間隔內(nèi)同步，這當(dāng)本發(fā)明的電路裝置與非常快工作的復(fù)雜電路或其部分聯(lián)合使用時(shí)特別具有優(yōu)點(diǎn)。
根據(jù)圖4的實(shí)施形式與根據(jù)圖3的實(shí)施形式不同之處僅在于，施加在相位檢測裝置Φdetect的第二輸入A上的信號(hào)不是從最后的可控信號(hào)延遲裝置DLY1、DLYn的輸出上分接，而，概況說，該信號(hào)位于在最后的可控信號(hào)延遲裝置DLY1、DLYn的前一級(jí)設(shè)置的可控信號(hào)延遲裝置的輸出，亦即在兩個(gè)可控信號(hào)延遲裝置DLY1、DLYn的情況下位于第一可控信號(hào)延遲裝置DLY1的輸出。在本實(shí)施例中，相對(duì)于根據(jù)圖3的實(shí)施例改善了控制信號(hào)ΦCTRL的調(diào)節(jié)自由度，因?yàn)榭刂菩盘?hào)ΦCTRL的改變快速作用于具有可變信號(hào)延遲的電路部分DLYv(時(shí)間上短的調(diào)節(jié)周期)。
在圖3和4中表示的本發(fā)明的電路裝置在其各電路輸出上具有一個(gè)特別的擴(kuò)展通過相位匹配裝置Φadapt產(chǎn)生的公共同步信號(hào)Φ首先饋送給一個(gè)輸出驅(qū)動(dòng)電路DRV-Out，由其放大或者可能重新整形和/或反相，然后才向另外的電路、電路塊的應(yīng)用提供使用。在此通常在相位匹配裝置Φadapt和輸出驅(qū)動(dòng)電路DRV-Out之間還出現(xiàn)一個(gè)另外的固有的信號(hào)延遲，它引起當(dāng)在相位檢測裝置Φdetect的輸入A、B上施加的信號(hào)具有彼此相同的相位位置時(shí)，輸出驅(qū)動(dòng)電路DRV-Out引起的信號(hào)具有和輸入信號(hào)CLK相同的相位位置。這一點(diǎn)在圖3和4中用延遲塊Dly示意表示。
圖5表示本發(fā)明的另一個(gè)有利的實(shí)施形式。其基本結(jié)構(gòu)與圖3提供的實(shí)施形式相同。但是它具有三個(gè)各包括一個(gè)帶可變信號(hào)延遲的電路部分DLYv和一個(gè)帶恒定信號(hào)延遲的電路部分DLYc的可控信號(hào)延遲裝置DLY1、DLY2和DLYn。每一電路部分DLYv具有一個(gè)延遲輸入CTRL-In，通過它控制電路CTRL的控制信號(hào)ΦCTRL饋送給帶可變信號(hào)延遲的電路部分DLYv。在每一可控信號(hào)延遲裝置DLY1、DLY2和DLYn中，在其帶可變信號(hào)延遲的電路部分DLYv和其帶恒定信號(hào)延遲的電路部分DLYc之間存在一個(gè)節(jié)點(diǎn)，從該節(jié)點(diǎn)分接屬于各節(jié)點(diǎn)的延遲了的輸入信號(hào)CLK并作為各同步信號(hào)Φ1或者Φ2或者Φn饋送給相位匹配裝置Φadapt的各個(gè)輸入。通過在該輸入上每次出現(xiàn)的例如正的沿變化，相位匹配裝置Φadapt在它的輸出上產(chǎn)生一個(gè)沿變化＝公共同步信號(hào)Φ，使得該公共同步信號(hào)Φ在輸入信號(hào)CLK的一個(gè)周期持續(xù)時(shí)期內(nèi)具有三個(gè)在時(shí)間上彼此等距的、與輸入信號(hào)CLK的預(yù)定方式的沿變化同步的沿變化。在此公共同步信號(hào)Φ的沿變化是正負(fù)性質(zhì)交替的。
對(duì)于按照?qǐng)D6的有利的實(shí)施形式類似情況適用這里前后設(shè)置四個(gè)可控信號(hào)延遲裝置DLY1、DLY2、DLY3和DLYn。它們類似圖3和4的實(shí)施形式與控制電路CTRL和相位匹配裝置Φadapt連接。在此出現(xiàn)的公共同步信號(hào)Φ在輸入信號(hào)CLK的周期持續(xù)時(shí)間內(nèi)部具有四個(gè)在時(shí)間上彼此等距的、與輸入信號(hào)CLK同步的以交替的正和負(fù)方式的沿變化。通過該公共同步信號(hào)Φ，其他電路、電路塊等的信號(hào)能夠比上述實(shí)施形式中用單個(gè)饋送的公共同步信號(hào)Φ1、Φn更加精確被同步。
按照?qǐng)D5和6的實(shí)施形式還可以不需要相位匹配裝置Φadapt構(gòu)造，以便三個(gè)(Φ1、Φ2和Φn)或者四個(gè)產(chǎn)生的時(shí)間上錯(cuò)開的同步信號(hào)Φ1到Φn可為其他的應(yīng)用提供。它所具有的優(yōu)點(diǎn)是，為同步外部電路部分，可使用具有對(duì)于輸入信號(hào)CLK不同相位移位的同步信號(hào)，這在有的情況下極大地簡化了對(duì)于這些同步的外部信號(hào)的開發(fā)。
在上述實(shí)施形式中均假定單個(gè)帶可變信號(hào)延遲的電路部分DLYv具有彼此都相等的延遲特性和單個(gè)帶恒定信號(hào)延遲的電路部分DLYc同樣具有彼此都相等的延遲特性。這在產(chǎn)生多個(gè)同步信號(hào)Φ1、Φ2、…、Φn時(shí)導(dǎo)致不同的可控信號(hào)延遲裝置DLY1、DLY2、…、DLYn在時(shí)間上各自同時(shí)反應(yīng)且同步信號(hào)Φ1、Φ2、…、Φn具有彼此等距的沿變化。然而還可以想到，單個(gè)帶可變信號(hào)延遲的電路部分DLYv(和/或單個(gè)帶恒定信號(hào)延遲的電路部分DLYc)具有至少部分彼此不同的延遲特性。那時(shí)不同的可控信號(hào)延遲裝置DLY1、DLY2、…、DLYn，和作為其結(jié)果產(chǎn)生的多個(gè)同步信號(hào)Φ1、Φ2、…、Φn，在其沿變化上在時(shí)間上不再等距，而是按照單個(gè)帶可變信號(hào)延遲的電路部分DLYv(和/或單個(gè)帶恒定信號(hào)延遲的電路部分DLYc)不同的延遲特性所產(chǎn)生的沿變化。
附圖標(biāo)記列表Φ1、…、Φn同步信號(hào)Φ公共同步信號(hào)CLK輸入信號(hào)DLY1、…、DLYn可控信號(hào)延遲裝置DLYv、DLYc帶可變或者恒定時(shí)間延遲的電路部分B、A輸入O輸出Φdetect相位檢測裝置Φadapt相位匹配裝置CTRL控制電路CTRL-In控制輸入DRV-In、DRV-Out輸入、輸出驅(qū)動(dòng)電路Dly延遲塊
權(quán)利要求
1.產(chǎn)生至少一個(gè)帶有規(guī)定的信號(hào)沿變化的同步信號(hào)(Φ1、Φ2、…、Φn)的電路裝置，具有下述特征-至少兩個(gè)的多個(gè)可控信號(hào)延遲裝置(DLY1、DLY2、…、DLYn)，其中每一可控信號(hào)延遲裝置(DLY1、DLY2、…、DLYn)具有一個(gè)帶可變信號(hào)延遲的電路部分(DLYv)和一個(gè)帶恒定信號(hào)延遲的電路部分(DLYc)，和其中給第一可控信號(hào)延遲裝置(DLY1)饋送輸入信號(hào)(CLK)，-具有兩個(gè)輸入(B，A)和一個(gè)輸出(O)的相位檢測裝置(Φdetect)，-控制電路(CTRL)，其用于控制帶可變信號(hào)延遲的電路部分(DLYv)，其中控制電路(CTRL)在輸入側(cè)與相位檢測裝置(Φdetect)的輸出(O)連接，在輸出側(cè)與帶可變信號(hào)延遲的電路部分(DLYv)的控制輸入(CTRL-In)連接，-其中，另外給相位檢測裝置(Φdetect)的第一輸入(B)饋送輸入信號(hào)(CLK)，-其中，可控信號(hào)延遲裝置(DLY1、DLY2、…、DLYn)之一(DLY1、DLY2、…、DLYn)的一個(gè)輸出與相位檢測裝置(Φdetect)的第二輸入(A)，連接，和-其中，一個(gè)帶可變信號(hào)延遲的電路部分(DLYv)的輸出信號(hào)用作第一同步信號(hào)(Φ1、Φ2、…、Φn)。
2.根據(jù)權(quán)利要求1的電路裝置，其特征在于，可控信號(hào)延遲裝置(DLY1、DLY2、…、DLYn)的數(shù)目為兩個(gè)、三個(gè)或四個(gè)。
3.根據(jù)權(quán)利要求1或2的電路裝置，其特征在于，它如此構(gòu)造，使在帶可變信號(hào)延遲的各自另外的電路部分(DLYv)之一上的輸出信號(hào)用作各自另一個(gè)同步信號(hào)(Φ2、…、Φn、Φ1)。
4.根據(jù)上述權(quán)利要求之一的電路裝置，其特征在于，在第一可控信號(hào)延遲裝置(DLY1)之前設(shè)置一個(gè)輸入驅(qū)動(dòng)電路(DLV-In)，給該輸入驅(qū)動(dòng)電路(DLV-In)饋送輸入信號(hào)(CLK)。
5.根據(jù)上述權(quán)利要求之一的電路裝置，其特征在于，把一個(gè)各自的同步信號(hào)(Φ1、Φ2、…、Φn)饋送給一個(gè)各自的輸出驅(qū)動(dòng)電路(DLV-Out)。
6.根據(jù)權(quán)利要求1到4之一的電路裝置，其特征在于，把多個(gè)同步信號(hào)(Φ1、Φ2、…、Φn)饋送給一個(gè)相位匹配裝置(Φadapt)用于產(chǎn)生一個(gè)公共的同步信號(hào)(Φ)。
7.根據(jù)權(quán)利要求6的電路裝置，其特征在于，所述相位匹配裝置(Φadapt)如此地構(gòu)造，使公共同步信號(hào)(Φ)具有相對(duì)于輸入信號(hào)(CLK)的時(shí)間上延遲的并且等距的沿變化。
8.根據(jù)權(quán)利要求6或7的電路裝置，其特征在于，所述相位匹配裝置(Φadapt)是RS觸發(fā)電路。
9.根據(jù)權(quán)利要求6到8之一的電路裝置，其特征在于，所述公共同步信號(hào)(Φ)被饋送給輸出驅(qū)動(dòng)電路(DLV-Out)。
全文摘要
本發(fā)明涉及用于產(chǎn)生帶有時(shí)間上規(guī)定的信號(hào)沿變化的同步信號(hào)(Φ)的電路裝置，其中，多個(gè)可控信號(hào)延遲裝置(DLY1、DLY2、…、DLYn)各具有一個(gè)帶可變信號(hào)延遲的電路部分(DLYv)和一個(gè)帶恒定信號(hào)延遲的電路部分(DLYc)，其中，給第一可控信號(hào)延遲裝置(DLY1)饋送輸入信號(hào)(CLK)。此外它包括一個(gè)具有兩個(gè)輸入(B，A)和一個(gè)輸出(O)的相位檢測裝置(Φdetect)，和一個(gè)用于控制帶可變信號(hào)延遲的電路部分(DLYv)的控制電路(CTRL)?？刂齐娐?CTRL)在輸入側(cè)與相位檢測裝置(Φdetect)的輸出(O)連接，在輸出側(cè)與帶可變信號(hào)延遲的電路部分(DLYv)的控制輸入(CTRL－In)連接。此外，另外給相位檢測裝置(Φdetect)的第一輸入(B)饋送輸入信號(hào)(CLK)?？煽匦盘?hào)延遲裝置(DLY1、DLY2、…、DLYn)之一的一個(gè)輸出連接相位檢測裝置(Φdetect)的第二輸入(A)。在至少一個(gè)可控信號(hào)延遲裝置(DLY1、DLY2、…、DLYn)的帶可變信號(hào)延遲的電路部分(DLYv)的輸出上存在同步信號(hào)(Φ)。
文檔編號(hào)H03L7/00GK1874157SQ20061007396
公開日2006年12月6日 申請(qǐng)日期2006年3月15日 優(yōu)先權(quán)日2005年3月15日
發(fā)明者A·奈格倫, P·海涅 申請(qǐng)人:英飛凌科技股份公司