專利名稱：用于動態(tài)地改變時鐘信號的頻率的方法和電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子電路的領(lǐng)域；更具體地說，本發(fā)明涉及一種用于動態(tài)地改變時鐘信號的頻率的方法和電路。
背景技術(shù)：
現(xiàn)代的集成電路芯片包括集成電路芯片的不同區(qū)域中以不同時鐘頻率工作的電路，并且常常這些電路必須相互發(fā)送信號。集成電路芯片的不同區(qū)域中的時鐘頻率相互之間可能是或不是整數(shù)比。此外，通常期望在集成電路工作的同時改變一個或多個時鐘的頻率。目前，完成時鐘頻率改變的方法需要依賴有關(guān)時鐘頻率比的存儲信息，當(dāng)時鐘頻率被改變(產(chǎn)生延長的或縮短的轉(zhuǎn)變時鐘脈沖)時產(chǎn)生小故障(glitches)，需要全系統(tǒng)復(fù)位或以一些方式限制時鐘信號的頻率，所有這些在許多電路應(yīng)用中是不期望的。
因此，存在對一種方法和電路的需要，該方法和電路允許進(jìn)行這樣的動態(tài)時鐘頻率改變，其不需要對時鐘頻率比存儲信息的依賴，當(dāng)時鐘頻率被改變時不產(chǎn)生小故障，不需要全系統(tǒng)復(fù)位或限制時鐘信號的頻率。

發(fā)明內(nèi)容
本發(fā)明的第一方面是一種方法，包括利用以第二頻率工作的第二時鐘信號檢測以第一頻率工作的第一時鐘信號的邊沿；利用第一時鐘信號檢測第二時鐘信號的邊沿；檢測第一和第二時鐘信號的重合沿；并在檢測到重合沿時將第二頻率改變成不同于第二頻率的第三頻率。
本發(fā)明的第二方面是本發(fā)明的第一方面，其中所有重合沿是上升沿。
本發(fā)明的第三方面是本發(fā)明的第一方面，其中所有重合沿是下降沿。
本發(fā)明的第四方面是本發(fā)明的第一方面，其中第一及第二頻率是不同的。
本發(fā)明的第五方面是本發(fā)明的第一方面，其中第一及第三頻率是不同的。
本發(fā)明的第六方面是本發(fā)明的第一方面，其中第一、第二及第三頻率互不相同。
本發(fā)明的第七方面是本發(fā)明的第一方面，其中第一及第三頻率是彼此的完全整數(shù)倍。
本發(fā)明的第八方面是本發(fā)明的第一方面，其中第一頻率及第三頻率不是彼此的完全整數(shù)倍。
本發(fā)明的第九方面是本發(fā)明的第一方面，進(jìn)一步地包括通過對以第四頻率工作的第三時鐘信號進(jìn)行分頻來產(chǎn)生第一時鐘頻率，以及通過對以第五頻率工作的第四時鐘信號進(jìn)行分頻來產(chǎn)生第二時鐘信號。
本發(fā)明的第十方面是本發(fā)明的第九方面，進(jìn)一步地包括通過對以第六頻率工作的第五時鐘信號進(jìn)行分頻來產(chǎn)生第三時鐘信號及第四時鐘信號。


本發(fā)明的特性在附加的權(quán)利要求中得以闡述。然而，本發(fā)明其本身當(dāng)結(jié)合附圖閱讀時，通過參考下面的說明性實施例的具體實施方式
將被更好地理解，其中圖1是根據(jù)本發(fā)明的第一實施例，用于動態(tài)地改變時鐘頻率的電路的示意性電路圖的例子；圖2A及2B是根據(jù)本發(fā)明的第一實施例的時鐘網(wǎng)絡(luò)分頻電路的示意電路圖；圖3是根據(jù)本發(fā)明的第一實施例的重合時鐘邊沿檢測器電路的示例性示意電路圖；
圖4是圖1的電路的時序圖；圖5是根據(jù)本發(fā)明的第二實施例，用于動態(tài)地改變時鐘頻率的電路的示例性示意電路圖；圖6A及6B是根據(jù)本發(fā)明的第二實施例的時鐘網(wǎng)絡(luò)分頻電路的示意電路圖；圖7是根據(jù)本發(fā)明的第二實施例的重合時鐘邊沿檢測器電路的示例性示意電路圖；圖8是圖5的電路的時序圖；以及圖9是根據(jù)本發(fā)明的第三實施例，用于動態(tài)地改變時鐘頻率的電路的示例性示意電路圖。
具體實施例方式
圖1是根據(jù)本發(fā)明的第一實施例，用于動態(tài)地改變時鐘頻率的電路的示意性電路圖。在圖1中，時鐘電路100包括連接到重合上升沿檢測器電路(CRED)110以及連接到CLK A分頻網(wǎng)絡(luò)115A及CLK B分頻網(wǎng)絡(luò)115B的鎖相環(huán)電路(PLL)105。CLK A分頻網(wǎng)絡(luò)115A及時鐘N分頻網(wǎng)絡(luò)115B的每個被連接到CRED 110。PLL 105包括連接到A時鐘分頻器125A及B時鐘分頻器125B的電壓控制振蕩器(VCO)120。
VOC 120產(chǎn)生被提供給A和B時鐘分頻器125A及125B的振蕩信號(OSC)。時鐘分頻器125A由OSC產(chǎn)生A時鐘信號(CLK A)并將CLK A傳遞到CRED 110及A時鐘分頻器115A。B時鐘分頻器125B產(chǎn)生B時鐘信號(CLK B)并將CLK B傳遞到CRED 110及B時鐘分頻器115B。CLKA分頻網(wǎng)絡(luò)115A由CLK A產(chǎn)生X時鐘信號(CLK X)，Y時鐘信號(CLKY)以及延遲的A時鐘信號CLK A′，CLK A′被連接到CRED 110。時鐘A分頻網(wǎng)絡(luò)115A也在被連接到CRED 110的一個CLK A′周期信號(ACE1)中產(chǎn)生CLK A重合沿。時鐘B分頻網(wǎng)絡(luò)115B由CLK B產(chǎn)生L時鐘信號(CLK L)，M時鐘信號(CLK M)以及延遲的B時鐘信號CLK B′，CLK B′被連接到CRED 110。CLK B分頻網(wǎng)絡(luò)115B也在被連接到CRED 110的一個CLK B′周期信號(BCE1)中產(chǎn)生CLK B重合沿。
CRED 110產(chǎn)生ALLROSE A信號，其表明CLK A及由CLK A導(dǎo)出的所有時鐘(CLK X及CLK Y)和CLK B，以及由CLK B導(dǎo)出的所有時鐘(CLK L及CLK M)剛好具有重合上升沿。ALLROSE A被連接到A時鐘分頻網(wǎng)絡(luò)115A。ALLROSE A被置位，直到CLK A的下一個上升沿，并且在CLK A域中是有效的。CRED 110產(chǎn)生ALLROSE B信號，其表明CLK B、由CLK B導(dǎo)出的所有時鐘(CLK L及CLK M)、CLK A、和由CLK A導(dǎo)出的所有時鐘(CLK X及CLK Y)剛好具有重合上升沿。ALLROSE B被連接到B時鐘分頻網(wǎng)絡(luò)115B。ALLROSE B被置位，直到CLK B的下一個上升沿，并且在CLK B域中是有效的。ALLROSE A可被用來調(diào)節(jié)CLK X、CLK Y頻率。ALLROSE B可被用來調(diào)節(jié)CLK L、CLK M頻率。
如圖2A、2B、3和4中所示并且如以下所描述的，ACE1提供CLKA上升沿的早期樣本，BCE1提供CLK B上升沿的早期樣本，ALLROSEA表明CLK A、CLK X、CLK Y、CLK B CLK L及CLK M何時具有重合上升沿，而ALLROSE B表明CLK B、CLK L、CLK M、CLK A、CLK X及CLK Y何時具有重合上升沿。
圖2A及2B是根據(jù)本發(fā)明的第一實施例的時鐘網(wǎng)絡(luò)分頻電路的示意電路圖。在圖2A中，CLK A分頻網(wǎng)絡(luò)115A包括連接到多位寄存器140A的狀態(tài)邏輯電路135A，以及同樣連接到相同的多位寄存器140A的CLK A樹145A。CLK A樹145A產(chǎn)生多個連接到多位寄存器140A的相應(yīng)時鐘輸入的CLK A′信號。由于CLK A樹145A中的反相器，CLKA′相對于CLK A被非常輕微地延遲(并且對于彼此來說幾乎可忽略)。多位寄存器140A的輸出包括CLK X、CLK Y以及ACE1，這些信號被反饋回狀態(tài)邏輯電路135A。狀態(tài)邏輯電路135A在兩個CLK A′周期信號(ACE2)以及CLK X和CLK Y中產(chǎn)生CLK A重合沿。狀態(tài)邏輯電路135A以及多位寄存器140A組成A時鐘域有限狀態(tài)機(FSM)，其輸出包括信號CLK X、CLK Y以及ACE1。ACE1由ACE2導(dǎo)出，因為多位寄存器140A將ACE2延遲一個CLK A′周期。本領(lǐng)域一名普通技術(shù)人員將能如以上所描述設(shè)計FSM。
在本例子中，ALLROSE A被連接到狀態(tài)邏輯電路135A，并且狀態(tài)邏輯電路135A包括對控制信號CNTFREQA做出響應(yīng)以改變CLK X或CLK Y的頻率的分頻電路，但是其僅在ALLROSE A的上升沿響應(yīng)。
圖2B除描述CLK B域之外與圖2A相似。在圖2B中，CLK B分頻網(wǎng)絡(luò)115B包括連接到多位寄存器140B的狀態(tài)邏輯電路135B，以及同樣連接到多位寄存器140B的相同形式的CLK B樹145B。CLK B樹145B產(chǎn)生多個連接到多位寄存器140B的相應(yīng)時鐘輸入的CLK B′信號。由于CLK B樹145B中的反相器，CLK B′相對于CLK B被非常輕微地延遲(并且對于彼此來說幾乎可忽略)。多位寄存器140A的輸出包括CLK L、CLK M以及BCE1，這些信號被反饋回狀態(tài)邏輯電路135B。狀態(tài)邏輯電路135B在兩個CLK B′周期信號(BCE2)以及CLKL和CLK M中產(chǎn)生CLK B重合沿。狀態(tài)邏輯電路135B以及多位寄存器140B組成B時鐘域有限狀態(tài)機(FSM)，其輸出包括信號CLK L、CKLM以及BCE1。因為多位寄存器140B延遲BCE2一個CLK B′周期，BCE1由BCE2導(dǎo)出。
在本例子中，ALLROSE B被連接到狀態(tài)邏輯電路135B，并且狀態(tài)邏輯電路135B包括對控制信號CNTFREQB做出響應(yīng)以改變CLK L或CLK M的頻率的分頻電路，但是其僅在ALLROSE B的上升沿響應(yīng)。
圖3是根據(jù)本發(fā)明的第一實施例的重合時鐘脈沖邊沿檢測器電路的示例性示意電路圖。圖3中，CRED 110包括延遲元件DELAY1及DELAY2、與門A1、A2及A3、反相器11、12、13及14，以及上升沿觸發(fā)的觸發(fā)器F1、F2、F3、F4、F5及F6。
CLK A被連接到DELAY1的輸入、觸發(fā)器F2的時鐘輸入以及觸發(fā)器F4的數(shù)據(jù)輸入。CLK B被連接到DELAY2的輸入端、觸發(fā)器F5的時鐘輸入以及觸發(fā)器F1的數(shù)據(jù)輸入。CLK A′被連接到觸發(fā)器F3的時鐘輸入以及CLK B′被連接到觸發(fā)器F6的時鐘輸入。DELAY 1的輸出被連接到反相器I1的輸入。反相器I1的輸出被連接到反相器I2的輸入及觸發(fā)器F5的數(shù)據(jù)輸入。反相器I2的輸出被連接到觸發(fā)器F1的時鐘輸入。DELAY 2的輸出被連接到反相器I3的輸入。反相器I3的輸出被連接到反相器I4的輸入及觸發(fā)器F2的數(shù)據(jù)輸入。反相器I4的輸出被連接到觸發(fā)器F4的時鐘輸入。ACE1及BCE2被連接到與門A3的相應(yīng)輸入，并且與門A3的輸出被連接到觸發(fā)器F3及F6的數(shù)據(jù)輸入。觸發(fā)器F1、F2及F3的數(shù)據(jù)輸出被連接到與門A1的相應(yīng)輸入。與門A1的輸出為信號ALLROSE A。觸發(fā)器F4、F5及F6的數(shù)據(jù)輸出被連接到與門A2的相應(yīng)輸入。與門A2的輸出為信號ALLROSE B。
在第一例子中，當(dāng)K1及K2為任何獨立正整數(shù)時，如果CLK A為OSC/K1并且如果CLK B等于OSC/K2，則DELAY1及DELAY2為信號OSC的一個周期的期間的大約四分之一。在第二例子中，當(dāng)K1及K2為任何獨立的大于或等于2的完全正整數(shù)時，如果CLK A為OSC/K1并且如果CLK B等于OSC/K2，DELAY1及DELAY2為信號OSC的一個周期的期間的大約一半。
操作中，觸發(fā)器F1利用CLK A的延遲上升沿捕獲CLK B，而觸發(fā)器F2利用CLK A的上升沿捕獲被延遲并反相的CLK B。當(dāng)觸發(fā)器F1鎖存1且觸發(fā)器F2鎖存1時，CLK B的上升沿已被CLK A的上升沿捕獲。觸發(fā)器F4利用CLK B的延遲上升沿捕獲CLK A，而觸發(fā)器F5利用CLK B的上升沿捕獲延遲并反相的CLK A。當(dāng)觸發(fā)器F4鎖存1并且觸發(fā)器F5鎖存1時，CLK A的上升沿已被CLK B的上升沿捕獲。
僅當(dāng)ACE1和BCE1兩者都為1時，與門A3的輸出為1。當(dāng)圖2A的FSM檢測到CLK X并且CLK Y在一個CLK A周期內(nèi)將有重合上升沿時，ACE1才可以為1。當(dāng)圖2B的FSM檢測到CLK L并且CLK M在一個CLK B周期內(nèi)將有重合上升沿時，BCE1才可以為1。觸發(fā)器F3和F6兩者都鎖存來自與門A3的數(shù)據(jù)。
因此，僅當(dāng)ALLROSE A及ALLROSE B有重合上升沿時，所有時鐘域(例如，CLK A、CLK X、CLK Y、CLK B、CLK L及CLK M)的全部時鐘都有重合上升沿。
通過測量具有重合上升沿的ALLROSE A及ALLROSE B之間的期間，可以確定ALLROSE A以及ALLROSE B重合上升沿的下一個出現(xiàn)，并且任何或所有時鐘頻率(在本例中，CLK X、CLK Y、CLK L以及CLK M)可在沒有額外的短或長脈沖或數(shù)據(jù)小故障的情況下，經(jīng)由CNTFRQA及CNTFRQB改變(見圖2A及2B)。
應(yīng)該理解，多位寄存器140A(見圖2A)的觸發(fā)器鎖存ACE1，并且狀態(tài)邏輯電路135A(見圖2A)可從A時鐘網(wǎng)絡(luò)分頻器115A(見圖1)移動到CRED 110(見圖1)。同樣，多位寄存器140B(見圖2B)的觸發(fā)器鎖存BCE1并且狀態(tài)邏輯電路135A(見圖2A)可從B時鐘網(wǎng)絡(luò)分頻器115B(見圖1)移動到CRED 110(見圖1)。
可選地，觸發(fā)器F3及F6(見圖3)可被從CRED 110(見圖1)移動到相應(yīng)的A時鐘分頻網(wǎng)絡(luò)115A(見圖1)及B時鐘分頻網(wǎng)絡(luò)115B(見圖1)。
圖4是圖1的電路的時序圖。圖4的時序圖是幾乎無限數(shù)量的時鐘頻率改變情況中的僅僅示例性情況之一。圖4中，CLK Y及CLK X自CLK A分頻而來，而CLK L及CLK M自CLK B分頻而來。最初，CLKA、CLK B、CLK X、(CLK Y及CLK L)以及CLK M以不同頻率工作，而CLK Y與CLK L以相同頻率工作。CLK A、CLK B、CLK X、CLK Y、CLK L及CLK M第一次具有重合上升沿是在時刻T1處。CLKA、CLK B、CLK X、CLK Y、CLK L及CLK M第二次具有重合上升沿是在時刻T2處，在該時刻CLK X及CLK M的頻率被改變并且CLKX、CLK Y、CLK L及CLK M是相同的頻率。此后，CLK A、CLK B、CLK X、CLK Y、CLK L及CLK M在時刻T3、T4...等具有重合上升沿。所有的時鐘占空比被圖解為50％。當(dāng)時鐘被改變時，保持50％占空比的唯一要求是CLK A及CLK B兩者的占空比都是50％。可利用其他的占空比。
雖然本發(fā)明的第一實施例利用重合上升時鐘沿，然而本發(fā)明的第二實施例利用重合下降時鐘沿。
圖5是根據(jù)本發(fā)明的第二實施例，用于動態(tài)地改變時鐘頻率的電路的示例性示意電路圖。圖5中，時鐘電路200類似于圖1的時鐘電路100，除了CRIED 110被替換為重合下降沿檢測器(CFED)210，CLKA分頻網(wǎng)絡(luò)115A被替換為CLK A分頻網(wǎng)絡(luò)215A，CLK B分配器網(wǎng)絡(luò)115B被替換為CLK B分頻網(wǎng)絡(luò)215B，而且CFED 210產(chǎn)生ALLFELL A及ALLFELL B信號代替ALLROSE A及ALLROSE B信號，然而CLKA分頻網(wǎng)絡(luò)215A和CLK B分頻網(wǎng)絡(luò)215B響應(yīng)ALLFELL A及ALLFELL B的上升沿。
圖6A及6B是根據(jù)本發(fā)明的第二實施例的時鐘網(wǎng)絡(luò)分頻電路的示意電路圖。圖6A中，CLK A分頻網(wǎng)絡(luò)215A類似于圖2A的CLK A分頻網(wǎng)絡(luò)115A，除了圖2A的多位寄存器140A被替換為具有反相的時鐘輸入的多位寄存器240A，狀態(tài)邏輯電路135A被替換為狀態(tài)邏輯電路235A以及ALLROSE A被替換為ALLFELL A。同樣，由狀態(tài)邏輯電路235A和多位寄存器240A組成的FSM被更改成在下降沿而不是在上升時鐘沿改變狀態(tài)。
圖6B中，CLK B分頻網(wǎng)絡(luò)215B類似于圖2B的CLK B分頻網(wǎng)絡(luò)115B，除了圖2B的多位寄存器140B被替換為具有反相的時鐘輸入的多位寄存器240B，狀態(tài)邏輯電路135B被替換為狀態(tài)邏輯電路235B以及ALLROSE B被替換為ALLFELL B。同樣，由狀態(tài)邏輯電路235B和多位寄存器240B組成的FSM被更改成在下降沿而不是在上升時鐘沿時改變狀態(tài)。
圖7是根據(jù)本發(fā)明的第二實施例的重合時鐘沿檢測器電路的示例性示意電路圖。圖7中，CFED 210類似于圖3的CRED 110，除了圖3的觸發(fā)器F1、F2、F3、F4、F5及F6分別被替換為觸發(fā)器F7、F8、F9、F10、F11及F12，其所有觸發(fā)器都有反相的時鐘輸入，圖3的與門A1及A2被替換為相應(yīng)的或非門N1及N2，其輸出分別為ALLFELL A及ALLFELL B。
圖8是圖5的電路的時序圖。圖8的時序圖類似于圖4的時序圖，除了時刻T1、T2、T3...等等發(fā)生在CLK A、CLK X、CLK Y、CLK B、CLK L、CLK M的重合下降沿及ALLFELL A及ALLFELL B的重合上升沿。
圖9是根據(jù)本發(fā)明的第三實施例，用于動態(tài)地改變時鐘頻率的電路的示例性示意電路圖。圖9中，CRED 310包括延遲元件DELAY1、DELAY2以及DELAY3、與門A4、A5、A6及A7，反相器11、12、13 14、15及16，以及邊沿觸發(fā)的觸發(fā)器F13、F14、F15、F16、F17、F18、F19、F20、F21、F22、F23、F24、F25、F26及F27。
CLK A被連接到DELAY1的輸入、觸發(fā)器F13及F15的時鐘輸入以及觸發(fā)器F19及F24的數(shù)據(jù)輸入。CLK B被連接到DELAY2的輸入、觸發(fā)器F18及F20的時鐘輸入以及觸發(fā)器F14及F26的數(shù)據(jù)輸入。CLK C被連接到DELAY3的輸入、觸發(fā)器F23及F25的時鐘輸入以及觸發(fā)器F16及F21的數(shù)據(jù)輸入。
CLK A′被連接到觸發(fā)器F17的時鐘輸入，CLK B′被連接到觸發(fā)器F22的時鐘輸入以及CLK C′被連接到觸發(fā)器F27的時鐘輸入。
DELAY 1的輸出被連接到反相器I1的輸入。反相器I1的輸出被連接到反相器I2的輸入以及觸發(fā)器F18及F23的數(shù)據(jù)輸入。反相器I2的輸出被連接到觸發(fā)器F14及F16的時鐘輸入。DELAY2的輸出被連接到反相器I3的輸入。反相器I3的輸出被連接到反相器I4的輸入以及觸發(fā)器F13及F25的數(shù)據(jù)輸入。反相器I4的輸出被連接到觸發(fā)器F19及F21的時鐘輸入。DELAY3的輸出被連接到反相器I5的輸入。反相器I5的輸出被連接到反相器I6的輸入以及觸發(fā)器F15及F20的數(shù)據(jù)輸入。反相器I6的輸出被連接到觸發(fā)器F24及F26的時鐘輸入。
ACE1、BCE1及CCE1被連接到與門A7的相應(yīng)輸入，并且門A7的輸出被連接到觸發(fā)器F17、F22及F27的數(shù)據(jù)輸入。
觸發(fā)器F13、F14、F15、F16及F17的數(shù)據(jù)輸出被連接到與門A4的相應(yīng)輸入。與門A4的輸出為信號ALLROSE A。觸發(fā)器F18、F19、F20、F21及F22的數(shù)據(jù)輸出被連接到與門A5的相應(yīng)輸入。與門A5的輸出為信號ALLROSE B。觸發(fā)器F23、F24、F25、F26及F27的數(shù)據(jù)輸出被連接到與門A6的相應(yīng)輸入。與門A6的輸出為信號ALLROSE C。類似于上文所描述的用于產(chǎn)生CLK A、CLK B、CLK A′、CLK B′、ACE1、BCE1(及ACE2及BCE2)的電路，本領(lǐng)域一名普通技術(shù)人員將能設(shè)計用于產(chǎn)生CLK C、CLK C′及CCE1(及CCE2)的電路。
利用重合上升時鐘沿描述本發(fā)明的第三實施例。本領(lǐng)域一名普通技術(shù)人員可以將圖9的電路修改成在重合下降時鐘沿工作。
通過根據(jù)本發(fā)明第四實施例的用于設(shè)計N時鐘域時鐘電路的算法，可更容易地理解N個時鐘域1到N的更一般的情況，該實施例雖然用重合上升時鐘沿來描述，其可由本領(lǐng)域一名普通技術(shù)人員更改成利用重合下降時鐘沿。
對于N時鐘的重合上升沿檢測器，將有被標(biāo)明ALLROSE1到ALLROSEN的N個輸出。每個ALLROSE信號將是(2*(N-1)+1)個觸發(fā)器的Q輸出的邏輯與。將觸發(fā)器的時鐘輸入標(biāo)明為C1、C2、C3到CN。在時間上首先到達(dá)的N個時鐘的每個具有三個版本，即無延遲時鐘(CLK 1到CLK N)，延遲且反相的時鐘CLK 1D、CLK 2D、CLK3D到CLK ND)，以及來自時鐘分頻網(wǎng)絡(luò)中的時鐘樹的延遲時鐘(CLK 1′、CLK 2′、CLK 3′直到CLK N′)。每個時鐘域有其驅(qū)動的FSM。這些FSM將時鐘分頻以產(chǎn)生每個時鐘的一些其他整數(shù)分頻。FSM也分別產(chǎn)生信號1CE2、2CE2、3CE2到NCE2，其表明其將來的兩個時鐘周期、其產(chǎn)生的所有時鐘都將有重合上升沿。
每個信號1CE2、2CE2、3CE2到NCE被連接到分別由CLK 1′、CLK 2′、CLK 3′到CLK N′提供時鐘的觸發(fā)器的數(shù)據(jù)輸入，這樣我們現(xiàn)在有N個信號，其表明每個相應(yīng)的FSM在其相應(yīng)的時鐘周期之一中在其輸出端將產(chǎn)生所有上升沿。這些N觸發(fā)器可像設(shè)置在重合沿檢測器內(nèi)那樣容易地設(shè)置在每個相應(yīng)的FSM內(nèi)。通過將N個觸發(fā)器輸出相與，產(chǎn)生信號P。P由N個觸發(fā)器采樣，每個由相應(yīng)的信號CLK1′、CLK2′、CLK3′到CLK N′提供時鐘。N個觸發(fā)器的輸出被連接到產(chǎn)生ALLROSE1、ALLROSE2、ALLROSE3到ALLROSE N信號的與邏輯。事實上，其輸入為P的每個觸發(fā)器為公式(2*(N-1)+1)中的“+1”觸發(fā)器。圖3中，這些是觸發(fā)器F3及F6。圖5中，這些是觸發(fā)器F9及F12。圖9中，這些是觸發(fā)器F17、F22及F27。通常，“+1”觸發(fā)器是那些其數(shù)據(jù)輸入被連接到進(jìn)行了與運算的1CE1到NCE1信號的觸發(fā)器。
其他2*(N-1)個觸發(fā)器如下對于每個時鐘域，將有(N-1)對觸發(fā)器。每對觸發(fā)器處理來自其他時鐘域的信息，這就是為什么存在(N-1)對。在每對內(nèi)，一個觸發(fā)器的時鐘輸入被連接到非延遲的時鐘，而另一個觸發(fā)器的時鐘輸入被連接到延遲的時鐘。輸入的每對觸發(fā)器的數(shù)據(jù)輸入將是另一個時鐘，或另一個延遲且反相的時鐘，使得每個觸發(fā)器既接收時鐘又接收延遲的時鐘。所有這些2*(N-1)個觸發(fā)器的輸出被連接到產(chǎn)生ALLROSE信號的與邏輯的2*(N-1)個其他輸入。
算法上For I＝1 to N建立一個觸發(fā)器，其時鐘為I′并且其D輸入為PFor J＝1 to N如果I＝J，跳到下一個J建立一個觸發(fā)器，其D輸入為延遲的并且反相的J時鐘并且其時鐘輸入為I時鐘建立另一個觸發(fā)器，其D輸入為J時鐘并且其時鐘輸入為延遲的I時鐘NextJALLROSEI＝上面所建立的所有觸發(fā)器輸出的與結(jié)果for該I的值NextI因此，本發(fā)明的實施例提供了一種方法和電路，該方法和電路允許動態(tài)時鐘頻率改變，其不需要依賴于時鐘頻率比的存儲信息，當(dāng)時鐘頻率被改變時不產(chǎn)生小故障，不需要全系統(tǒng)的復(fù)位或限制時鐘信號的頻率。
為了本發(fā)明的理解，上面給出了本發(fā)明的實施例的描述?？梢岳斫?，本發(fā)明不局限于此處所描述的具體的實施例，在沒有背離本發(fā)明的范圍的情況下，本領(lǐng)域技術(shù)人員能夠想到各種修改、重新調(diào)整及替換。因此，下面的權(quán)利要求意圖涵蓋所有這類如屬于本發(fā)明的真正實質(zhì)和范圍的修改及改變。
權(quán)利要求
1.一種方法，包括利用以第二頻率工作的第二時鐘信號檢測以第一頻率工作的第一時鐘信號的邊沿；利用所述第一時鐘信號檢測所述第二時鐘信號的邊沿；檢測所述第一及所述第二時鐘信號的重合沿；和當(dāng)檢測到所述重合沿時將所述第二頻率改變成不同于所述第二頻率的第三頻率。
2.根據(jù)權(quán)利要求1的方法，其中所有所述重合沿是上升沿。
3.根據(jù)權(quán)利要求1的方法，其中所有所述重合沿是下降沿。
4.根據(jù)權(quán)利要求1的方法，其中所述第一及所述第二頻率是不同的。
5.根據(jù)權(quán)利要求1的方法，其中所述第一及所述第三頻率是不同的。
6.根據(jù)權(quán)利要求1的方法，其中所述第一、所述第二及所述第三頻率互不相同。
7.根據(jù)權(quán)利要求1的方法，其中所述第一及第三頻率是彼此的完全整數(shù)倍。
8.根據(jù)權(quán)利要求1的方法，其中所述第一及第三頻率不是彼此的完全整數(shù)倍。
9.根據(jù)權(quán)利要求1的方法，進(jìn)一步地包括通過對以第四頻率工作的第三時鐘信號進(jìn)行分頻來產(chǎn)生所述第一時鐘頻率，以及通過對以第五頻率工作的第四時鐘信號進(jìn)行分頻來產(chǎn)生所述第二時鐘信號。
10.根據(jù)權(quán)利要求9的方法，進(jìn)一步地包括通過對以第六頻率工作的第五時鐘信號進(jìn)行分頻來產(chǎn)生所述第三時鐘信號及所述第四時鐘信號。
11.一種方法；包括將第一時鐘信號分成第一時鐘信號生成集，所述第一時鐘信號生成集具有至少兩個時鐘信號；將所述第一時鐘信號生成集中的至少一個時鐘信號分成一個或多個第二時鐘信號生成集，每個第二時鐘信號生成集具有一個或多個時鐘信號；以及僅當(dāng)所述第一和第二時鐘信號生成集的所述全部時鐘信號具有重合沿時，將所述第二時鐘信號生成集的一個或多個時鐘信號的頻率改變成改變的頻率。
12.根據(jù)權(quán)利要求11的方法，其中所有所述重合沿是上升沿。
13.根據(jù)權(quán)利要求11的方法，其中所有所述重合沿是下降沿。
14.根據(jù)權(quán)利要求1的方法，其中所述第一時鐘信號生成集的至少一個時鐘信號的至少一個頻率與所述改變的頻率的至少一個頻率為彼此的完全整數(shù)倍。
15.根據(jù)權(quán)利要求1的方法，其中所述第一時鐘信號生成集的至少一個時鐘信號的至少一個頻率與所述改變的頻率的至少一個頻率不是彼此的完全整數(shù)倍。
16.一個電路，包括重合沿檢測器電路，其適于檢測第一時鐘信號集與第一導(dǎo)出時鐘信號集、第二時鐘信號與第二導(dǎo)出時鐘信號集的時鐘信號的重合沿，并且適于當(dāng)所述第一時鐘信號、所述第二時鐘信號、所述第一導(dǎo)出時鐘信號集的全部時鐘信號以及所述第二導(dǎo)出時鐘信號集的全部時鐘信號具有重合沿時，產(chǎn)生第一重合沿檢測信號及第二重合沿檢測信號；連接到所述重合沿檢測器電路的第一時鐘分頻網(wǎng)絡(luò)，所述第一時鐘分頻網(wǎng)絡(luò)適于使得能夠響應(yīng)所述第一重合時鐘沿檢測信號而改變所述第一導(dǎo)出時鐘信號集的時鐘信號的頻率；以及連接到所述重合沿檢測器電路的第二時鐘分頻網(wǎng)絡(luò)，所述第二時鐘分頻網(wǎng)絡(luò)適于使得能夠響應(yīng)所述第二重合時鐘沿檢測信號而改變所述第二導(dǎo)出時鐘信號集的時鐘信號的頻率。
17.根據(jù)權(quán)利要求16的電路，其中所述第一時鐘信號、所述第二時鐘信號、所述第一導(dǎo)出時鐘信號集的所有時鐘信號以及所述第二時鐘信號集的所有時鐘信號的重合沿全部是上升沿或全部是下降沿。
18.根據(jù)權(quán)利要求16的電路，其中所述第一時鐘分頻網(wǎng)絡(luò)包括適于由所述第一時鐘信號產(chǎn)生所述第一導(dǎo)出時鐘信號集的第一有限狀態(tài)機；以及所述第二時鐘分頻網(wǎng)絡(luò)包括適于由所述第二時鐘信號產(chǎn)生所述第二導(dǎo)出時鐘信號集的第二有限狀態(tài)機。
19.根據(jù)權(quán)利要求18的電路，其中所述第一有限狀態(tài)機包括連接到第一多位寄存器的第一組狀態(tài)邏輯電路；以及所述第二有限狀態(tài)機包括連接到第二多位寄存器的第二組狀態(tài)邏輯電路。
20.根據(jù)權(quán)利要求18的電路，其中所述第一時鐘分頻網(wǎng)絡(luò)包括連接在所述第一時鐘信號及所述第一多位寄存器之間的第一時鐘樹；及所述第二時鐘分頻網(wǎng)絡(luò)包括連接在所述第二時鐘信號及所述第二多位寄存器之間的第二時鐘樹。
21.根據(jù)權(quán)利要求16的電路，其中所述重合沿檢測器電路包括邊沿觸發(fā)的觸發(fā)器，并且所述第一時鐘信號、所述第二時鐘信號、延遲的第一時鐘信號、延遲的第二時鐘信號、指示所述第一和第二時鐘信號的重合沿將在一個第一時鐘周期和一個第二時鐘周期內(nèi)發(fā)生的信號的狀態(tài)被分別鎖存在所述邊沿觸發(fā)的觸發(fā)器內(nèi)。
22.根據(jù)權(quán)利要求20的電路，其中所述第一時鐘信號、所述第二時鐘信號、所述第一導(dǎo)出時鐘信號集的所有時鐘信號以及所述第二導(dǎo)出時鐘信號集的所有時鐘信號的重合沿全部是上升沿或全部是下降沿。
23.根據(jù)權(quán)利要求16的電路，其中所述重合沿檢測器包括N個時鐘域、N個第一觸發(fā)器、N(N-1)個第二觸發(fā)器、N(N-1)個第三觸發(fā)器、N個與門、以及具有N個輸入的CE信號與門，所述N至少是2，并且其中對于I＝1、2、...N所述第一觸發(fā)器I具有連接到時鐘樹信號I的第一時鐘輸入以及連接到信號P的數(shù)據(jù)輸入，所述時鐘樹信號I是其輸入為時鐘信號I的時鐘樹的輸出；對于J＝1、2、...、N，J不等于I，所述第二觸發(fā)器J具有連接到反相并延遲的時鐘信號J的數(shù)據(jù)輸入，而第二時鐘輸入被連接到所述時鐘信號I，所述第三觸發(fā)器J具有連接到非反相且非延遲的時鐘信號J的數(shù)據(jù)輸入，和連接到延遲的時鐘信號I的第三時鐘輸入；所述與門I的每個輸入被連接到所述第一觸發(fā)器I的輸出，連接到相應(yīng)于所述觸發(fā)器I的所述第二觸發(fā)器J的輸出，以及連接到相應(yīng)于所述觸發(fā)器I的所述第三觸發(fā)器J的輸出，每個與門I的輸出為表明全部所述N個時鐘域具有重合上升沿或表明全部所述N個時鐘域具有重合下降沿的信號；以及所述CE信號與門的每個輸入被連接到N個CE信號的不同CE信號，所述CE信號I表明所述時鐘樹信號I的邊沿出現(xiàn)在所述時鐘信號I的一個周期內(nèi)。
24.一種方法，包括提供重合沿檢測器電路，其適于檢測第一時鐘信號集與第一導(dǎo)出時鐘信號集、第二時鐘信號與第二導(dǎo)出時鐘信號集的時鐘信號的重合沿，并且適于當(dāng)所述第一時鐘信號、所述第二時鐘信號、所述第一導(dǎo)出時鐘信號集的全部時鐘信號以及所述第二導(dǎo)出時鐘信號集的全部時鐘信號具有重合沿時，產(chǎn)生第一重合沿檢測信號及第二重合沿檢測信號；將第一時鐘分頻網(wǎng)絡(luò)連接到所述重合沿檢測器電路，所述第一時鐘分頻網(wǎng)絡(luò)適于使得能夠響應(yīng)所述第一重合時鐘沿檢測信號而改變所述第一導(dǎo)出時鐘信號集的時鐘信號的頻率；以及將第二時鐘分頻網(wǎng)絡(luò)連接到所述重合沿檢測器電路，所述第二時鐘分頻網(wǎng)絡(luò)適于使得能夠響應(yīng)所述第二重合時鐘沿檢測信號而改變所述第二導(dǎo)出時鐘信號集的時鐘信號的頻率。
25.根據(jù)權(quán)利要求24的方法，其中所述第一時鐘信號、所述第二時鐘信號、所述第一導(dǎo)出時鐘信號集的所有時鐘信號以及所述第二時鐘信號集的所有時鐘信號的重合沿全部是上升沿或全部是下降沿。
26.根據(jù)權(quán)利要求24的方法，其中所述第一時鐘分頻網(wǎng)絡(luò)包括適于由所述第一時鐘信號產(chǎn)生所述第一導(dǎo)出時鐘信號集的第一有限狀態(tài)機；以及所述第二時鐘分頻網(wǎng)絡(luò)包括適于由所述第二時鐘信號產(chǎn)生所述第二導(dǎo)出時鐘信號集的第二有限狀態(tài)機。
27.根據(jù)權(quán)利要求26的方法，其中所述第一有限狀態(tài)機包括連接到第一多位寄存器的第一組狀態(tài)邏輯電路；以及所述第二有限狀態(tài)機包括連接到第二多位寄存器的第二組狀態(tài)邏輯電路。
28.根據(jù)權(quán)利要求27的方法，其中所述第一時鐘分頻網(wǎng)絡(luò)包括連接在所述第一時鐘信號及所述第一多位寄存器之間的第一時鐘樹；及所述第二時鐘分頻網(wǎng)絡(luò)包括連接在所述第二時鐘信號及所述第二多位寄存器之間的第二時鐘樹。
29.根據(jù)權(quán)利要求24的方法，其中所述重合沿檢測器電路包括邊沿觸發(fā)的觸發(fā)器，并且所述第一時鐘信號、所述第二時鐘信號、延遲的第一時鐘信號、延遲的第二時鐘信號、指示所述第一和第二時鐘信號的重合沿將在一個第一時鐘周期和一個第二時鐘周期內(nèi)發(fā)生的信號的狀態(tài)被分別鎖存在所述邊沿觸發(fā)的觸發(fā)器內(nèi)。
30.根據(jù)權(quán)利要求28的方法，其中所述重合沿檢測器包括N個時鐘域、N個第一觸發(fā)器、N(N-1)個第二觸發(fā)器、N(N-1)個第三觸發(fā)器、N個與門、以及具有N個輸入的CE信號與門，所述N至少是2，并且其中對于I＝1、2、...N所述第一觸發(fā)器I具有連接到時鐘樹信號I的第一時鐘輸入以及連接到信號P的數(shù)據(jù)輸入，所述時鐘樹信號I是其輸入為時鐘信號I的時鐘樹的輸出；對于J＝1、2、...、N，J不等于I，所述第二觸發(fā)器J具有連接到反相并延遲的時鐘信號J的數(shù)據(jù)輸入，而第二時鐘輸入被連接到所述時鐘信號I，所述第三觸發(fā)器J具有連接到非反相且非延遲的時鐘信號J的數(shù)據(jù)輸入，和連接到延遲的時鐘信號I的第三時鐘輸入；所述與門I的每個輸入被連接到所述第一觸發(fā)器I的輸出，連接到相應(yīng)于所述觸發(fā)器I的所述第二觸發(fā)器J的輸出，以及連接到相應(yīng)于所述觸發(fā)器I的所述第三觸發(fā)器J的輸出，每個與門I的輸出為表明全部所述N個時鐘域具有重合上升沿或表明全部所述N個時鐘域具有重合下降沿的信號；以及所述CE信號與門的每個輸入被連接到N個CE信號的不同CE信號，所述CE信號I表明所述時鐘樹信號I的邊沿出現(xiàn)在所述時鐘信號I的一個周期內(nèi)。
全文摘要
一種用于動態(tài)地改變時鐘信號的頻率的方法和電路。該方法包括利用以第二頻率工作的第二時鐘信號檢測以第一頻率工作的第一時鐘信號的邊沿；利用第一時鐘信號檢測第二時鐘信號的邊沿；檢測第一和第二時鐘信號的重合沿；并在檢測到重合沿時將第二頻率改變成不同于第二頻率的第三頻率。
文檔編號H03K5/22GK1905366SQ200610108148
公開日2007年1月31日 申請日期2006年7月28日 優(yōu)先權(quán)日2005年7月29日
發(fā)明者大衛(wèi)·W·米爾頓, 賈森·羅特拉 申請人:國際商業(yè)機器公司