專利名稱：：具有分級結(jié)構(gòu)的譯碼電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種譯碼電路，尤其涉及一種具有分級結(jié)構(gòu)的COMS譯碼電路。
背景技術(shù)：
：譯碼電路被廣泛使用在工業(yè)制造和人們的日常生活中。其功能是將二進(jìn)制代碼譯成對應(yīng)的輸出信號或另一形式的代碼。對于存儲器或其他類型的控制電路，常見的譯碼電路有N-2W型譯碼電路，其輸入端為N個(gè)，輸出端為2"個(gè)，即對于輸入的N個(gè)二進(jìn)制代碼，輸出為2N個(gè)信號且輸出的2"信號中只有一個(gè)對應(yīng)有效電平信號(l或0),其他輸出信號均無效，所需MOS管2^+2W個(gè)?，F(xiàn)以傳統(tǒng)的2-4型譯碼電路為例進(jìn)行說明。如圖1所示，傳統(tǒng)的2-4型譯碼電路主要由四個(gè)與非門和兩個(gè)非門組成。輸入為二進(jìn)制代碼Al和A0，輸出為電平信號Y3、Y2、Yl和Y0。傳統(tǒng)地，每一與非門需由兩個(gè)PMOS管和兩個(gè)NMOS管構(gòu)成，連接方式如圖2所示。該與非門的一輸入端A與第二PMOS管P2的柵極和第一NMOS管Nl的柵極相連，另一輸入端B與第一PMOS管Pl的柵極和第二NMOS管N2的柵極相連。輸出端Y與第二NMOS管N2和第一PM0S管P1的漏極相連。在這種連接情況下，只有當(dāng)輸入端A、B同時(shí)為0時(shí)，輸出端Y=0,輸出有效電平信號。輸出端的邏輯表達(dá)式為F=2+5。該譯碼電路的功能表如表1所示。表1:<table>tableseeoriginaldocumentpage4</column></row><table>這樣，包括兩個(gè)非門在內(nèi)，構(gòu)成這樣的2-4型譯碼電路，需要20個(gè)MOS管，其中PMOS管、NMOS管各10個(gè)。但是，對于大型譯碼電路，迫切需要管子數(shù)量更少的電路構(gòu)造來縮小譯碼電路的面積以適應(yīng)電子技術(shù)發(fā)展的需要。
發(fā)明內(nèi)容本發(fā)明旨在提供一種能夠?qū)崿F(xiàn)傳統(tǒng)譯碼電路所有功能但利用更少元件構(gòu)造的譯碼電路。根據(jù)本發(fā)明的譯碼電路由若干譯碼單元對組成，所述譯碼單元對包括第一譯碼單元和第二譯碼單元，其中第一譯碼單元由兩個(gè)PMOS管和一個(gè)NMOS管構(gòu)成，第二譯碼單元由兩個(gè)PMOS管和兩個(gè)NMOS管構(gòu)成，且第一譯碼單元的NMOS管的源極連接到第二譯碼單元4矣地一端的NOMS管的漏極。對于該譯碼電路各輸出信號到電源的通路完全不變，而各輸出信號到地的通路即下拉通路采用分級選通的形式代替現(xiàn)有技術(shù)中相互獨(dú)立的電路。當(dāng)本發(fā)明的譯碼電路的輸入端為N個(gè)時(shí)，MOS管的數(shù)量為2W+2-2W-'+4個(gè)。本發(fā)明的具有分級結(jié)構(gòu)的譯碼電路能夠完全實(shí)現(xiàn)傳統(tǒng)譯碼電路的邏輯功能，同時(shí)減少了MOS管的數(shù)量并且不會增加任何額外的損耗和性能的損失。對于擴(kuò)展后大型譯碼電路來說，其通過減少M(fèi)OS管的數(shù)量能夠節(jié)約成本。綜上所述，充分顯示出本發(fā)明的具有分級結(jié)構(gòu)的譯碼電路具有產(chǎn)業(yè)的利用價(jià)值，并且是目前市面上前所未見的創(chuàng)新型新發(fā)明。圖1為傳統(tǒng)的2-4型譯碼電路原理圖。圖2為圖1所示譯碼電路中每一與非門的電路結(jié)構(gòu)圖。圖3為本發(fā)明的2-4型譯碼電路的結(jié)構(gòu)圖。具體實(shí)施例方式下面，以2-4型譯碼電路為例進(jìn)行說明。圖3所示為本發(fā)明的2-4型譯碼電路的構(gòu)成圖。其中，輸入為A1和A0，輸出為Y3、Y2、Y1和Y0。與傳統(tǒng)的2-4型譯碼電路相比，該具有分級結(jié)構(gòu)的譯碼電路的第四與非門中的第三NOMS管N3的源極與第三與非門的第一NMOS管Nl的漏極相連，這樣第三與非門F3和第四與非門共用第一NOMS管Nl。即該第一NMOS管Nl既與第二NMOS管N2構(gòu)成第三與非門的下拉通路，又與第三NMOS管N3構(gòu)成第四與非門的下拉通路。同樣地，第四NMOS管N4既與第五NMOS管N5構(gòu)成第一與非門的下拉通路，又與第六NMOS管構(gòu)成第二與非門的下拉通路。該2-4型譯碼電路的功能表如表2所示，其中MOS管打開用N"表示，截止用V，表示。表2:<table>tableseeoriginaldocumentpage6</column></row><table>當(dāng)輸入Al-0，A0=0時(shí)(下面用A〈l:O二2，b00表示)，先由高位信號Al將第四NMOS管N4打開，再由低位信號A0將第二NMOS管N2和第五NMOS管N5打開。對于輸出Y3而言，第三PMOS管P3、第四PMOS管P4處于打開狀態(tài)，輸出Y3與電源之間形成一上拉通路；而第三NMOS管N3、第一NMOS管Nl處于截止?fàn)顟B(tài)，故輸出高電平信號Y3-1。對于輸出Y2而言，第一PMOS管Pl打開，第二PMOS管P2截止，輸出Y2與電源之間無上拉通路形成；第二NMOS管N2打開，第一NMOS管Nl截止，輸出Y2與地之間也無下拉通路形成，故輸出Y2懸空，Y2=l。對于輸出Y1而言，第七PMOS管P7截止，第八PMOS管P8打開，輸出Yl與電源之間無上拉通路形成；第六NMOS管N6截止，第四NMOS管N4打開，輸出Yl與地之間也無下拉通路形成，輸出Yl懸空，Yl=l。對于輸出Y0而言，第五PMOS管P5、第六PMOS管P6截止，輸出Y0與電源之間無上拉通路形成；第五NMOS管N5、第四NMOS管N4打開，輸出Y0與地之間形成一下拉通路，故輸出低電平信號YO-O。即，當(dāng)輸入A<l:0>=2，b00時(shí)，僅輸出Y0輸出有效信號。當(dāng)A<l:0>=2，b01時(shí)，先由高位信號Al將第四NMOS管N4打開，再由低位信號AO將第三NMOS管N3和第六NMOS管N6打開。對于輸出Y3而言，第三PMOS管P3打開，第四PMOS管P4截止，輸出Y3與電源之間無上拉通路形成；第三NMOS管N3打開，第一NMOS管N1截止，輸出Y3與地之間也無下拉通路^成，故Y3懸空，Y3=l。對于輸出Y2而言，第一PMOS管Pl、第二PMOS管P2處于打開狀態(tài)，輸出Y2與電源之間形成一上拉通路；而第二NMOS管N2、第一NMOS管Nl處于截止?fàn)顟B(tài)，輸出Y2與地之間無下拉通路形成，故輸出Y2=l。對于輸出Y1而言，第七PMOS管P7、第八PMOS管P8處于截止?fàn)顟B(tài)，輸出Yl與電源之間無上拉通路形成；第六NMOS管N6、第四NMOS管N4處于打開狀態(tài)，輸出Yl與地之間形成一下拉通路，故輸出Y1=0。對于輸出Y0而言，第五PMOS管P5截止，第六PMOS管P6打開，輸出Y0與電源之間無上拉通路形成；第五NMOS管N5截止，第四NMOS管N4打開，輸出YO與地之間也無下拉通路形成，故Y0懸空，Y0-1。即，當(dāng)輸入A<l:0>=2，b01時(shí)，僅輸出Yl輸出有效信號。當(dāng)A<l:0>=2，bl0時(shí)，先由高位信號Al將第一NMOS管Nl打開，再由低位信號AO將第二NMOS管N2和第五NMOS管N5打開。對于輸出Y3而言，第三PMOS管P3截止，第四PMOS管P4打開，輸出Y3與電源之間無上拉通路形成；第三NMOS管N3截止，第一NMOS管Nl打開，輸出Y3與地之間也無下拉通路形成，故Y3懸空，Y3=l。對于輸出Y2而言，第一PMOS管Pl、第二PMOS管P2處于截止?fàn)顟B(tài)，輸出Y2與電源之間無上拉通路形成；而第二NMOS管N2、第一NMOS管Nl處于打開狀態(tài)，輸出Y2與地之間形成一下拉通路，故輸出Y2=0。對于輸出Y1而言，第七PMOS管P7、第八PMOS管P8處于打開狀態(tài)，輸出Yl與電源之間形成一上拉通路；第六NMOS管N6、第四NMOS管N4處于截止?fàn)顟B(tài)，輸出Yl與地之間無下拉通路形成，故輸出Yl=l。對于輸出Y0而言，第五PMOS管P5打開，第六PMOS管P6截止，輸出YO與電源之間無上拉通路形成；第五NMOS管N5打開，第四NMOS管N4截止，輸出YO與地之間也無下拉通路形成，故Y0懸空，Y0=1。即，當(dāng)輸入A<l:0>=2，bl0時(shí)，僅輸出Y2輸出有效信號。當(dāng)A<l:0>=2，bll時(shí)，先由高位地址信號Al將第一NMOS管Nl打開，再由低位地址信號AO將第三NMOS管N3和第六NMOS管N6打開。對于輸出Y3而言，第三PMOS管P3、第四PMOS管P4處于截止?fàn)顟B(tài)，輸出Y3與電源之間無上拉通路形成；而第三NMOS管N3、第一NMOS管Nl處于打開狀態(tài)，輸出Y3與地之間形成一個(gè)下拉通路，所以Y3輸出有效信號，Y3=0。對于輸出Y2而言，第一PMOS管Pl截止，第二PMOS管P2打開，輸出Y2與電源之間無上拉通路形成；第二NMOS管N2截止，第一NMOS管Nl打開，輸出Y2與地之間也無下拉通路形成，故輸出Y2懸空，Y2=l。對于輸出Y1而言，第七PMOS管P7打開，第八PMOS管P8截止，輸出Y1與電源之間無上拉通路形成；第六NMOS管N6打開，第四NMOS管N4截止，輸出Yl與地之間也無下拉通路形成，輸出Yl懸空，Yl=l。對于輸出Y0而言，第五PMOS管P5、第六PMOS管P6打開，輸出Y0與電源之間形成一上4立通路；第五NMOS管N5、第四NMOS管N4截止，輸出YO與地之間無下拉通路形成，故Y0-1。即，當(dāng)輸入A〈l:l〉-2，b11時(shí)，僅輸出Y3輸出有效信號。這樣，僅利用18個(gè)MOS管便實(shí)現(xiàn)了傳統(tǒng)2-4型譯碼電路的譯碼功能。此電路結(jié)構(gòu)使電路中存在唯一通路，其靜態(tài)功耗為零，并且在不改變第一NMOS管Nl和第四NMOS管N4參數(shù)的情況下保證電路通路功耗與現(xiàn)有技術(shù)的結(jié)構(gòu)相同而不會增加任何額外的損耗和性能上的損失。對于本領(lǐng)域普通技術(shù)人員來說，將會容易明白在不脫離本發(fā)明的宗旨和范圍的情況下能夠?qū)Ρ景l(fā)明進(jìn)行各種修改和改變。例如，本發(fā)明的譯碼電路可以擴(kuò)展到任意N-2"電路。因此，本發(fā)明旨在覆蓋落入權(quán)利要求范圍及其等價(jià)范圍內(nèi)的對本發(fā)明的修改和變化。權(quán)利要求1.一種具有分級結(jié)構(gòu)的譯碼電路，由若干采用分級選通形式的譯碼單元對組成，所述譯碼單元對包括第一譯碼單元和第二譯碼單元，其特征在于，第一譯碼單元由兩個(gè)PMOS管和一個(gè)NMOS管構(gòu)成，第二譯碼單元由兩個(gè)PMOS管和兩個(gè)NMOS管構(gòu)成，且第一譯碼單元的NMOS管的源極連接到第二譯碼單元接地一端的NOMS管的漏極。2、如權(quán)利要求1所述的譯碼電路，其特征在于，當(dāng)輸入端為N個(gè)時(shí)，MOS管的數(shù)量為2N+2-2N-1+2N個(gè)。全文摘要本發(fā)明公開一種具有分級結(jié)構(gòu)的譯碼電路，由若干采用分級選通形式的譯碼單元對組成，所述譯碼單元對包括第一譯碼單元和第二譯碼單元，其特征在于，第一譯碼單元由兩個(gè)PMOS管和一個(gè)NMOS管構(gòu)成，第二譯碼單元由兩個(gè)PMOS管和兩個(gè)NMOS管構(gòu)成，且第一譯碼單元的NMOS管的源極連接到第二譯碼單元接地一端的NOMS管的漏極。本發(fā)明的具有分級結(jié)構(gòu)的譯碼電路能夠完全實(shí)現(xiàn)了傳統(tǒng)譯碼電路的邏輯功能，同時(shí)減少了MOS管的數(shù)量并且不會增加任何額外的損耗和性能的損失。文檔編號H03K19/0948GK101207381SQ20061014757公開日2008年6月25日申請日期2006年12月20日優(yōu)先權(quán)日2006年12月20日發(fā)明者劉新東,嘉韓申請人:上海貝嶺股份有限公司