專利名稱：差動(dòng)多相分頻器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子數(shù)字電路，尤其涉及多個(gè)用來(lái)構(gòu)成差動(dòng)多相分 頻器的電路和方法。
背景技術(shù)：
數(shù)字分頻器在計(jì)算機(jī)和通信電路中被用于利用一個(gè)基準(zhǔn)振蕩器 合成各種實(shí)用時(shí)鐘。數(shù)字分頻器將時(shí)鐘信號(hào)"Cki"作為輸入并輸出
一個(gè)新的時(shí)鐘信號(hào)"cko" 。 cko的頻率是被整除后的cki的頻率。這 種分頻器能以n分固定分頻比的邏輯或者m分可編程分頻比的邏輯 來(lái)被實(shí)現(xiàn)。
同步型的分頻器和計(jì)數(shù)器利用一個(gè)時(shí)鐘并行地為所有存儲(chǔ)器元 件計(jì)時(shí)?？删幊虜?shù)字分頻器可以用有限狀態(tài)機(jī)(FSM)實(shí)現(xiàn)，例如利 用紙筆或者利用諸如Synopsys Design Compiler之類的邏輯綜合工具 來(lái)實(shí)現(xiàn)。另一種方法是直接數(shù)字合成(DDS)，它采用一個(gè)由輸入 cki計(jì)時(shí)的累加器。在每個(gè)輸入時(shí)鐘周期，累加器將固定整數(shù)P加入 其內(nèi)容中。可選擇數(shù)字"P"使得在每過(guò)N個(gè)輸入時(shí)鐘周期，累加器 溢出。因此，該溢出輸出被用作分頻器的輸出"cko"。
異步分頻器和計(jì)數(shù)器利用一個(gè)時(shí)鐘來(lái)觸發(fā)鏈路中的第一鎖存 器，隨后，前一級(jí)的輸出Q被用來(lái)對(duì)下一級(jí)計(jì)時(shí)。例如，波紋計(jì)數(shù) 器、十進(jìn)制計(jì)數(shù)器、以及加減計(jì)數(shù)器就采用了異步技術(shù)。
高效DC/DC轉(zhuǎn)換器并行地將彼此之間具有相位偏移的多個(gè)開關(guān) 電源結(jié)合起來(lái)。產(chǎn)生的高頻波紋能更容易并更廉價(jià)地進(jìn)行濾波。德州 儀器的TPS4009x系列就是用于由5V到15V分布式電源供電的低電 壓、高電流應(yīng)用的兩相、三相、或四相可編程同步降壓(synchronous buck)控制器。與單電源級(jí)相比，多相轉(zhuǎn)換器具有多種優(yōu)勢(shì)，例如， 輸入和輸出電容器上更低的電流波紋、對(duì)載荷步更快的瞬時(shí)響應(yīng)、改
進(jìn)的功率控制能力、以及更高的系統(tǒng)效率。典型地，每相都在高達(dá)1MHZ的開關(guān)頻率下工作，結(jié)果就是在四相應(yīng)用中在輸入和輸出產(chǎn)生了高達(dá)4MHz的有效波紋頻率。兩相設(shè) 計(jì)產(chǎn)生具有180度相差的兩個(gè)輸出，三相設(shè)計(jì)產(chǎn)生具有彼此120度相 差的三個(gè)輸出，四相設(shè)計(jì)產(chǎn)生具有90度相差的四個(gè)輸出。TPS4009x系列中，相位的數(shù)目可通過(guò)將任何未激活相位PWM 輸出連接到內(nèi)部5VLD0的輸出而進(jìn)行編程。在兩相操作中，偶數(shù)相 位輸出未激活。TPS4009x采用具有強(qiáng)制相位電流平衡的峰值電流模 式控制、固定頻率。利用將電流感應(yīng)電阻器與輸出電感器串聯(lián)或者利 用濾波電感器的直流電阻(DCR)，相電流可被感應(yīng)。后者產(chǎn)生了 RC電路的電流比例信號(hào)。為了降低電路復(fù)雜性和成本，需要一種全數(shù)字過(guò)程來(lái)產(chǎn)生多相 時(shí)鐘。發(fā)明內(nèi)容簡(jiǎn)單的說(shuō)，本發(fā)明的多相分頻器實(shí)施例包括在環(huán)路中連接的多 個(gè)差動(dòng)鎖存器。環(huán)路中鎖存器的數(shù)目等于產(chǎn)生的相位的數(shù)目和加載在 輸入時(shí)鐘上的分頻比。 一個(gè)鎖存器級(jí)的差動(dòng)Q輸出端連接到下一個(gè) 鎖存器級(jí)的對(duì)應(yīng)差動(dòng)D輸入端。對(duì)于偶數(shù)鎖存器級(jí)，各級(jí)的差動(dòng)時(shí) 鐘輸入端連接在一起并且交替地連接到分頻器時(shí)鐘輸入端及其互補(bǔ) 輸入端。最后的差動(dòng)Q輸出端返回并交叉連接到第一鎖存器級(jí)的差 動(dòng)D輸入端。對(duì)于奇數(shù)鎖存器級(jí)，各級(jí)的差動(dòng)時(shí)鐘輸入端并行地分 別連接分頻器時(shí)鐘輸入端及其互補(bǔ)輸入端。最后的差動(dòng)Q輸出端返 回并直接連接到第一鎖存器級(jí)的差動(dòng)D輸入端。本發(fā)明的一個(gè)優(yōu)點(diǎn)是提供多相輸出的分頻器。本發(fā)明的進(jìn)一步的優(yōu)點(diǎn)是以環(huán)路布置的鎖存器數(shù)目確定了分頻比。


在參考以下對(duì)具體實(shí)施例尤其是結(jié)合附圖進(jìn)行的詳細(xì)描述，本
發(fā)明以上或者其它進(jìn)一步的目的、特征、以及優(yōu)點(diǎn)將變得明顯。 圖1是本發(fā)明的四相四分頻分頻器實(shí)施例的示意圖；圖2是示出了圖1的分頻器中時(shí)鐘輸入"cp"和"cn"與四相 四分頻差動(dòng)輸出plp/pln、 p2p/p2n、 p3p/p3n、和p4p/p4n間的關(guān)系的 圖；圖3是本發(fā)明的五相五分頻分頻器實(shí)施例的示意圖；圖4是示出了圖2的分頻器中時(shí)鐘輸入"cp"和"cn"與五相五分頻差動(dòng)輸出plp/pln、 p2p/p2n、 p3p/p3n、 p4p/p4n、和p5p/p5n間的關(guān)系的圖；圖5和6是可在圖1和2中的分頻器中使用的nmos和pmos技 術(shù)實(shí)施模塊的示意圖。
具體實(shí)施方式
多相分頻器具有被整數(shù)分頻以產(chǎn)生一系列定相時(shí)鐘輸出信號(hào)的 輸入時(shí)鐘信號(hào)。輸出信號(hào)的相位均勻間隔，且相位數(shù)與分頻比相同。圖1表示了本發(fā)明的四相四分頻分頻器實(shí)施例的示意圖，在此 由標(biāo)號(hào)100表示。這個(gè)分頻器IOO代表了本發(fā)明的所有偶數(shù)分頻比實(shí) 施例。它由四個(gè)差動(dòng)模塊102、 104、 106、以及108構(gòu)成。差動(dòng)時(shí)鐘 對(duì)"cp"和"cn"與"ckip" —起連接到第一和第三模塊102和106， 并且差動(dòng)時(shí)鐘對(duì)"cp"和"cn"與"ckin" —起連接到第二和第四模 塊104和108。 Q輸出端、qp、和qn連接到下一個(gè)模塊的D輸入端、 dp、和dn。最后一個(gè)模塊108的qp和qn輸出端交叉連接到第一個(gè) 模塊102的dp和dn輸入端。圖2是示出了圖1的分頻器100中時(shí)鐘輸入"ckip"和"ckin" 與四相四分頻差動(dòng)輸出plp/pln、 p2p/p2n、 p3p/p3n、和p4p/p4n間的 關(guān)系的圖200。圖3表示了本發(fā)明的五相五分頻分頻器實(shí)施例，在此由總的標(biāo) 號(hào)300表示。這個(gè)分頻器300代表了本發(fā)明的所有奇數(shù)分頻比實(shí)施例。 它由四個(gè)差動(dòng)模塊302、 304、 306、 308、以及310構(gòu)成。差動(dòng)時(shí)鐘 對(duì)"cp"和"cn"并行地分別連接到所有模塊的各個(gè)"ckip"和"ckin" 時(shí)鐘輸入端。每個(gè)模塊的Q輸出端、qp、和qn均連接到下一個(gè)后續(xù) 模塊的D輸入端、dp、和dn。最后一個(gè)模塊310的qp和qn輸出端 直接連接到第一個(gè)模塊302的dp和dn輸入端。圖4是示出了分頻器300中時(shí)鐘輸入端"ckip"和"ckin"與五 相五分頻差動(dòng)輸出plp/pln、 p2p/p2n、 p3p/p3n、 p4p/p4n、和p5p/p5n 的關(guān)系的圖400。圖5和6分別表示了可在分頻器100和300中使用的nmos和 pmos技術(shù)實(shí)施模塊。在圖5中，模塊500包括用于"cp"和"cn" 的一對(duì)時(shí)鐘輸入晶體管502和504，用于dp和dn的一對(duì)數(shù)據(jù)輸入晶 體管506和508，用于qn和qp的交叉耦接Q輸出晶體管510和512。 在圖6中，模塊600包括用于"cp"和"cn"的一對(duì)時(shí)鐘輸入晶體管 602和604，用于dp和dn的一對(duì)數(shù)據(jù)輸入晶體管606和608，用于 qn和qp的交叉耦接Q輸出晶體管610和612。偶數(shù)分頻器(例如，100)的操作不同于奇數(shù)分頻器(例如，300) 的操作。在圖1中所示的偶數(shù)類型中，每個(gè)模塊的"cp"和"cn"輸 入端在各模塊連接在一起，并在每個(gè)模塊或連接到分頻器輸入時(shí)鐘信 號(hào)的"cp"或"cn"。當(dāng)各自的時(shí)鐘開啟兩個(gè)晶體管502和504、或 者開啟602和604時(shí)，該模塊如同差動(dòng)緩存器/反相器一樣運(yùn)行。當(dāng) 該時(shí)鐘關(guān)斷所述兩個(gè)晶體管時(shí)，Q輸出由兩個(gè)交叉連接的兩個(gè)晶體管 510和512或者610和612確定。因此，輸出狀態(tài)由先前被采樣的D輸入來(lái)確定。在圖3中所示的奇數(shù)類型中，所有模塊的"cp"和"cn"輸入 并行地分別連接到分頻比輸入時(shí)鐘"cp"及其互補(bǔ)信號(hào)"cn"。在每 半個(gè)時(shí)鐘周期內(nèi)，啟動(dòng)時(shí)鐘的半個(gè)模塊D輸入進(jìn)行采樣。而另一半 模塊保持其先前的狀態(tài)。進(jìn)行采樣的半個(gè)模塊可將其D輸入傳送到Q 輸出。對(duì)于nmos類型模塊500，當(dāng)D輸入為低時(shí)，這半個(gè)模塊的輸 出仍然保持高阻抗?fàn)顟B(tài)。在下半個(gè)時(shí)鐘周期，另半個(gè)模塊將進(jìn)行采樣。 因?yàn)檩斎胄盘?hào)是互補(bǔ)的，所以另一半的輸入為高，因此使得該半個(gè)模 塊的輸出變低。為了能被偶數(shù)整數(shù)"E"分頻，環(huán)路中E個(gè)模塊連接在一起。對(duì)
于使用的每一個(gè)模塊，"cp"和"cn"輸入連接在一起，并隨后交替地連接到輸入時(shí)鐘或其互補(bǔ)輸入時(shí)鐘。首尾相連的輸入到輸出數(shù)據(jù)連 接具有互補(bǔ)的相位關(guān)系。每個(gè)模塊可如同差動(dòng)緩存器或差動(dòng)反相器一樣被連接。在圖1中，除了一個(gè)以外，E個(gè)模塊中所有模塊被連接作 為差動(dòng)反相器，而最后一個(gè)模塊(108)則被連接作為差動(dòng)緩存器。給定一個(gè)奇數(shù)"0"作為分頻比，O個(gè)模塊被連接為一個(gè)環(huán)路。 每個(gè)模塊的"cp"和"cn"輸入并行地分別連接到兩個(gè)差動(dòng)輸入時(shí)鐘。雖然描述并說(shuō)明了本發(fā)明的一些特殊的實(shí)施例，但是這不用于 限制本發(fā)明。毫無(wú)疑問(wèn)，對(duì)于本領(lǐng)域技術(shù)人員而言各種修改和變型是 明顯的，并且本發(fā)明僅僅被所附權(quán)利要求的范圍限制。
權(quán)利要求
1.一種多相分頻器，其包括多個(gè)差動(dòng)鎖存器，其中每個(gè)差動(dòng)鎖存器都具有差動(dòng)D輸入端(dp和dn)、差動(dòng)時(shí)鐘輸入端(cp和cn)、和差動(dòng)Q輸出端(qp和qn)，其中所述Q輸出端與下一個(gè)鎖存器級(jí)的D輸入端連接，而最后一個(gè)差動(dòng)Q輸出端返回到第一個(gè)D輸入端；差動(dòng)分頻器時(shí)鐘輸入端(ckip和ckin)，所述差動(dòng)分頻器時(shí)鐘輸入端與所述差動(dòng)時(shí)鐘輸入端(cp和cn)連接；以及多個(gè)多相分頻器輸出端，所述多個(gè)多相分頻器輸出端并行地分別取自所述多個(gè)差動(dòng)鎖存器每一個(gè)的所述差動(dòng)Q輸出端(qp和qn)。
2. 如權(quán)利要求1所述的多相分頻器，其中所述多個(gè)差動(dòng)鎖存 器的數(shù)目等于所述分頻器的整數(shù)分頻比，并且還等于所產(chǎn)生的相位的 數(shù)目。
3. 如權(quán)利要求1所述的多相分頻器，其中所述多個(gè)差動(dòng)鎖存 器的數(shù)目為偶數(shù)；所述最后一個(gè)差動(dòng)Q輸出端返回到第一個(gè)D輸入 端并把qp交叉連接至dn，以及把qn交叉連接至dp;并且每一個(gè)差 動(dòng)鎖存器的所述差動(dòng)時(shí)鐘輸入端(cp和cn)連接在一起，并隨后連 接到交替的差動(dòng)分頻器時(shí)鐘輸入端(ckip和ckin)。
4. 如權(quán)利要求1所述的多相分頻器，其中所述多個(gè)差動(dòng)鎖存 器的數(shù)目為奇數(shù)；所述最后一個(gè)差動(dòng)Q輸出端返回到第一個(gè)D輸入 端并把qp直接連接至dp，以及把qn直接連接至dn;并且每一個(gè)差 動(dòng)鎖存器的所述差動(dòng)時(shí)鐘輸入端(cp和cn)并行地連接到對(duì)應(yīng)的差 動(dòng)分頻器時(shí)鐘輸入端(ckip和ckin)。
5. 如權(quán)利要求1所述的多相分頻器，其中每個(gè)差動(dòng)鎖存器均包 括用于cp和cn的時(shí)鐘晶體管的差動(dòng)對(duì)；用于dp和dn的數(shù)據(jù)晶體 管的差動(dòng)對(duì)，其以圖騰柱電路方式分別與所述時(shí)鐘晶體管的差動(dòng)對(duì)連 接；用于qp和qn的交叉連接的Q輸出端晶體管的差動(dòng)對(duì)，其以圖 騰柱電路方式分別與所述時(shí)鐘晶體管的差動(dòng)對(duì)和數(shù)據(jù)晶體管的差動(dòng) 對(duì)連接。
6. —種多相分頻器，其包括多個(gè)差動(dòng)鎖存器，其中每個(gè)差動(dòng) 鎖存器都具有差動(dòng)D輸入端(dp和dn)、差動(dòng)時(shí)鐘輸入端(cp和 cn)、和差動(dòng)Q輸出端(qp和qn)，其中所述Q輸出端與下一個(gè)鎖 存器級(jí)的D輸入端連接，而最后一個(gè)差動(dòng)Q輸出端返回到第一個(gè)D 輸入端，并且其中每個(gè)鎖存器均包括用于cp和cn的時(shí)鐘晶體管差動(dòng) 對(duì)，包括用于dp和dn的數(shù)據(jù)晶體管的差動(dòng)對(duì)，該差動(dòng)對(duì)以圖騰柱電 路方式分別與所述時(shí)鐘晶體管的差動(dòng)對(duì)連接，還包括用于qp和qn 的交叉連接Q輸出端晶體管差動(dòng)對(duì)，該差動(dòng)對(duì)以圖騰柱電路方式分 別與所述時(shí)鐘晶體管的差動(dòng)對(duì)和數(shù)據(jù)晶體管的差動(dòng)對(duì)連接；差動(dòng)分頻 器時(shí)鐘輸入端(ckip和ckin)，所述差動(dòng)分頻器時(shí)鐘輸入端與所述差 動(dòng)時(shí)鐘輸入端(cp和cn)連接；多個(gè)多相分頻器輸出端，所述多個(gè) 多相分頻器輸出端分別并行地取自所述多個(gè)差動(dòng)鎖存器每一個(gè)的所 述差動(dòng)Q輸出端(qp和qn);如果所述多個(gè)差動(dòng)鎖存器的數(shù)目為偶 數(shù)，那么所述最后一個(gè)差動(dòng)Q輸出端返回到第一個(gè)D輸入端并把qp 交叉連接至dn，以及把qn交叉連接至dp，并且每一個(gè)差動(dòng)鎖存器的 所述差動(dòng)時(shí)鐘輸入端(cp和cn)連接在一起，并隨后連接到交替的 差動(dòng)分頻器時(shí)鐘輸入端(ckip和ckin);以及如果所述多個(gè)差動(dòng)鎖存 器的數(shù)目為奇數(shù)，那么所述最后一個(gè)差動(dòng)Q輸出端返回到第一個(gè)D 輸入端并把qp直接連接至dp，以及把qn直接連接至dn，并且每一 個(gè)差動(dòng)鎖存器的所述差動(dòng)時(shí)鐘輸入端(cp和cn)并行地連接到對(duì)應(yīng) 的差動(dòng)分頻器時(shí)鐘輸入(ckip和ckin);其中，所述多個(gè)差動(dòng)鎖存器 的數(shù)目等于所述分頻器的整數(shù)分頻比，并且還等于所產(chǎn)生的相位的數(shù) 目。
7 .—種四分頻四相多相分頻器，包括第一差動(dòng)鎖存器，其具 有差動(dòng)D輸入端(dp和dn)、連接在一起并連接到分頻器時(shí)鐘輸入 端(ckip)的差動(dòng)時(shí)鐘輸入端(cp和cn)、和具有第一相位(plp和 pin)的差動(dòng)Q輸出端(qp和qn);第二差動(dòng)鎖存器，其具有連接 到所述第一相位(pip和pin)的差動(dòng)D輸入端(dp和dn)、連接 在一起并連接到分頻器時(shí)鐘互補(bǔ)輸入端(ckin)的差動(dòng)時(shí)鐘輸入端(cp 和cn)、和具有第二相位(p2p和p2n)的差動(dòng)Q輸出端(qp和qn); 第三差動(dòng)鎖存器，其具有連接到所述第二相位(p2p和p2n)的差動(dòng) D輸入端(dp和dn)、連接在一起并連接到所述分頻器時(shí)鐘輸入端(ckip)的差動(dòng)時(shí)鐘輸入端(cp和cn)、和具有第三相位(p3p和 p3n)的差動(dòng)Q輸出端(qp和qn);和第四差動(dòng)鎖存器，其具有連 接到所述第三相位(p3p和p3n)的差動(dòng)D輸入端(dp和dn)、連 接在一起并連接到分頻器時(shí)鐘互補(bǔ)輸入端(ckin)的差動(dòng)時(shí)鐘輸入端(cp和cn)、和交叉連接返回至所述第一差動(dòng)鎖存器的所述D輸入 端且具有第四相位(p4p和p4n)的差動(dòng)Q輸出端(qp和qn);其 中，差動(dòng)地加載在所述分頻器時(shí)鐘輸入端(ckip)和互補(bǔ)輸入端(ckin) 的頻率被四分頻，并且以四個(gè)均勻間隔的相位在各個(gè)Q輸出端輸出。
8. —種五分頻五相多相分頻器，包括第一差動(dòng)鎖存器，其具 有差動(dòng)D輸入端(dp和dn)、分別連接到分頻器時(shí)鐘輸入端(ckip) 和互補(bǔ)輸入端(ekin)的差動(dòng)時(shí)鐘輸入端(cp和cn)、和具有第一 相位(plp和pln)的差動(dòng)Q輸出端(qp和qn);第二差動(dòng)鎖存器， 其具有連接到所述第一相位(plp和pln)的差動(dòng)D輸入端(dp和 dn)、分別連接到所述分頻器時(shí)鐘輸入端(ckip)和互補(bǔ)輸入端(ckin) 的差動(dòng)時(shí)鐘輸入端(cp和cn)、和具有第二相位(p2p和p2n)的差 動(dòng)Q輸出端(qp和qn);第三差動(dòng)鎖存器，其具有連接到所述第二 相位(p2p和p2n)的差動(dòng)D輸入端(dp和dn)、分別連接到所述 分頻器時(shí)鐘輸入端(ckip)和互補(bǔ)輸入端(ckin)的差動(dòng)時(shí)鐘輸入端 (cp和cn)、和具有第三相位(p3p和p3n)的差動(dòng)Q輸出端(qp 和qn);第四差動(dòng)鎖存器，其具有連接到所述第三相位(p3p和p3n) 的差動(dòng)D輸入端(dp和dn)、分別連接到所述分頻器時(shí)鐘輸入端(ckip) 和互補(bǔ)輸入端(ckin)的差動(dòng)時(shí)鐘輸入端(cp和cn)、和具有第四 相位(p4p和p4n)的差動(dòng)Q輸出端(qp和qn);和第五差動(dòng)鎖存 器，其具有連接到所述第四相位(p4p和p4n)的差動(dòng)D輸入端(dp 和dn)、分別連接到所述分頻器時(shí)鐘輸入端(ckip)和互補(bǔ)輸入端(ckin)的差動(dòng)時(shí)鐘輸入端(cp和cn)、和直接連接返回至所述第 一差動(dòng)鎖存器的各個(gè)D輸入端且具有第五相位(p5p和p5n)的差動(dòng) Q輸出端(qp和qn);其中，差動(dòng)地加載在所述分頻器時(shí)鐘輸入端(ckip)和互補(bǔ)輸入端(ckin)的頻率被五分頻，并且以五個(gè)均勻間 隔的相位在各個(gè)Q輸出端輸出。
全文摘要
一種多相分頻器包括以環(huán)路連接的多個(gè)差動(dòng)鎖存器。環(huán)路中鎖存器的數(shù)目等于產(chǎn)生的相位的數(shù)目并等于加載在輸入時(shí)鐘上的分頻比。一個(gè)鎖存器級(jí)的差動(dòng)Q輸出端連接到下一個(gè)鎖存器級(jí)的對(duì)應(yīng)差動(dòng)D輸入端。對(duì)于偶數(shù)鎖存器級(jí)，各級(jí)的差動(dòng)時(shí)鐘輸入端連接在一起并且交替地連接到分頻器時(shí)鐘輸入端及其互補(bǔ)輸入端。最后的差動(dòng)Q輸出端返回并交叉連接到第一鎖存器級(jí)的差動(dòng)D輸入端。對(duì)于奇數(shù)鎖存器級(jí)，各級(jí)的差動(dòng)時(shí)鐘輸入端并行地分別連接到分頻器時(shí)鐘輸入端及其互補(bǔ)輸入端。最后的差動(dòng)Q輸出端返回并直接連接到第一鎖存器級(jí)的差動(dòng)D輸入端。
文檔編號(hào)H03K5/15GK101213747SQ200680023553
公開日2008年7月2日 申請(qǐng)日期2006年6月30日 優(yōu)先權(quán)日2005年6月30日
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