專利名稱：?jiǎn)伍撝岛蛦螌?dǎo)電類型邏輯的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種邏輯組件，更具體地，本發(fā)明涉及一種具有單閾值 和單導(dǎo)電類型電路元件的邏輯組件。
背景技術(shù)：
互補(bǔ)金屬氧化物半導(dǎo)體(簡(jiǎn)稱CMOS)邏輯電路通常用于實(shí)現(xiàn)邏輯塊，因?yàn)槠渥陨韮?yōu)點(diǎn)，例如高輸入阻抗、低輸出阻抗、可忽略的靜態(tài)功率消 耗和軌間(rail-to-rail)的輸出擺幅。圖1示出采用傳統(tǒng)CMOS技術(shù)的 反相器邏輯結(jié)構(gòu)。如圖l所示，顧名思義CM0S邏輯電路同時(shí)使用N導(dǎo)電 性(麗0S)和P導(dǎo)電性(PM0S)晶體管。在許多應(yīng)用中，在邏輯電路中 只采用單導(dǎo)電類型晶體管是所需的，例如聚合物或塑料電子器件、類似 于硬盤的固態(tài)存儲(chǔ)器應(yīng)用。通過減少掩模計(jì)數(shù)的數(shù)量和在制造期間的光刻工藝步驟，單導(dǎo)電類 型邏輯電路對(duì)芯片的生產(chǎn)/制造成本是有利的。典型的單導(dǎo)電類型邏輯采 用耗盡型晶體管作為載荷裝置。采用耗盡型晶體管的單導(dǎo)電類型反相器 在圖2中示出。在本例中，可通過用具有負(fù)閾值電壓的耗盡型麗OS晶體 管替換傳統(tǒng)CMOS的PM0S晶體管實(shí)現(xiàn)該單導(dǎo)電類型邏輯反相器。耗盡型 晶體管的柵極連接它的源極，這使該晶體管用作電流源。該類型的僅用 NMOS的邏輯電路的特性強(qiáng)烈地取決于該晶體管的尺寸。此外，在圖2中 示出的電路沒有提供軌間輸出。另外，這個(gè)電路具有高靜態(tài)功率損耗。 另外，該電路也沒有提供制造成本優(yōu)勢(shì)，由于在芯片上制造耗盡或增強(qiáng) 型晶體管需要更大數(shù)量的掩模和光刻工藝。如圖3所示，以二極管模式連接的晶體管替換耗盡型/增強(qiáng)型晶體 管可以解決與耗盡型/增強(qiáng)型制造成本相關(guān)的問題。二極管接法晶體管可 以具有與它的常規(guī)對(duì)應(yīng)部分相同的閾值，并因此提供單閾值、單導(dǎo)電類型邏輯。二極管接法晶體管允許在芯片上制造具有相似特性的晶體管， 以實(shí)現(xiàn)單閾值和單導(dǎo)電類型的邏輯電路，并因此減少在制造過程中掩模步驟(masking st印)的數(shù)量而因此減少成本。對(duì)于這種電路，軌間輸出仍是問題。從圖3中顯而易見，該反相器 的輸出將達(dá)到Wt盯的最大值，其中PT是該晶體管的閾值電壓。根據(jù) 常規(guī)行業(yè)標(biāo)準(zhǔn)和技術(shù)要求，閾值電壓大體選擇為KoW的l/4。要求閾值 電壓大約為WJ的1/4以便在斷開該晶體管時(shí)的亞閾值泄漏電流最小。 這意味著輸出可達(dá)到的最大值只能在P^/的3/4左右，這不足以完全開 啟耦合至圖3中輸出端的下一個(gè)邏輯門中的晶體管。相對(duì)小的輸出范圍 限制了這種類型電路的級(jí)聯(lián)，這是主要的缺點(diǎn)。因此，需要一種單閾值和單導(dǎo)電類型邏輯，它提供降低的功率消耗 和軌間輸出。發(fā)明內(nèi)容本發(fā)明的其中一個(gè)目的是提供一種單閾值和單導(dǎo)電類型邏輯，這種 邏輯提供降低的功率消耗和軌間輸出。為了這個(gè)目的，本發(fā)明提供一種由單閾值和單導(dǎo)電類型的電路元件構(gòu)成的邏輯組件，包括邏輯電路，該電路具有至少一組開關(guān)，每個(gè)開關(guān)具有主電流路徑和 控制端子，所述主電流路徑形成串聯(lián)配置，具有與電源線耦合的第一和第二導(dǎo)電端子，所述主電流路徑與形成邏輯組件400的輸出的公共節(jié)點(diǎn)耦合，并且所述開關(guān)的控制端子與用于向所述控制端子提供彼此不重疊 的時(shí)鐘信號(hào)的時(shí)鐘電路耦合，以及輸出升壓電路(output boosting circuit),用于提升所述邏輯組 件400的輸出，邏輯組件400包括使得能夠向所述邏輯組件的輸出供給 額外的電荷的電容性裝置，以及使得能夠向所述電容性裝置的第一端額 外供給電荷的自舉電路(bootstrapping circuit),在所述電容性裝置 的第二端處產(chǎn)生提升的電壓。本發(fā)明的這個(gè)方面使得能夠在僅采用單閾值和單導(dǎo)電類型邏輯元 件的邏輯組件中形成軌間輸出。這種電路采用電容性裝置以將輸出提升到軌間輸出。另外，為該電路配置自舉電路，以便確保該電容器充電/ 放電，使得能夠提供額外的電荷，用于提升該邏輯組件的輸出。采用單 導(dǎo)電和單閾值類型元件減少掩模步驟的數(shù)量，隨之降低邏輯組件的制造 成本。根據(jù)另一方面，該輸出升壓電路與所述邏輯電路的一組開關(guān)的控制 端子之一耦合。在該實(shí)施例中，輸出升壓電路允許通過控制邏輯元件以 提供足夠的電荷產(chǎn)生高電壓輸出實(shí)現(xiàn)輸出升壓。根據(jù)另一方面，輸出升 壓電路與所述邏輯電路輸出耦合。在該實(shí)施例中，輸出升壓電路允許直 接通過電容性裝置實(shí)現(xiàn)輸出升壓。同樣根據(jù)這一方面，所述一組開關(guān)的 所述第一和第二導(dǎo)電端子中至少一個(gè)直接與電源線耦合，用于提供邏輯 門。根據(jù)進(jìn)一步的方面，所述一組開關(guān)的所述第一和第二導(dǎo)電端子中一 個(gè)或二者通過一個(gè)或更多邏輯元件與電源線耦合，用于提供邏輯電路。 這一方面提供了設(shè)計(jì)靈活性和選擇性，以便根據(jù)特定應(yīng)用或根據(jù)所需的 精度選擇和設(shè)計(jì)。根據(jù)進(jìn)一步的方面，所述開關(guān)可以是任何包括晶體管的開關(guān)。根據(jù) 再進(jìn)一步的方面，提供同步結(jié)構(gòu)，用于級(jí)聯(lián)多個(gè)邏輯組件。這一方面使 得能夠構(gòu)造復(fù)雜的級(jí)聯(lián)邏輯結(jié)構(gòu)。該邏輯可以是移位寄存器、計(jì)數(shù)器或 任何其它級(jí)聯(lián)邏輯。


結(jié)合附圖更詳細(xì)地闡述了本發(fā)明的這些和其它方面。其中圖1示出標(biāo)準(zhǔn)的CMOS反相電路，圖2示出用于單導(dǎo)電類型反相器的標(biāo)準(zhǔn)電路，采用耗盡型晶體管作 為載荷裝置，圖3示出單導(dǎo)電和單閾值類型反相器，采用二極管連接模式的晶體管，圖4是根據(jù)本發(fā)明的單閾值和單導(dǎo)電類型邏輯的框圖， 圖5示出根據(jù)本發(fā)明的單導(dǎo)電和單閾值類型反相器， 圖5 (a)示出根據(jù)本發(fā)明的單導(dǎo)電和單閾值類型NAND邏輯， 圖5 (b)示出根據(jù)本發(fā)明的單導(dǎo)電和單閾值類型NOR邏輯，圖6示出根據(jù)本發(fā)明的單導(dǎo)電和單閾值類型反相器，以及自舉電路，圖6 (a)示出圖6的反相器的時(shí)序圖邏輯狀態(tài)，圖7示出根據(jù)本發(fā)明的反相器的另一實(shí)施例，在反相器輸出處設(shè)有 自舉電路和電容器，圖7 (a)示出圖7的反相器的時(shí)序圖邏輯狀態(tài)，圖7 (b)示出根據(jù)本發(fā)明的反相器的另一實(shí)施例，在反相器輸出處 設(shè)有自舉電路和電容器，圖7 (c)示出圖7 (b)的反相器的時(shí)序圖邏輯狀態(tài)，圖8示出根據(jù)本發(fā)明的N認(rèn)D邏輯的實(shí)施例，在輸出處設(shè)有自舉電 路和電容器，圖8 (a)示出根據(jù)本發(fā)明的NAND邏輯的另一實(shí)施例，在輸出處設(shè)有自舉電路和電容器，圖8 (b)示出圖8 (a)的NAND邏輯的時(shí)序圖邏輯狀態(tài)， 圖9示出根據(jù)本發(fā)明的N0R邏輯的實(shí)施例，在輸出處設(shè)有自舉電路和電容器，圖9 (a)示出根據(jù)本發(fā)明的NOR邏輯的實(shí)施例，在輸出處設(shè)有自舉電路和電容器，圖9 (b)示出圖9 (a)的NOR邏輯的時(shí)序圖邏輯狀態(tài)，圖IO (a)示出根據(jù)本發(fā)明的反相邏輯的實(shí)施例，允許同步，圖IO (b)示出根據(jù)本發(fā)明的NAND邏輯的實(shí)施例，允許同步，圖IO (c)示出根據(jù)本發(fā)明的NOR邏輯的實(shí)施例，允許同步，圖ll示出常規(guī)的同步結(jié)構(gòu)，用于同步本(instant)發(fā)明的邏輯，圖12示出在可能同步結(jié)構(gòu)之一中使用的時(shí)鐘信號(hào)的特性，圖13示出同步的串聯(lián)反相器，形成移位寄存器。
具體實(shí)施方式
現(xiàn)在參照?qǐng)D4，其中示出了根據(jù)本發(fā)明的單閾值和單導(dǎo)電類型邏輯 組件400的框圖。邏輯組件400具有輸出驅(qū)動(dòng)電路420，用于驅(qū)動(dòng)與邏 輯電路410耦合的邏輯組件400的輸出。邏輯電路410包括至少一組開 關(guān)，其中每個(gè)開關(guān)具有主電流路徑和控制端子。主電流路徑形成具有所述主電流路徑第一和第二導(dǎo)電端子的串聯(lián)配置。該導(dǎo)電端子直接或通過 邏輯元件與電源線耦合。所述一組開關(guān)的控制端子提供邏輯組件400的 輸出。所述開關(guān)的控制端子與時(shí)鐘電路耦合，時(shí)鐘電路向所述控制端子提供彼此不重疊的時(shí)鐘信號(hào)。驅(qū)動(dòng)電路420與邏輯電路410耦合，并且 被設(shè)置成通過使得能夠額外向其提供電荷而驅(qū)動(dòng)所述邏輯組件400的輸 出。驅(qū)動(dòng)電路420包括電容性裝置421和自舉電路422，自舉電路422 能夠?qū)λ鲭娙菪匝b置421的第一端額外提供電荷，在所述電容性裝置 的第二端處產(chǎn)生升高的電壓，因此，增加向邏輯電路410提供的電荷， 這產(chǎn)生所述邏輯組件400的軌間輸出。可以向晶體管的導(dǎo)電端子組加入額外的電路，以便實(shí)現(xiàn)不同的邏輯門。在下文中，將詳細(xì)討論反相器、 NAND和NOR門結(jié)構(gòu)。本領(lǐng)域的技術(shù)人員將領(lǐng)會(huì)其它邏輯門例如AND、 OR等能夠基于相同的概念而構(gòu)建?，F(xiàn)在參照?qǐng)D5。圖5是根據(jù)本發(fā)明的反相器500的可能的實(shí)施例之 一，圖4的邏輯電路塊410可能包括該反相器。在這個(gè)電路中只采用麗OS 晶體管實(shí)現(xiàn)反相器500。每個(gè)晶體管是具有相同的特性(閾值電壓等) 的類似晶體管。根據(jù)本發(fā)明，反相器設(shè)置有串聯(lián)耦合的晶體管510、 520 和530，晶體管510和520在他們各自的控制端子處接收彼此不重疊的 時(shí)鐘信號(hào)cLW和"A么如圖所示，兩個(gè)控制端子，通過所述串聯(lián)連接 的晶體管510、 520的兩個(gè)電流路徑相耦合的公共端子，形成反相器的輸 出540。在這個(gè)結(jié)構(gòu)中，在反相器500的輸出540處產(chǎn)生的最高電壓將 是W^Kf。為確保軌間輸出，將電容性裝置(未示出)與該反相器耦合。 還設(shè)置自舉電路(未示出)使得能夠從電容性裝置的一端向另一端供給 電壓。類似地，圖5 (a)和圖5 (b)示出NAND501和N0R502邏輯，圖 4的邏輯電路410可能包括該邏輯。在相同的線路上，也可以構(gòu)建其它 邏輯門例如AND、 OR等。這些電路的操作以及自舉電路和電容性裝置的作用將在下面的闡述中更加清楚?，F(xiàn)在參照?qǐng)D6和圖6 (a)，圖6示出反相器600的詳圖，具有如圖 5所示的自舉電路422、電容性裝置421、邏輯410，以及各自相關(guān)的時(shí) 序圖。電路的操作可以理解如下。根據(jù)該反相器特性，對(duì)于低輸入，要 求輸出高，反之亦然?？紤]一種情況，當(dāng)彼此不重疊的時(shí)鐘信號(hào)"W為高時(shí)，CJA2為低并且輸入i/7為低。在這種情況下晶體管610是啟用的，而晶體管620是禁用的，(參照?qǐng)D6 (a)中所示的時(shí)序圖)。這將使輸出640充電到Wf盯。此外，這時(shí)自舉電路422將電容性 裝置421的一個(gè)端子耦合至晶體管610的控制端子，并且將電容性裝置 421的另一端子耦合至MA在該晶體管610的控制端子處供給額外的電 荷(參照?qǐng)D6 (a)中所示的柵極的時(shí)序圖)。因此，晶體管610被完全 啟用，以便輸出640提供軌間輸出電壓。在時(shí)鐘周期的第二個(gè)半周期中， 當(dāng)WW為低而WA2為高時(shí)，將電容性裝置421耦合至i/ss和Wc/以便 進(jìn)行充電。在這種情況下，時(shí)鐘信號(hào)c2W為低而"y^為高，因此晶體 管610是禁用的，同時(shí)反相器的輸出640保留為浮置(floating)。本領(lǐng) 域的技術(shù)人員將領(lǐng)會(huì)內(nèi)在寄生電容保持浮置的反相器輸出640在高電 平。因此提供等于電源電壓P^/的高反相器輸出640，如時(shí)序圖(圖6 (a))所示。進(jìn)一步考慮這種情況，其中輸入信號(hào)為高。在第一時(shí)鐘相位中，時(shí) 鐘信號(hào)"W為低而"A2為高。在這種情況下，晶體管610是禁用的， 而晶體管620和高輸入i/7啟用晶體管630，因此，反相器的輸出640提 供低輸出電壓，這是所需的。在這種情況下，電容性裝置421與K^和 ^y連接以便充電。然而，在隨后的時(shí)鐘相位中，彼此不重疊的時(shí)鐘信 號(hào)設(shè)定WW的值為高而"A2為低。這種時(shí)鐘信號(hào)值的組合啟用晶體管 610并禁用晶體管620，而輸入為高(參照時(shí)序圖)。這將使輸出640充 電至Wf rr。此外，這時(shí)自舉電路422將電容性裝置421耦合至晶體管 610的控制端子和WA向晶體管610的控制端子供給額外的電荷(參照 圖6 (a)中所示的柵極的時(shí)序圖)，完全開啟晶體管610，因此，提高輸 出至高電壓不是該反相器的特性所需的，因此提供反相器的無效輸出 640。本領(lǐng)域的技術(shù)人員將領(lǐng)會(huì)用于有效輸出給定時(shí)鐘的同步級(jí)聯(lián)電路 是非常普遍的，并且可以通過任何可獲得的同步技術(shù)實(shí)現(xiàn)，然而為明確 目的，在下面討論中將詳細(xì)說明一種可行的同步技術(shù)。此外，本領(lǐng)域的 技術(shù)人員也將領(lǐng)會(huì)圖6中描述的概念可以進(jìn)一步擴(kuò)展以實(shí)現(xiàn)NAND、NOR (在圖5 (a)、圖5 (b)中示出)或任何其它的邏輯門的實(shí)施例。現(xiàn)在參照?qǐng)D7，圖7示出了根據(jù)本發(fā)明的反相器700的另一個(gè)實(shí)施例。在這個(gè)實(shí)施例中，電容性裝置421與邏輯410的輸出在第一端耦合，與自舉電路422在第二端耦合?？紤]這種情況彼此不重疊的時(shí)鐘信號(hào) "W和"A2分別為高和低。這樣啟用晶體管710同時(shí)禁用晶體管720。 進(jìn)一步假定在晶體管730的控制端子的輸入處的信號(hào)為低(參照?qǐng)D7(a) 中所示的時(shí)序圖)。這將使輸出740充電至WcM/7;另外，這時(shí)自舉電 路422將電容性裝置421的一端耦合至^s，充電并保持反相器的輸出 740為值W^盯。在第二個(gè)半周期中，當(dāng)c7A7為低而c7;^為高時(shí)，晶 體管710被禁用，并且電容性裝置421的一端與ro^連接，將額外電荷 抽取至反相器輸出740中，從而提供一個(gè)所需的高電壓輸出?，F(xiàn)在考慮一種狀態(tài)，其中在輸入in處產(chǎn)生的輸入信號(hào)為高。進(jìn)一 步考慮第一時(shí)鐘相位，其中時(shí)鐘信號(hào)c^r7為低并且WA2為高。在這種 情況下，晶體管710是禁用的，晶體管720和高輸入啟用晶體管730。 因此，在反相器的輸出740處的電壓為低(^s)，這是所需的。在這種 情況下，電容性裝置421與P^s和P^/連接以便獲得充電。然而，在下 一個(gè)時(shí)鐘相位中，彼此不重疊的時(shí)鐘信號(hào)c^W (高)和c^ri^ (低)啟用 晶體管710并禁用晶體管720。由于在晶體管730的控制端子處的輸入 仍然為高(參照?qǐng)D7 (a)中所示的時(shí)序圖)，輸出740被充電至WfF。 此外，這時(shí)自舉電路422在一側(cè)將電容性裝置421耦合至較低電源電壓 Kss，保持輸出740為高，因此提供反相器的無效輸出。需要注意的是只在時(shí)鐘信號(hào)為高時(shí)的相位期間才提供有效 的輸出。如稍早提及的那樣，可以同步進(jìn)一步處理輸出信號(hào)的電路，使 得只在時(shí)鐘信號(hào)WM為高而"W為低時(shí)的時(shí)鐘相位中才接收輸出信號(hào)。在下文中，為了更加清楚，討論在邏輯輸出處具有電容性裝置和自 舉電路的實(shí)施例。然而，本領(lǐng)域的技術(shù)人員將領(lǐng)會(huì)在輸入處具有電容 性裝置和自舉電路的實(shí)施例也是可能的(如圖6所描述)并在本發(fā)明的 范圍內(nèi)?，F(xiàn)在參照?qǐng)D7 (b)，圖7 (b)示出反相器701另一個(gè)可能的實(shí)施例， 該實(shí)施例有利地提供大致穩(wěn)定的輸出信號(hào)。在該實(shí)施例中，為圖7的反 相器700提供了額外的晶體管711，晶體管711用于接收反相的輸入〃"， 如圖7 (c)所示。參考相關(guān)聯(lián)的時(shí)序圖(在圖7 (c)中示出)，可以注意到該輸出沒有對(duì)輸入J'/7上的變化立即做出反應(yīng)。在這個(gè)實(shí)施例中，將輸入的下降沿(falling edge)與c"7上的下降沿同步，并且將輸入 的上升沿與"A2上的上升沿同步，將導(dǎo)致提供始終有效的輸出的邏輯?，F(xiàn)在參照?qǐng)D8，圖8示出了NAND邏輯800的一個(gè)可能的實(shí)施例。其 中提供額外晶體管810串聯(lián)在如圖7中所示的反相器700，并且將輸入 晶體管730和810的控制端子用作NAND門的輸入。現(xiàn)在參照?qǐng)D8 (a)，圖8 (a)示出了 NAND邏輯801的另一個(gè)可能 的實(shí)施例，可以通過將一組晶體管811和812與圖8的NAND門800耦合 而實(shí)現(xiàn)該NAND邏輯801。此外，圖8 (b)中示出與這個(gè)實(shí)施例相關(guān)的時(shí) 序圖。晶體管811和812的控制端子與反相輸入連接。在該時(shí)序圖中描 述了這個(gè)電路的所有邏輯狀態(tài)?，F(xiàn)在參照?qǐng)D9，圖9示出N0R邏輯900的一個(gè)可能的實(shí)施例。額外 的晶體管910與如圖7中所示的反相器700的晶體管730平行設(shè)置。輸 入晶體管730和910的控制端子用作該NOR門的輸入。現(xiàn)在參照?qǐng)D9 (a)和9 (b)，圖9 (a)和9 (b)示出NOR邏輯901 的另一個(gè)可能的實(shí)施例及各自相關(guān)聯(lián)的時(shí)序圖，可以通過將一組晶體管 911和912與圖9的NOR門900耦合而實(shí)現(xiàn)NOR邏輯901。晶體管911 和912的控制端子與反相輸入連接。在圖9 (b)中所示的時(shí)序圖中描述 了這個(gè)電路的所有邏輯狀態(tài)。類似地，可以構(gòu)建其它邏輯門AND、 OR等。還需要注意的是也可 以構(gòu)建參照?qǐng)D6討論的在輸入處設(shè)有自舉和電容性裝置的邏輯門的實(shí)施在隨后的討論中，將討論同步結(jié)構(gòu)和將使得級(jí)聯(lián)邏輯能夠同步的邏 輯電路?？梢圆捎脙蓚€(gè)、三個(gè)、四個(gè)或更多時(shí)鐘實(shí)現(xiàn)同步。討論使用六 個(gè)時(shí)鐘的同步技術(shù)?，F(xiàn)在參照?qǐng)D10 (a)、 10 (b)和10 (c)，描述了使得能夠使用六個(gè) 時(shí)鐘信號(hào)同步的反相器、NAND和NOR邏輯門的實(shí)施例。在這些圖中與圖 4中一致的部分使用相同的參考符號(hào)。在這個(gè)實(shí)施例中電容性裝置421 通過短路晶體管1051和1052的導(dǎo)電端子實(shí)現(xiàn)。自舉電路設(shè)置有額外的 晶體管1061和1062,在它們的控制端子處接收時(shí)鐘信號(hào)。為了清楚，在下面的討論中將詳細(xì)討論圖10 (a)?，F(xiàn)在參照?qǐng)D10 (a)，圖10 (a)示出反相器1000的實(shí)施例，該反 相器1000可實(shí)現(xiàn)同步。塊410形成如圖5所描述的基本動(dòng)態(tài)邏輯反相器， 接收時(shí)鐘信號(hào)"W和c^C。采用晶體管1051和1052通過短路它們的 控制端子實(shí)現(xiàn)電容性裝置421，不過，也可以采用單晶體管實(shí)現(xiàn)該電容 性裝置。具有短接的導(dǎo)電端子的晶體管1051和1052彼此反向并聯(lián)，用 于在反相器輸出1040的上升沿和下降沿改善電容行為?？蛇x地，晶體管 1051和1052的尺寸也可以改變以改善電容效應(yīng)。自舉塊(bootstrapping block) 422設(shè)置有晶體管1061、 1062、 1063和1064。設(shè)置額外的晶體 管1061和1062以便在c77W或"A"為高時(shí)保持輸出在WJ以上。反相 器的操作與上述圖7討論的一樣，除了如下事實(shí)當(dāng)"^ 和"A^在高 電平時(shí)，那些額外的晶體管1061和1062保持反相器的輸出在高電平。 取決于技術(shù)的細(xì)節(jié)，可能必須改變其尺寸，添加額外的級(jí)聯(lián)晶體管以避 免漏電或擊穿，向輸入施加電容性反饋，或進(jìn)行其它改進(jìn)。對(duì)圖IO (a) 的說明類似地適應(yīng)于圖IO (b)的NAND邏輯電路和圖10 (c)的N0R邏 輯電路。從下面的描述中將清楚多個(gè)邏輯電路的級(jí)聯(lián)。為了這個(gè)目的，現(xiàn)在參照?qǐng)D11，圖11示出一個(gè)常規(guī)的同步結(jié)構(gòu) 1100，可以用于同步本發(fā)明的邏輯?？梢圆捎?個(gè)彼此部分重疊的時(shí)鐘 信號(hào)即c及A c及仏c及C、 c及"、WM和cM尸，同步本發(fā)明的常規(guī)邏 輯。時(shí)鐘信號(hào)的特性如圖12所示。在同步結(jié)構(gòu)1100的這個(gè)例子中，示 出了串聯(lián)的根據(jù)本發(fā)明的七個(gè)邏輯組件，并且每一個(gè)邏輯組件至少接收 四個(gè)時(shí)鐘信號(hào)。同步結(jié)構(gòu)1100還具有時(shí)鐘信號(hào)發(fā)生器1110，產(chǎn)生時(shí)鐘 信號(hào)cJM、 cJM、 dC、 "A從"M和d尺第一時(shí)鐘信號(hào)cJM在時(shí) 鐘周期的第一個(gè)60。期間為高電平，第二時(shí)鐘信號(hào)"A萬(wàn)相對(duì)于時(shí)鐘信 號(hào)相移60° ，第三時(shí)鐘信號(hào)WAC相對(duì)于第一時(shí)鐘信號(hào)WW相移 120°等。如圖11中所示，每一個(gè)邏輯組件與交替的一組時(shí)鐘信號(hào)連接， 以便由每個(gè)邏輯組件接收的時(shí)鐘信號(hào)c"厶c2A么cAJ、 "W相對(duì)于由 在前的邏輯組件接收的時(shí)鐘信號(hào)c7A厶c7A么c^W、 c^^分別相位超前 60° 。本領(lǐng)域的技術(shù)人員將領(lǐng)會(huì)對(duì)于不同于60。的相位差，也可以實(shí)現(xiàn)本發(fā)明。需要注意的是第一和第七邏輯組件的時(shí)鐘信號(hào)連接是相同 的，第二和第八、第三和第九等等的時(shí)鐘信號(hào)連接類似。所選擇的時(shí)鐘 信號(hào)模式的性質(zhì)和時(shí)鐘信號(hào)的交替連接確保只有當(dāng)串聯(lián)的前一個(gè)邏輯組 件的輸出產(chǎn)生有效輸出時(shí)，才在時(shí)鐘信號(hào)處啟用邏輯組件的輸入。在這個(gè)例子中，從左邊開始的第一邏輯組件與時(shí)鐘信號(hào)"W、cAC、 c力W和c7;^連接，并且下一個(gè)邏輯組件與d"、 d從C"f和c7A, 連接，如此等等。因此，當(dāng)時(shí)鐘信號(hào)C^^為高時(shí)，第一邏輯組件產(chǎn)生有 效輸出，而且只有當(dāng)時(shí)鐘信號(hào)";^為高時(shí)，下一個(gè)邏輯組件才對(duì)輸入采 樣，從而確保為下一個(gè)邏輯組件提供有效輸入。同樣的，隨后的邏輯組件在適合的時(shí)機(jī)對(duì)它們的輸入信號(hào)釆樣。在圖13中舉例闡述同歩過程。圖13闡述了形成移位寄存器的同步串聯(lián)反相器。需要注意的是 在給出的反相器中頂部和底部的晶體管接收交替的時(shí)鐘信號(hào)，所有頂部 的晶體管以循環(huán)方式接收連續(xù)的時(shí)鐘信號(hào)，并且類似地，所有底部的晶 體管以循環(huán)方式接收連續(xù)的時(shí)鐘信號(hào)。此外，為了簡(jiǎn)單明了未在圖中示 出自舉電路，然而，每一個(gè)反相器都將具有與電容性裝置耦合的自舉電 路。下面說明這個(gè)實(shí)施例的操作。按照從第一到第六時(shí)鐘信號(hào)的順序?qū)γ總€(gè)反相器的電容器充電，即 在時(shí)鐘信號(hào)"M第一相位(為高)期間對(duì)第一電容器充電，在時(shí)鐘信號(hào) C^f5期間對(duì)第二電容器充電，等等，如圖中所示。在隨后的時(shí)鐘信號(hào)期間繼續(xù)對(duì)電容器充電，即第一電容器繼續(xù)充電直到";^為高，并且在時(shí)鐘信號(hào)C^C為高期間對(duì)第二電容器充電，等等。然后，在隨后的時(shí)鐘信號(hào)中使電容器放電，即當(dāng)時(shí)鐘信號(hào)"K:為高時(shí)第一電容器將放電，當(dāng)"A"為高時(shí)第二電容器將放電，等等。需要注意的是只有當(dāng)前一個(gè)電 容器充足電時(shí)反相器才接收輸入，例如當(dāng)?shù)谝环聪嗥鞯碾娙萜鞒渥汶姇r(shí)， 只有在時(shí)鐘信號(hào)C"萬(wàn)的高相位期間第二反相器才接收來自第一反相器 的輸入，類似地，在C及C期間第三反相器接收它的輸入，等等。這個(gè)配 置確保在每個(gè)反相器處只接收到有效的輸入，從而實(shí)現(xiàn)移位寄存器的操 作。有效地，每個(gè)電容器在時(shí)鐘周期的第一個(gè)步驟中已經(jīng)預(yù)充電。在時(shí) 鐘周期的第二個(gè)步驟中電容器保持電荷并對(duì)輸出提供升壓。在第三個(gè)步驟中電容器放電。還需要注意的是可以采用5個(gè)重疊的時(shí)鐘信號(hào)或4個(gè)不重疊的時(shí) 鐘信號(hào)實(shí)現(xiàn)相同的操作。另外，其它的同步技術(shù)也是可行的?？梢詷?gòu)建同步結(jié)構(gòu)用于復(fù)雜的級(jí)聯(lián)邏輯，包括觸發(fā)器、鎖存器、移位寄存器等。在上述討論中，闡述了采用N導(dǎo)電類型元件的邏輯，本領(lǐng)域的技術(shù) 人員將領(lǐng)會(huì)也可以類似地解釋采用P導(dǎo)電類型元件的邏輯。需要注意的是上述實(shí)施例說明而非限制本發(fā)明，并且在不背離附 加權(quán)利要求范圍的情況下，本領(lǐng)域的技術(shù)人員將能夠設(shè)計(jì)許多替代的實(shí) 施例。在權(quán)利要求中，不應(yīng)該將括號(hào)中放置的任何參考符號(hào)解釋為限制 權(quán)利要求。詞語(yǔ)"包括"不排除除了在權(quán)利要求中所列以外的元件或步 驟的存在。在元件前面的詞語(yǔ)"一"或"一個(gè)"不排除多個(gè)這種元件的 存在。本發(fā)明可以憑借軟件、通過適當(dāng)?shù)挠?jì)算機(jī)編程實(shí)現(xiàn)。在系統(tǒng)權(quán)利 要求列舉出幾個(gè)方法，這些方法中的一些可以通過計(jì)算機(jī)可讀的軟件或 硬件的一個(gè)相同的項(xiàng)目進(jìn)行實(shí)施。
權(quán)利要求
1.一種邏輯組件，包括單閾值且單導(dǎo)電類型的電路元件，該邏輯組件包括邏輯電路(410)，具有至少一組開關(guān)，每一個(gè)開關(guān)具有主電流路徑和控制端子，所述主電流路徑形成具有與電源線耦合的第一和第二導(dǎo)電端子的串聯(lián)配置，所述主電流路徑與形成邏輯組件(400)的輸出的公共節(jié)點(diǎn)耦合，并且所述開關(guān)的控制端子與時(shí)鐘電路耦合，用于向所述控制端子提供彼此不重疊的時(shí)鐘信號(hào)(clKA，clkC)，以及輸出升壓電路(420)，用于提升所述邏輯組件(400)的輸出，該輸出升壓電路(420)包括使得能夠向所述邏輯組件(400)的輸出供給額外的電荷的電容性裝置(421)，以及使得能夠向所述電容性裝置(421)的第一端額外供給電荷的自舉電路(422)，從而在所述電容性裝置的第二端產(chǎn)生提升的電壓。
2. 根據(jù)權(quán)利要求1的邏輯組件，其中所述輸出升壓電路與邏輯組 件的一組開關(guān)中的控制端子之一耦合。
3. 根據(jù)權(quán)利要求1的邏輯組件，其中所述輸出升壓電路與邏輯電 路的輸出耦合。
4. 根據(jù)權(quán)利要求1的邏輯組件，其中所述開關(guān)是包括晶體管的任 何開關(guān)。
5. 根據(jù)權(quán)利要求1的邏輯組件，其中所述一組開關(guān)的所述第一和 第二導(dǎo)電端子中的至少一個(gè)與電源線直接耦合，用于提供邏輯門。
6. 根據(jù)權(quán)利要求1的邏輯組件，其中所述一組開關(guān)的所述第一和 第二導(dǎo)電端子中的一個(gè)或二者通過一個(gè)或更多個(gè)邏輯元件與電源線耦 合，用于提供邏輯門。
7. 根據(jù)權(quán)利要求1的邏輯組件，其中所述自舉電路接收多個(gè)時(shí)鐘 信號(hào)，用于同步多個(gè)級(jí)聯(lián)的邏輯組件。
全文摘要
一種邏輯組件(400)，包括單閾值且單導(dǎo)電類型的電路元件，并包括具有至少一組開關(guān)的邏輯電路(410)，每一個(gè)開關(guān)具有主電流路徑和控制端子。主電流路徑形成具有與電源線耦合的第一和第二導(dǎo)電端子的串聯(lián)配置。該主電流路徑與形成邏輯組件(400)的輸出的公共節(jié)點(diǎn)耦合。所述開關(guān)的控制端子與用于向所述控制端子提供彼此不重疊的時(shí)鐘信號(hào)的時(shí)鐘電路耦合。該邏輯組件還包括對(duì)所述邏輯組件(400)的輸出升壓的輸出升壓電路(420)，包括使得能夠向所述邏輯組件(400)的輸出供給額外的電荷的電容性裝置(421)。還包括自舉電路(422)，使得能夠向所述電容性裝置的第一端額外供給電荷，從而在所述電容性裝置的第二端處產(chǎn)生提升的電壓。
文檔編號(hào)H03K19/017GK101268616SQ200680034304
公開日2008年9月17日 申請(qǐng)日期2006年9月14日 優(yōu)先權(quán)日2005年9月20日
發(fā)明者安德烈·米希里特斯科伊, 尼古拉斯·蘭伯特, 皮埃爾·H·沃爾里, 維克托·M·G·范艾科特 申請(qǐng)人:Nxp股份有限公司