專利名稱：用于遲滯時(shí)序轉(zhuǎn)變檢測(cè)的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例涉及電路時(shí)序。更具體地，實(shí)施例涉及調(diào)整電路時(shí)序 參數(shù)以提高性能并/或避免操作錯(cuò)誤。還描述并聲明了其它實(shí)施例。
背景技術(shù)：
電子電路經(jīng)常在一個(gè)或多個(gè)時(shí)鐘信號(hào)的控制下同步地操作。能夠通過 提高時(shí)鐘頻率來提高操作速度，直到信號(hào)傳播和其它延遲相對(duì)于時(shí)鐘時(shí)間 段變得足夠長(zhǎng)，以至于在正確的循環(huán)中無法再可靠地接收到信號(hào)。(操作頻 率還與功耗、供電電壓以及發(fā)熱相關(guān)，所以功率和熱效應(yīng)也可能限制電路 能夠操作的最大速度。)由于制造條件、材料性質(zhì)和其它因素的變化， 一些諸如微處理器和數(shù) 字信號(hào)處理器之類的復(fù)雜電路在最大時(shí)鐘頻率下表現(xiàn)出顯著的器件-器件的 可變性。在制造后，通過在最壞條件下以不斷增大的時(shí)鐘頻率測(cè)試器件， 可以對(duì)這些器件分級(jí)。在測(cè)定出器件開始不一致操作的頻率后，運(yùn)用安全 系數(shù)，并且證明該器件可以在特定的、較低頻率下操作。這種設(shè)置最大操作頻率的方法十分可靠(給了足夠?qū)挼谋Ｗo(hù)帶)，但是 當(dāng)器件在比最壞條件好的條件下操作時(shí)，這種設(shè)置最大操作頻率的方法會(huì) 犧牲性能。此外，靜態(tài)、制造時(shí)的分級(jí)無法解釋器件特性隨時(shí)間的自然變 化。


在附圖的圖形中，以示例的方式而不是限制的方式示出了本發(fā)明的實(shí) 施例，在附圖中，相似的附圖標(biāo)記表示相似的元件。應(yīng)當(dāng)注意，本公開中 引用的"一個(gè)"實(shí)施例不一定是相同的實(shí)施例，并且這些引用意味著"至 少一個(gè)"。圖1是示出了與本發(fā)明的實(shí)施例相關(guān)的參數(shù)的時(shí)序圖；圖2是概述了本發(fā)明實(shí)施例的操作的流程圖； 圖3是示出了本發(fā)明另一實(shí)施例的電路示意圖； 圖4示出了圖3中的部件的幾種備選實(shí)現(xiàn)方式； 圖5示出了本發(fā)明實(shí)施例的三種操作方式的時(shí)序圖；以及 圖6示出了利用本發(fā)明的實(shí)施例的較大系統(tǒng)。
具體實(shí)施方式
當(dāng)器件在正常操作時(shí)(例如，在器件集成到系統(tǒng)的過程中，或者其后 當(dāng)系統(tǒng)由終端用戶使用時(shí))，本發(fā)明的實(shí)施例動(dòng)態(tài)地監(jiān)控器件的重要時(shí)序參 數(shù)?？梢杂眯盘?hào)通知迫近的時(shí)序故障，并且/或者可以自動(dòng)調(diào)整操作參數(shù)， 以在實(shí)際環(huán)境條件下獲得改善的性能。圖1示出了透明鎖存器100的電路符號(hào)，并且還示出了用于說明鎖存 器操作的一些方面的時(shí)序圖。盡管CLK輸入端135上的時(shí)鐘信號(hào)110處于 第一電平(在時(shí)間段175期間)，但是存在于D輸入端120上的輸入信號(hào) 105的變化在延遲140后傳輸?shù)絈輸出端125 (參見輸出信號(hào)115的時(shí)序圖 軌跡中的轉(zhuǎn)變過程145)。當(dāng)時(shí)鐘信號(hào)在時(shí)間180轉(zhuǎn)變到第二電平時(shí)，鎖存 器對(duì)在D輸入端120上存在的輸入信號(hào)105的值進(jìn)行存儲(chǔ)，并且D輸入端 上的隨后轉(zhuǎn)變不會(huì)影響Q輸出端(注意在時(shí)間段185期間缺少轉(zhuǎn)變過程， 如在150所示)。D輸入端上的輸入信號(hào)在時(shí)間180的時(shí)鐘邊沿之前必須穩(wěn) 定至少一個(gè)短的時(shí)間段155 (稱作"最小建立時(shí)間")。建立時(shí)間160比最小 建立時(shí)間155長(zhǎng)，因此在時(shí)間段185期間的鎖存輸出信號(hào)是正確的。然而， 如果輸入信號(hào)在建立時(shí)間期間不穩(wěn)定，則鎖存器可能無法存儲(chǔ)正確的值。 這示于時(shí)序圖的右側(cè)附近輸入信號(hào)105在時(shí)間190的時(shí)鐘邊沿之前僅穩(wěn) 定了建立時(shí)間165。建立時(shí)間165比最小建立時(shí)間155短，因此輸出信號(hào) 115不能在時(shí)間190正確地反映輸入信號(hào)的值(參見在標(biāo)記170表示的輸出 信號(hào)115的部分)。這是一個(gè)可能發(fā)生在下列情況下的不正確操作的例子 在向電路提供過高頻率的時(shí)鐘時(shí)，或者當(dāng)數(shù)據(jù)信號(hào)相對(duì)于使鎖存器記錄它 的時(shí)鐘邊沿遲滯到達(dá)時(shí)。雖然圖1中的時(shí)序圖指示了鎖存器在時(shí)鐘信號(hào)為高時(shí)是透明的并且它 在時(shí)鐘的下降沿鎖存存在的數(shù)據(jù)，但是其它鎖存器可以在時(shí)鐘為低時(shí)是透明的，并且在上升的時(shí)鐘沿鎖存存在的數(shù)據(jù)。在一些電路設(shè)計(jì)中，因?yàn)榭?間、速度或效率的原因，可以優(yōu)選反相鎖存器。其它電路在它們要求數(shù)據(jù) 信號(hào)具有最短的建立時(shí)間時(shí)可以采用類似鎖存器的子單元，但是這些子單 元不是透明鎖存器(例如，邊沿觸發(fā)觸發(fā)器)。這些備選的鎖存器和類似鎖 存器的電路也可以用于本發(fā)明的實(shí)施例。實(shí)現(xiàn)本發(fā)明實(shí)施例的電路可以通過根據(jù)圖2中的流程圖進(jìn)行操作來檢 測(cè)迫近的時(shí)序故障(由不足的建立時(shí)間所造成的鎖存器故障)。數(shù)據(jù)信號(hào)傳送到該信號(hào)將被鎖存的電路區(qū)域(210)。延遲形式的數(shù)據(jù)信號(hào)也變得可以利 用(220)。數(shù)據(jù)信號(hào)和延遲的數(shù)據(jù)信號(hào)在時(shí)鐘信號(hào)的邊沿鎖存在兩個(gè)鎖存 器(每個(gè)鎖存器一個(gè)信號(hào))中(240 (a)和240 (b))。未延遲的信號(hào)相對(duì) 于時(shí)鐘邊沿具有特定的建立時(shí)間，而延遲的信號(hào)相對(duì)于時(shí)鐘邊沿具有較短 的第二建立時(shí)間。第二建立時(shí)間比第一建立時(shí)間短了信號(hào)延遲的長(zhǎng)度。接下來，比較第一鎖存信號(hào)和第二鎖存信號(hào)(250)。如果鎖存值相等， 則這兩個(gè)鎖存器都能夠存儲(chǔ)正確的值，所以沒有時(shí)序錯(cuò)誤發(fā)生(260)。如 果鎖存值不相等，則第二鎖存器的建立時(shí)間可能短于最小建立時(shí)間(270)。比較結(jié)果提供了電流電路操作條件離故障多近的指示。如果這兩個(gè)鎖 存器都正確地操作，則該電路可以通過例如提高時(shí)鐘速度而更快地操作。 可選地，可以通過降低電路的操作電壓來減小其功耗?？梢愿臑檎{(diào)整其它 操作參數(shù)來獲得不同的目的，而不會(huì)由于時(shí)序沖突而使不正確操作帶來重 大的危險(xiǎn)。然而，如果第二鎖存器不能存儲(chǔ)正確的值，則它指示該電路在條件下 操作在最大速度附近。第一鎖存器具有正確的值，這是因?yàn)槠浣r(shí)間比 第二鎖存器的建立時(shí)間長(zhǎng)，但是傾向于減小時(shí)序裕度的任何條件變化(例 如提高時(shí)鐘頻率、降低操作電壓)都可能使電路不正確地操作。該電路實(shí) 際上還沒有失效(第一鎖存器包含正確的值)，所以仍然存在一些剩余的時(shí) 序安全裕度。該裕度可以不比提供給第二鎖存器的數(shù)據(jù)信號(hào)中的延遲大。圖3示出了使用本發(fā)明的實(shí)施例來評(píng)估當(dāng)前時(shí)序裕度并檢測(cè)遲滯的時(shí) 序轉(zhuǎn)變的實(shí)際電路。鎖存器325和370可以是諸如參照?qǐng)D1所述的透明鎖 存器。它們被設(shè)置為主-從結(jié)構(gòu)，通常可以在寄存器、高速緩沖存儲(chǔ)器、算 術(shù)邏輯單元("ALU")或其它結(jié)構(gòu)中發(fā)現(xiàn)該主-從結(jié)構(gòu)。主鎖存器325由時(shí)鐘信號(hào)310的一個(gè)相控制，而從鎖存器370由時(shí)鐘的另一相控制。用于控 制主鎖存器325的時(shí)鐘(^， 310)顯示為由反相器315在本地生成，但 是這兩相都可以在電路的其它地方生成，并且通過時(shí)鐘分配樹傳遞給鎖存 器。在^310的下降沿上，主鎖存器325鎖存存在于其輸入端上的數(shù)據(jù)， 并且在CLK 320隨后的下降沿(這里，它對(duì)應(yīng)于SZZ310隨后的上升沿) 上，從鎖存器370鎖存來自主鎖存器325的值。主鎖存器325的輸出還傳送到遲滯時(shí)序轉(zhuǎn)變檢測(cè)器("LTTD")鎖存器 345，其在用于觸發(fā)主鎖存器325的^ZZ的同一下降沿上鎖存其輸入。因?yàn)?經(jīng)過主鎖存器325而帶來的延遲(指的是圖1的標(biāo)記140), LTTD鎖存器 345具有比主鎖存器325短的建立時(shí)間。在一些實(shí)施例中，通過經(jīng)過延遲結(jié) 構(gòu)335而使來自主鎖存器325的信號(hào)延遲，可以進(jìn)一步縮短在LTTD鎖存nd iV^ 74一 n4iVn An m 一 tju大aa ，。r tt曰」關(guān)口口 iVia血t*.廿1i-k廿/r^ r=r nxn^ef :>4:> mj廷i口、j i口j 。 yn術(shù)土ty"于研jz〕門、疋邁H力n、ji^c出丁術(shù)蘭*、-匕)爾id 不能引入有用的延遲，則輸入數(shù)據(jù)信號(hào)305可以經(jīng)過延遲結(jié)構(gòu)直接連接到 LTTD鎖存器345，如在342所示。簡(jiǎn)要地參照?qǐng)D4，可以將延遲結(jié)構(gòu)335實(shí)現(xiàn)為反相器鏈410。延遲與鏈 中的反相器的數(shù)量成比例。偶數(shù)個(gè)反相器保持?jǐn)?shù)據(jù)信號(hào)的方向(sense),而 如果相應(yīng)地調(diào)整其它的邏輯運(yùn)算，則可以使用奇數(shù)個(gè)反相器。如果該延遲 可調(diào)整，則延遲結(jié)構(gòu)335可以提供實(shí)施例中另外的控制和靈活性。在其它 技術(shù)中，通過修改反相級(jí)410或負(fù)載電容430可以獲得可變的延遲。元件 440示出了可以如何通過在電路的下拉引腳提供可調(diào)整的電流吸收器來修 改反相器。例如，電路片段460中的晶體管450允許在模擬電壓V的控制 下改變反相器時(shí)序。通過并聯(lián)放置多個(gè)下拉晶體管可以實(shí)現(xiàn)反相器時(shí)序的 數(shù)字控制，如電路片段490中的元件480所示。可以根據(jù)四個(gè)數(shù)字信號(hào)B 調(diào)整480中的反相器的速度，每個(gè)數(shù)字信號(hào)控制晶體管480中的一個(gè)。可 以選擇晶體管480的數(shù)量和寬度以允許根據(jù)n比特二進(jìn)制數(shù)來控制延遲。 還可以通過將多個(gè)或更大的負(fù)載電容經(jīng)過可控開關(guān)(未示出)附著到輸出 信號(hào)線來構(gòu)成可調(diào)整的延遲結(jié)構(gòu)。返回圖3，利用例如異或("XOR")門350來比較主鎖存器325和LTTD 鎖存器345的輸出。當(dāng)鎖存器處于相同狀態(tài)時(shí)，XOR門350的輸出355為低，而當(dāng)鎖存器處于不同狀態(tài)時(shí)，XOR門350的輸出355為高。因此，當(dāng) 數(shù)據(jù)信號(hào)305具有短的、但仍然可接受的建立時(shí)間時(shí)，信號(hào)355為高，同 時(shí)延遲的數(shù)據(jù)信號(hào)340具有短的并且不可接受的建立時(shí)間。通過OR門360 可以組合其它LTTD鎖存器和它們的對(duì)應(yīng)主鎖存器(例如XOR門365)的 比較，當(dāng)一個(gè)或多個(gè)LTTD鎖存器與它們的主鎖存器不一致時(shí)，OR門360 輸出信號(hào)375。通過將OR門的輸出鎖存在透明鎖存器380中，可以將該輸 出與時(shí)鐘同步。來自鎖存器380的"1"表示一個(gè)或多個(gè)LTTD鎖存器經(jīng)歷 了建立時(shí)間故障。圖3中的電路的各種修改對(duì)本領(lǐng)域普通技術(shù)人員而言是顯而易見的。 例如，如果使用反相鎖存器(由于前述的空間、功率或速度的原因)，則可 以替代延遲結(jié)構(gòu)335中的奇數(shù)個(gè)反相器或異或非("XNOR")門來保持所述 的邏輯運(yùn)算?？梢允褂渺o態(tài)或動(dòng)態(tài)邏輯元件來建立XOR(XNOR)門和OR 樹。如果利用互補(bǔ)金屬氧化物半導(dǎo)體("CMOS")工藝實(shí)現(xiàn)，則可以使用 "domino"門設(shè)計(jì)。LTTD鎖存器也可以從與主鎖存器相同的信號(hào)(而不是 鎖存器的輸出)接收它的輸入，其具有如由虛線342所示的直接插入的延 遲。圖5示出了主鎖存器和LTTD鎖存器的三種可能的時(shí)序情況。在第一 種情況下，數(shù)據(jù)信號(hào)503和延遲的數(shù)據(jù)信號(hào)504在最小建立時(shí)間502之前 都是穩(wěn)定的，所以兩個(gè)鎖存器在時(shí)鐘轉(zhuǎn)變501處都存儲(chǔ)了正確的值。信號(hào) 在最小建立限制502之前分別在時(shí)間513或516處穩(wěn)定。沒有錯(cuò)誤被以信 號(hào)通知。在情況2下，因?yàn)閿?shù)據(jù)信號(hào)503相對(duì)于時(shí)鐘邊沿501 (在此處數(shù)據(jù)信號(hào) 要被鎖存)遲滯到達(dá)，所以延遲的數(shù)據(jù)信號(hào)504最終沒能滿足最小建立時(shí) 間。LTTD鎖存器將穩(wěn)定在錯(cuò)誤的值，并且錯(cuò)誤將被以信號(hào)通知。注意，數(shù) 據(jù)503仍然滿足最小建立時(shí)間(時(shí)間522出現(xiàn)在502之前)，但是延遲的數(shù) 據(jù)504在502之后沒有穩(wěn)定，直到時(shí)間525。 528處的轉(zhuǎn)變晚了，并且使得 LTTD鎖存器存儲(chǔ)了不正確的值。在情況3下，數(shù)據(jù)信號(hào)503到達(dá)的甚至更晚，所以它也不滿足最小建 立時(shí)間。主鎖存器和LTTD鎖存器兩者都將包含不正確的值。由于被所鎖 存在隨后的循環(huán)中，因此不能將這種情況與數(shù)據(jù)信號(hào)提早到達(dá)相區(qū)別。沒有錯(cuò)誤被以信號(hào)通知。本發(fā)明的實(shí)施例可以應(yīng)用在對(duì)電路的一個(gè)或多個(gè)操作參數(shù)進(jìn)行控制的反饋環(huán)中，如圖6所示。該電路可以是單塊器件，例如由多個(gè)功能單元組 成的CMOS集成電路。圖6示出了兩個(gè)電路610 (其例如可以是數(shù)字信號(hào) 處理器("DSP"))和660 (其可以是計(jì)算機(jī)中央處理單元("CPU"))?？梢詫⒅?從鎖存器或其它觸發(fā)器(擴(kuò)充了遲滯時(shí)序轉(zhuǎn)變檢測(cè)器鎖存器 和類似于圖3所示的比較器)放置在單塊電路610和660周圍的多個(gè)物理 位置處(例如，在615、 620、 625、 680和692)。插圖630顯示了擴(kuò)充的鎖 存器的一些元件。鎖存器和觸發(fā)器經(jīng)常出現(xiàn)在被公共時(shí)鐘控制的組(bank) 或陣列中，并且不是該陣列中的所有鎖存器都需要像樂隊(duì)一樣協(xié)調(diào)一致地 工作。作為代替， 一個(gè)LTTD鎖存器可以監(jiān)控被公共時(shí)鐘控制的一組鎖存 器的操作，并接收在數(shù)據(jù)信號(hào)源和鎖存器輸入端之間可能經(jīng)歷相似延遲的 數(shù)據(jù)?？梢酝ㄟ^例如OR門635組合LTTD比較器("錯(cuò)誤")的輸出。如參照 圖3所述，可以通過將錯(cuò)誤信號(hào)存儲(chǔ)在另一個(gè)鎖存器(未示出)來將其同 步到時(shí)鐘。該錯(cuò)誤信號(hào)表示LTTD監(jiān)控器中的一個(gè)或多個(gè)用信號(hào)通知可能 迫近的時(shí)序故障。將該錯(cuò)誤信號(hào)提供給反饋控制電路640，其可以調(diào)整諸如 操作電壓645、襯底體偏置650或時(shí)鐘頻率655之類的電路參數(shù)。反饋控制 電路可以調(diào)整電路參數(shù)，以便獲得錯(cuò)誤信號(hào)與無錯(cuò)誤信號(hào)的預(yù)定比值。如 果錯(cuò)誤信號(hào)與無錯(cuò)誤信號(hào)的目標(biāo)比值低，則電路將以充裕的安全裕度操作， 但是將犧牲一些性能(例如，它將操作得比其本來能夠操作得慢，或者它 消耗的功率比嚴(yán)格必需的功率多)。如果目標(biāo)比值高，則電路將以減小的安 全裕度操作，但是會(huì)增進(jìn)性能。反饋環(huán)應(yīng)該逐漸地改變參數(shù)，以避免從圖5的第一種時(shí)序情況(沒有 錯(cuò)誤被以信號(hào)通知，大的時(shí)序裕度)直接轉(zhuǎn)變到第三種時(shí)序情況(沒有錯(cuò) 誤被以信號(hào)通知，但是違反了時(shí)序裕度)，而沒有檢測(cè)到第二種時(shí)序情況中 的錯(cuò)誤。在一些實(shí)施例中，可以使用故障保護(hù)復(fù)位電路658，以在允許該環(huán) 恢復(fù)優(yōu)化操作參數(shù)之前迫使反饋環(huán)到"減緩"的極端條件。用于控制反饋環(huán)的邏輯可以在軟件或固件(以及硬件)中實(shí)現(xiàn)，其中 該固件(以及硬件)可以使用來自LTTD電路的錯(cuò)誤信號(hào)。這種實(shí)現(xiàn)方式可以允許更加靈活地控制系統(tǒng)。例如，軟件可以調(diào)整操作參數(shù)，以在系統(tǒng) 利用電源操作時(shí)減小功耗，而在可得到足夠的功率和冷卻時(shí)提高性能。另外，還可以指定更加復(fù)雜的性能概況(profile)。軟件還可以通過監(jiān)控多個(gè)單獨(dú)電路的時(shí)序錯(cuò)誤來協(xié)調(diào)更廣泛的系統(tǒng)操 作。例如，CPU660中的反饋控制電路可以響應(yīng)來自諸如DSP610、存儲(chǔ)器 670和輸入/輸出設(shè)備675等其它系統(tǒng)部件的錯(cuò)誤信號(hào)以及來自CPU自身內(nèi) 部的LTTD鎖存器680的錯(cuò)誤信號(hào)來調(diào)整系統(tǒng)參數(shù)685 (例如電壓、時(shí)鐘頻 率)?？梢皂憫?yīng)來自DSP、 CPU、存儲(chǔ)器控制器以及主存儲(chǔ)器的信號(hào)來調(diào)整 總體系統(tǒng)時(shí)鐘?？蛇x地，單塊器件內(nèi)的功能單元，例如浮點(diǎn)單元("FPU") 6卯可以配備局部反饋控制695和局部參數(shù)調(diào)整器698，以允許響應(yīng)來自功 能單元內(nèi)的LTTD鎖存器692的錯(cuò)誤信號(hào)來調(diào)整局部操作參數(shù)。本發(fā)明的實(shí)施例可以是其上存儲(chǔ)有指令的機(jī)器可讀介質(zhì)，該指令使得 處理器按照上面所述執(zhí)行操作。在其它實(shí)施例中，該操作可以由包含硬連 線邏輯的專用硬件部件執(zhí)行?？蛇x地，這些操作還可以由編程的計(jì)算機(jī)部 件和定制的硬件部件的任意組合來執(zhí)行。機(jī)器可讀介質(zhì)可以包括用于存儲(chǔ)或者傳輸機(jī)器(例如計(jì)算機(jī))可讀形 式信息的任何機(jī)制，包括但不限于光盤只讀存儲(chǔ)器(CD-ROM)、只讀存儲(chǔ) 器(ROM)、隨機(jī)存取存儲(chǔ)器(RAM)、可擦寫可編程只讀存儲(chǔ)器(EPROM)、 以及通過互聯(lián)網(wǎng)傳輸。主要通過參照具體例子并且就將特定功能分配給某些硬件和/或軟件部 件，描述了本發(fā)明的應(yīng)用。然而，本領(lǐng)域技術(shù)人員應(yīng)該意識(shí)到，利用其它 軟件和硬件也可以獲得基于遲滯時(shí)序轉(zhuǎn)變檢測(cè)的性能增強(qiáng)，所述的其它軟 件和硬件以不同于這里描述的方式實(shí)現(xiàn)了本發(fā)明實(shí)施例的功能。應(yīng)該將這 些變形和實(shí)現(xiàn)方式理解為是可以根據(jù)權(quán)利要求領(lǐng)會(huì)的。
權(quán)利要求
1、一種裝置，包括第一鎖存器，用于在時(shí)鐘信號(hào)的轉(zhuǎn)變處保存數(shù)據(jù)信號(hào)的狀態(tài)；第二鎖存器，用于在所述時(shí)鐘信號(hào)的所述轉(zhuǎn)變處保存所述數(shù)據(jù)信號(hào)的狀態(tài)；以及比較邏輯，用于將所述第一鎖存器的輸出與所述第二鎖存器的輸出比較，并在所述輸出相等的情況下產(chǎn)生第一信號(hào)，而在所述輸出不相等的情況下產(chǎn)生第二信號(hào)。
2、 如權(quán)利要求1所述的裝置，還包括延遲結(jié)構(gòu)，用于延遲所述數(shù)據(jù)信號(hào)到所述第二鎖存器。
3、 如權(quán)利要求2所述的裝置，其中所述延遲結(jié)構(gòu)是可調(diào)整的延遲結(jié)構(gòu)， 所述延遲結(jié)構(gòu)包括下述中的至少一個(gè)反相器；在下拉引腳中具有可調(diào)整電流吸收器的反相器；以及 具有經(jīng)過可控開關(guān)附著到輸出端的負(fù)載電容的反相器。
4、 如權(quán)利要求l所述的裝置，還包括 第三鎖存器，用于保存來自所述比較邏輯的輸出值。
5、 如權(quán)利要求l所述的裝置，還包括反饋邏輯，用于調(diào)整電子電路的參數(shù)，所述反饋邏輯以所述比較邏輯 輸出的"相等"與"不相等"信號(hào)值的預(yù)定比值為目標(biāo)。
6、 如權(quán)利要求5所述的裝置，其中所述參數(shù)是下述中的至少一個(gè) 供給所述電子電路的電壓； 施加于所述電子電路的體偏置電壓；以及供給所述電子電路的時(shí)鐘頻率。
7、 如權(quán)利要求1所述的裝置，其中所述第一鎖存器和所述第二鎖存器 是非反相鎖存器。
8、 如權(quán)利要求1所述的裝置，其中所述第一鎖存器和所述第二鎖存器是反相鎖存器。
9、 如權(quán)利要求l所述的裝置，其中，如果所述時(shí)鐘處于第一電平，則 所述第一和第二鎖存器中的每一個(gè)的輸出跟蹤該鎖存器的輸入，并且如果 所述時(shí)鐘從所述第一電平轉(zhuǎn)變到第二電平，則保存存在于該鎖存器的輸入 端上的值。
10、 如權(quán)利要求l所述的裝置，其中所述比較邏輯包括動(dòng)態(tài)邏輯門。
11、 如權(quán)利要求l所述的裝置，其中所述比較邏輯包括靜態(tài)邏輯門。
12、 一種方法，包括鎖存相對(duì)于時(shí)鐘信號(hào)邊沿具有第一建立時(shí)間的數(shù)據(jù)信號(hào)； 鎖存相對(duì)于所述時(shí)鐘信號(hào)邊沿具有第二建立時(shí)間的所述數(shù)據(jù)信號(hào)；以及將所述第一鎖存信號(hào)與所述第二鎖存信號(hào)比較以產(chǎn)生比較信號(hào)。
13、 如權(quán)利要求12所述的方法，其中所述第二建立時(shí)間是比所述第一 建立時(shí)間短的固定時(shí)間段。
14、 如權(quán)利要求12所述的方法，其中所述第二建立時(shí)間是比所述第一 建立時(shí)間短的可調(diào)整時(shí)間段。
15、 如權(quán)利要求12所述的方法，還包括 同步所述比較信號(hào)到所述時(shí)鐘信號(hào)。
16、 如權(quán)利要求12所述的方法，還包括 響應(yīng)所述比較信號(hào)來調(diào)整電路的操作參數(shù)。
17、 如權(quán)利要求16所述的方法，其中所述操作參數(shù)是下述中的一個(gè) 用于所述電路的供電電壓、用于所述電路的體偏置電壓、以及用于所述電 路的時(shí)鐘頻率。
18、 如權(quán)利要求16所述的方法，還包括在響應(yīng)所述比較信號(hào)調(diào)整所述參數(shù)之前，將所述電路的所述操作參數(shù) 設(shè)置為所述參數(shù)的極值。
19、 一種系統(tǒng)，包括 寄存器；檢測(cè)器以及 操作參數(shù)調(diào)整機(jī)構(gòu)；其中所述寄存器用于相對(duì)于時(shí)鐘信號(hào)邊沿存儲(chǔ)數(shù)據(jù)值；所述檢測(cè)器用于以信號(hào)通知數(shù)據(jù)值建立時(shí)間相對(duì)于所述時(shí)鐘信號(hào)邊沿 比預(yù)定時(shí)間段短；以及所述調(diào)整機(jī)構(gòu)用于調(diào)整所述系統(tǒng)的參數(shù)，使得所述檢測(cè)器在時(shí)鐘信號(hào) 時(shí)間段的預(yù)定比值中用信號(hào)通知短的建立時(shí)間。
20、 如權(quán)利要求19所述的系統(tǒng)，其中所述調(diào)整機(jī)構(gòu)用于調(diào)整供電電壓、 體偏置以及時(shí)鐘頻率中的至少一個(gè)。
21、 如權(quán)利要求19所述的系統(tǒng)，還包括 第二寄存器；第二檢測(cè)器以及 第二操作參數(shù)調(diào)整機(jī)構(gòu)；其中所述調(diào)整機(jī)構(gòu)用于調(diào)整可應(yīng)用于單塊器件的第一部分的參數(shù)；以及所述第二調(diào)整機(jī)構(gòu)用于響應(yīng)來自所述第二檢測(cè)器的信號(hào)來調(diào)整可應(yīng)用 于所述單塊器件的第二部分的第二參數(shù)。
全文摘要
兩個(gè)鎖存器在時(shí)鐘信號(hào)轉(zhuǎn)變時(shí)存儲(chǔ)數(shù)據(jù)信號(hào)的狀態(tài)。比較邏輯比較這兩個(gè)鎖存器的輸出并且產(chǎn)生用于表示輸出是否相等的信號(hào)。描述并聲明了使用鎖存器和比較邏輯的系統(tǒng)。
文檔編號(hào)H03K5/13GK101268615SQ200680034678
公開日2008年9月17日 申請(qǐng)日期2006年9月14日 優(yōu)先權(quán)日2005年9月23日
發(fā)明者C·威爾克森, E·格羅霍夫斯基, M·安納瓦萊姆, 施連·呂 申請(qǐng)人:英特爾公司