專利名稱：用于可編程邏輯器件的寬范圍可編程能力的異構(gòu)收發(fā)器體系結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
0001本發(fā)明涉及可編程邏輯器件集成電路和大體類似的電路系統(tǒng)，本文將它們都統(tǒng)稱為可編程邏輯器件或PLD。更具體地，本發(fā)明涉及用于PLD上的高速串行數(shù)據(jù)收發(fā)器電路系統(tǒng)。
背景技術(shù)：
0002PLD是相對通用的器件，其被設(shè)計成能夠滿足廣泛的需求。利用高速串行數(shù)據(jù)通信在構(gòu)成各種系統(tǒng)的器件之間進(jìn)行信息交換正方興未艾。有許多可能的用于這種高速串行通信的“協(xié)議”。這些協(xié)議中的一些可能是工業(yè)標(biāo)準(zhǔn)協(xié)議。其他的協(xié)議可能是為特定系統(tǒng)定制的。一個具體協(xié)議包括的內(nèi)容例如有如何格式化數(shù)據(jù)；一起使用多少個信道以提供總的通信鏈路；信道以什么速度(串行數(shù)據(jù)率或比特率)工作；如果采用多個信道來提供一個鏈路，那么信道間可存在多少時滯(差值延遲)等等。就速度而言，總是希望更快的通信。例如，現(xiàn)在通常采用的速度可高達(dá)6Gbps(吉比特每秒)，而預(yù)期的或正開始使用的速度可高達(dá)10-12Gbps。
0003設(shè)計一種能支持寬范圍的可能的串行數(shù)據(jù)通信速度的PLD是一個相當(dāng)大的挑戰(zhàn)，這些可能的串行數(shù)據(jù)通信速度包括上面提到的范圍的上限速度。

發(fā)明內(nèi)容
0004根據(jù)本發(fā)明，在PLD上的串行數(shù)據(jù)接收器的電路系統(tǒng)可包括適于以高達(dá)第一較低最大串行比特率的數(shù)據(jù)率工作的接收器電路系統(tǒng)的多個信道，以及適于以高達(dá)第二較高最大串行比特率的數(shù)據(jù)率工作的接收器電路系統(tǒng)的至少一個另外的信道。所述電路系統(tǒng)進(jìn)一步包括至少一個鎖相環(huán)電路(PLL)，該鎖相環(huán)電路適于以高達(dá)第一較低最大頻率提供用于所述第一接收器信道的時鐘信號。電路系統(tǒng)還包括至少一個另外的PLL電路，該PLL電路適于以高達(dá)第二較高最大頻率提供用于所述第二接收器信道的時鐘信號。如果所述第二PLL電路工作于所述第一接收器信道的工作范圍內(nèi)的一個頻率，則所述第二PLL電路也能夠被所述第一接收器信道使用。所述第二PLL電路優(yōu)選具有到所述第二接收器信道的專用連接或連線。
0005這兩種接收器信道的每一種優(yōu)選包括其他的電路系統(tǒng)，通常需要這些電路系統(tǒng)處理在該種信道中將會出現(xiàn)的數(shù)據(jù)信號。例如，較低速度的信道可包括10比特到8比特的解碼器電路系統(tǒng)，但沒有66比特到64比特的解碼器電路系統(tǒng)；而較高速度的信道可包括66比特到64比特的解碼器電路系統(tǒng)，但沒有10比特到8比特的解碼器電路系統(tǒng)。
0006每個接收器信道還可包括關(guān)聯(lián)的發(fā)射器電路系統(tǒng)，以致每個信道實際上可是一個收發(fā)器信道。與接收器電路系統(tǒng)關(guān)聯(lián)的發(fā)射器電路系統(tǒng)(如果有的話)優(yōu)選具有可與關(guān)聯(lián)的接收器電路系統(tǒng)比較或相當(dāng)?shù)乃俣忍匦院推渌阅堋?br> 0007根據(jù)附圖和下面的詳細(xì)描述，本發(fā)明的進(jìn)一步特征以及它的性質(zhì)和各種優(yōu)點將變得更加明顯。


0008圖1是根據(jù)本發(fā)明的電路系統(tǒng)的一個說明性實施例的簡化示意框圖。
0009圖2是一個簡化示意框圖，其根據(jù)本發(fā)明更詳細(xì)地示出了圖1的一部分。
0010圖3是一個簡化示意框圖，其根據(jù)本發(fā)明示出了怎樣可選地為圖1的代表性部分增加更多的電路系統(tǒng)。
具體實施例方式
0011圖1示出了根據(jù)本發(fā)明的說明性電路系統(tǒng)，其根本上是一種串行數(shù)據(jù)接收器電路系統(tǒng)。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，這個電路系統(tǒng)還可包括串行數(shù)據(jù)發(fā)射器電路系統(tǒng)，或與串行數(shù)據(jù)發(fā)射器電路系統(tǒng)一起使用，這樣組合的接收器和發(fā)射器電路系統(tǒng)就構(gòu)成了收發(fā)器的電路系統(tǒng)。在本說明書中，后面將更詳細(xì)地考慮這一可能性，包括結(jié)合圖3。所有圖1所示的都是PLD集成電路10的一部分。
0012圖1所示的電路系統(tǒng)包括PLD核心20，其通常是大多數(shù)PLD的主要部分。PLD核心20包括通用可編程邏輯、可編程互聯(lián)以及PLD的其他相對通用的電路系統(tǒng)。圖1還顯示了PLD的一些物理編碼子層(PCS)的電路系統(tǒng)40和一些物理媒介訪問(PMA)層的電路系統(tǒng)30。所述的電路系統(tǒng)30和40可以只是PLD 10可包括的更多此類電路系統(tǒng)的一個代表性部分。
0013圖1所示的PMA和PCS電路系統(tǒng)30和40可是PLD 10上的高速串行接口電路系統(tǒng)的一個所謂“嵌塊(quad)”50的PMA和PCS電路系統(tǒng)。嵌塊50可僅是PLD 10上這種電路系統(tǒng)的若干個實例中的一個。嵌塊50可以被稱為異構(gòu)的，因為它包括高速串行接口電路系統(tǒng)的四個信道(和相關(guān)電路系統(tǒng))，這四個信道被設(shè)計成，使得工作在高達(dá)第一較低最大比特率的串行數(shù)據(jù)比特率(例如，大約6Gbps)；和一個額外信道(和相關(guān)電路系統(tǒng))，該額外信道被設(shè)計成，使得工作在高達(dá)第二較高最大比特率的串行數(shù)據(jù)比特率(例如，大約10Gbps)。這些不同信道(以及它們的構(gòu)成組件和相關(guān)的電路系統(tǒng))有時將涉及到使用這些示例性的近似的比特率。例如，這四個可工作在高達(dá)6Gbps的信道可被稱為6G信道，而這個可工作在高達(dá)10Gbps的信道可被稱為10G信道。應(yīng)當(dāng)理解，這些比特率的最大值只是示例而已，如果需要，第一和第二(或者較高和較低)最大值可以與這些示例值不同。還要理解，這里描述為具有“最大值”工作特性的電路系統(tǒng)不必是在所有情況下都工作在那個最大值，這就是這種組件被稱為可工作在“高達(dá)”其最大值的原因。典型地，這種組件是可工作在相關(guān)參數(shù)的多個不同數(shù)值中的任何一個，這些數(shù)值可高達(dá)對那個參數(shù)所述的最大值。
0014現(xiàn)在更詳細(xì)地考慮圖1，嵌塊50的PMA 30部分包括四個6G的信道60-0到60-3、一個10G的信道60-4、時鐘倍增單元(CMU)的電路系統(tǒng)70以及額外的10G鎖相環(huán)(PLL)電路系統(tǒng)80。
0015每個信道60包括一個電路系統(tǒng)，該電路系統(tǒng)用于接收串行數(shù)據(jù)信號和將該信號中的數(shù)據(jù)轉(zhuǎn)換成若干個并行數(shù)據(jù)引線上的并行形式。例如，每個信道60-0到60-3都被示為分別包括6G的CDR(時鐘和數(shù)據(jù)恢復(fù))電路系統(tǒng)62-0到62-3。每個CDR電路62能夠接收串行數(shù)據(jù)信號，從該信號中恢復(fù)出使串行數(shù)據(jù)信號同步的時鐘信號，并且還從該串行數(shù)據(jù)信號中恢復(fù)出所謂的重定時數(shù)據(jù)。每個信道60-0到60-3的PMA 30部分還包括用于將重定時數(shù)據(jù)從串行形式轉(zhuǎn)換為并行形式的電路系統(tǒng)。例如，如果使用10比特到8比特的解碼方式，則每個信道60-0到60-3可將連續(xù)的由10個串行比特構(gòu)成的組轉(zhuǎn)換為10個并行比特，以應(yīng)用于下游的電路系統(tǒng)。替代地，如果沒有使用這種解碼方式，那么每個信道60-0到60-3可將連續(xù)的由8個串行比特構(gòu)成的組轉(zhuǎn)換為8個并行比特，以應(yīng)用于下游的電路系統(tǒng)。這個選擇可以基于信道對信道作出。為了實現(xiàn)這個想法(雖然它將我們從PMA 30帶到PCS 40)，每個信道60-0到60-3具有關(guān)聯(lián)的PCS電路系統(tǒng)90-0到90-3，該PCS電路系統(tǒng)包括6G的10比特到8比特的解碼器電路系統(tǒng)，如果使用10比特到8比特的解碼方式，那么解碼器電路系統(tǒng)可選地用來將并行數(shù)據(jù)的每一連續(xù)10個比特轉(zhuǎn)換為8比特字節(jié)的并行數(shù)據(jù)。每個PCS信道90-0到90-3可將并行的數(shù)個字節(jié)的數(shù)據(jù)傳送到PLD核心20。如圖1中的標(biāo)記所示，組件60-0到60-3和90-0到90-3被構(gòu)造成和可操作用來支持高達(dá)約6Gbps的串行數(shù)據(jù)通信。
0016一般地，PMA信道60-4類似于信道60-0到60-3中的任意一個。然而，信道60-4被構(gòu)造成和可操作用來支持高達(dá)約10Gbps的串行數(shù)據(jù)通信。除了在速度性能上的這個不同之處外，信道60-4可被構(gòu)造成支持通信協(xié)議的其他特征，所述通信很可能將使用高達(dá)約10Gbps的串行數(shù)據(jù)率。例如，這些通信協(xié)議通常寧可使用66比特到64比特的解碼方式，也不使用10比特到8比特的解碼方式。因此，除了其10G的CDR電路系統(tǒng)62-4外，信道60-4的PMA 30部分(以及關(guān)聯(lián)的下游電路系統(tǒng)，例如10G的PCS信道90-4)可包括這樣的電路系統(tǒng)，其用于以適合66到64解碼的方式來解串CDR電路系統(tǒng)60-4輸出的重定時數(shù)據(jù)，然后在關(guān)聯(lián)的10G PCS信道90-4中可選地執(zhí)行這樣的解碼。
0017CMU 70包括兩個6G的PLL電路系統(tǒng)72-0和72-1。PLL電路72之所以被標(biāo)示為“6G”，是因為這些電路中的每一個均能產(chǎn)生時鐘信號，這些時鐘信號能夠被用來支持高達(dá)約6Gbps的串行數(shù)據(jù)通信。例如，每個PLL 72可接收各自的參考時鐘信號，并可利用那個信號產(chǎn)生可被信道60-0到60-3中一個或多個信道使用的時鐘信號，從而為那些信道執(zhí)行上面所述的操作。PLL電路80可在功能上類似于任一個電路72，但電路72被構(gòu)造成和可操作用來產(chǎn)生適合于高達(dá)約6Gbps串行數(shù)據(jù)率的時鐘信號，而電路80被構(gòu)造成和可操作用來產(chǎn)生適合于高達(dá)約10Gbps串行數(shù)據(jù)率的時鐘信號。電路80可接收和利用一個參考時鐘信號，該信號不同于施加到PLL 72上的參考時鐘信號。
0018電路72和80的輸出時鐘信號被施加到嵌塊中心電路系統(tǒng)100。電路系統(tǒng)100的一個功能是將電路72和80的輸出時鐘信號分配給信道60-0到60-3和90-0到90-3，這些信道60/90中的每一個可以選擇它要使用哪一個已分配的時鐘信號。因此，這些信道60/90中的每個可以獨自地操作，即，相對獨立于其他的信道。這些信道60/90中的兩個或多個可以選擇相同的分配的時鐘信號，從而以同步方式工作。由此可見，如果在一個特定應(yīng)用中，10G的PLL 80正以一個足夠低的頻率上輸出，則甚至10G的PLL 80可以成為6G信道60-0到60-3和90-0到90-3的時鐘信號源。
001910G的PLL 80的輸出時鐘信號經(jīng)由連接82還被直接施加到10G信道60-4和90-4。信道60-4和90-4正是通過這一路徑獲得其所需的信號，以操作高達(dá)約10Gbps數(shù)據(jù)率的時鐘信號。有時可將路徑82稱為專用的。
0020注意，每個信道60經(jīng)由引線64將并行數(shù)據(jù)輸出到關(guān)聯(lián)的PCS電路系統(tǒng)90。此外，每個信道60通過引線66將一個或多個時鐘信號輸出到關(guān)聯(lián)的PCS電路系統(tǒng)90。每個PCS信道90通過關(guān)聯(lián)的6G或10G的PLD接口110將并行數(shù)據(jù)(和其他適當(dāng)信號)輸出到PLD核心20。這些接口可為不同的寬度和/或可以不同方式使用。例如，每個6G的PLD接口可包括16個并行數(shù)據(jù)引線，并且可以根據(jù)需要并行地輸送一個或兩個8比特字節(jié)。換言之，每個PCS信道90-0到90-3可以并排地輸出兩個連續(xù)的8比特字節(jié)以并行地傳送到PLD核心20上。10G的PLD接口110-4可將高達(dá)64個的并行比特施加到PLD核心20。在6G的PLD接口處的關(guān)聯(lián)的控制信號也可能與10G的PLD接口110-4處的控制信號不同。
0021前文已簡單提到，圖1示出了從PMA 30經(jīng)由PCS 40到PLD核心20的數(shù)流據(jù)。這是電路系統(tǒng)的接收器操作。但是，圖1所示的電路系統(tǒng)還包括允許數(shù)據(jù)以相反方向流過任一或所有信道60/90的組件。這是電路系統(tǒng)的發(fā)射器操作。在用作發(fā)射器的任一信道中，上面描述的信道的數(shù)據(jù)信號處理操作基本上被顛倒。例如，在一個6G的信道中，來自PLD核心20的并行數(shù)據(jù)可經(jīng)過8比特到10比特的編碼，接著被串行化，并作為串行數(shù)據(jù)信號發(fā)射。類似地，在10G的信道中，來自PLD核心20的并行數(shù)據(jù)可經(jīng)過64比特到66比特的編碼，接著被串行化，并作為串行數(shù)據(jù)信號發(fā)射。在這些發(fā)射器操作中可使用來自PLL72/80的時鐘信號。因此，由于嵌塊50可以既有接收器又有發(fā)射器的特性，所以其可被稱為收發(fā)器電路系統(tǒng)。而且，為了簡化術(shù)語，10比特到8比特的解碼和8比特到10比特的編碼有時可被統(tǒng)稱為8B/10B編碼。類似地，66比特到64比特的解碼和64比特到66比特的編碼有時可被統(tǒng)稱為64/66或64/66B編碼。此外，下面將結(jié)合圖3進(jìn)一步考慮本發(fā)明發(fā)射器方面的內(nèi)容。
0022圖2更詳細(xì)地示出了如何將PLL 72和80的輸出時鐘信號供應(yīng)給不同信道60。特別地，圖2示出了各自的一個導(dǎo)體或總線100將每個PLL 72和80的輸出信號分別傳送到每個信道60-0到60-3?？删幊炭刂频倪B接102允許這些信道中的每一個信道選擇一個該信道將從中哪一個PLL 72/80中獲得它的時鐘信號。例如，所有四個信道60-0到60-3可以選擇同一個源，或者不同信道可以作不同的選擇。信道60-4只能從PLL 80經(jīng)由專用通路82獲得它的時鐘信號。
0023圖3示出了可將發(fā)射器的電路系統(tǒng)添加到信道60/90中任一或所有信道上。如圖3所示，代表性的信道60-0/90-0包括6G的發(fā)射器64-0和6G的PCS 8B/10B編碼器的電路系統(tǒng)94-0。信道60-4/90-4包括10G發(fā)射器的電路系統(tǒng)64-4和10G PCS 64/66B編碼器的電路系統(tǒng)94-4。既包括接收器電路系統(tǒng)又包括發(fā)射器電路系統(tǒng)的信道可被稱為收發(fā)器信道。如60-0/90-0的某個信道的發(fā)射器部分可以從PLD核心20中接收并行數(shù)據(jù)，并可選地使該數(shù)據(jù)在如94-0的某個組件中進(jìn)行8比特到10比特的編碼，然后(在如64-0的XMIT或串行器組件中)將數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)信號并從器件中發(fā)射出去。類似地，信道60-4/90-4的發(fā)射器部分可以從PLD20中接收并行數(shù)據(jù)，并可選地使該數(shù)據(jù)在組件94-4中進(jìn)行64比特到66比特的編碼，然后(在XMIT或串行器組件64-4中)將數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)信號并從器件中發(fā)射出去。任一信道的發(fā)射器部分優(yōu)選具有與該信道的接收器部分類似或互補的速度以及其他信號處理性能。
0024現(xiàn)在，我們轉(zhuǎn)而考慮圖1所示類型電路系統(tǒng)的一些優(yōu)點，以及可能改進(jìn)的一些例子。雖然CMU 70被示為包括兩個6G的PLL 72，但這個數(shù)目可以變化。當(dāng)前，兩個PLL 72是優(yōu)選的，因為這是考慮到為了在靈活性和復(fù)雜性之間獲得一個最優(yōu)效果。注意，CMU 70中PLL72和PLL 80之間的最大數(shù)據(jù)率的劃分可以不同于圖1所示的說明性實施例所采用的。還要注意，每個最大數(shù)據(jù)率可以被獨立地選擇，并且如果需要，可以有多于兩個的不同的最大數(shù)據(jù)率。例如，PLL 72和信道60-0到60-3可具有如圖1所示的6G最大數(shù)據(jù)率，但組件80和64-4的最大數(shù)據(jù)率可以是12G。作為另一例子，一個PLL 72和某些信道60可具有4G的最大數(shù)據(jù)率；另一個PLL 72和其他一些信道60可具有6G的最大數(shù)據(jù)率；而PLL 80和信道60-4可以具有10G的最大數(shù)據(jù)率。
0025不同的PLL 72和80可以被不同地構(gòu)造，這取決于希望它們支持的頻率或頻率范圍。(參見，例如Shumarayev等人2005年12月2日提交的美國專利申請?zhí)?1/292,565。)0026每個信道片段(channel slice)60-0到60-3和90-0到90-3包含6G的CDR，而第五信道片段60-4和90-4能夠支持更高的數(shù)據(jù)率(在圖1例子中高達(dá)10G)。每個6G信道與包括可編程8B/10B支持的6GPCS 90進(jìn)行通信。10G信道60-4被連接到10G的PCS 90-4，其可具有不同的要求或規(guī)范，例如64/66編碼。這樣，從PCS 40來看，該電路系統(tǒng)的每個部分可以具有一組減少的要求。支持6G通常所需的特征能夠被提供在專用于6G的四個信道90-0到90-3中，而支持10G通常所需的特征則被提供在獨立的信道90-4中。所有PCS信道90不需要具有全部的性能。同樣的方法可擴(kuò)展到PCS-PLD接口110，在該接口處要求不同數(shù)目的信號和時鐘，而這取決于該接口是用于6G(110-0到110-3)還是用于10G(110-4)。
0027從PMA 30來看，將元件80和60-4從6G信道中分離出來意味著10G PLL和CDR的設(shè)計不會使6G信道過載。相反，6G信道的靈活性要求(即，為了支持?jǐn)?shù)據(jù)率高達(dá)6G的多種不同通信協(xié)議中的任一種)不會妨礙靈敏的10G節(jié)點。
0028本文所示和描述的異構(gòu)收發(fā)器體系結(jié)構(gòu)促進(jìn)了分段式產(chǎn)品的特性和大批量生產(chǎn)。雖然解決了所有的技術(shù)問題，但是可允許該設(shè)計中更高速部件以適當(dāng)?shù)牟秸{(diào)工作，而不會妨礙引入那些不包括更高速性能的產(chǎn)品系列中的其他產(chǎn)品。例如，可將一個產(chǎn)品系列的具有4/5有效信道的第一批產(chǎn)品投放市場，從而加快問市時間。然后，可以另外花時間來完善用于該設(shè)計中更高速部件的新技術(shù)。具有10G信道的產(chǎn)品系列中的產(chǎn)品(或者，無論更高速的數(shù)據(jù)率目前為多少)將隨后公布。替代性地，后期產(chǎn)品可以作為獨立的產(chǎn)品(6G加上10G)進(jìn)行推銷，而早期投放市場的只作為6G進(jìn)行銷售。從產(chǎn)量來看，這樣的劃分還可允許降低成本。假設(shè)10G的產(chǎn)量低于6G的產(chǎn)量，那么不具有工作在10G信道的管芯可以僅作為6G的部件銷售。
0029本發(fā)明還具有各種系統(tǒng)的好處。例如，10G信道(與6G鏈路相比)從優(yōu)選布局以及更好的損耗特性中的獲益較多。上文所述的優(yōu)選實施例只要求對所有信道中約20％的信道加以特別對待。如果所有信道都被構(gòu)造成具有全部性能(即，既有6G又有10G的性能)，那么也許就不可能將有助于10G操作的優(yōu)先布局和損耗特性都提供給所有信道。
0030本發(fā)明的另一優(yōu)點是對兩種(或更多種)信道類型的電源濾波的考慮是不同的。為6G和10G的內(nèi)部調(diào)節(jié)可以根據(jù)它們的規(guī)格加以設(shè)計?？梢赃x擇外部解耦來補充內(nèi)部設(shè)計。
0031總之，本發(fā)明的體系結(jié)構(gòu)具有異構(gòu)信道，能夠連續(xù)地覆蓋一個寬數(shù)據(jù)率的范圍。這種方法允許對每類鏈路的功率和區(qū)域進(jìn)行獨立優(yōu)化。這可以顯著降低風(fēng)險，降低總成本以及問市時間。
0032應(yīng)當(dāng)理解，前文所述僅是對本發(fā)明原理的說明，在不脫離本發(fā)明范圍和精神的情況下，本領(lǐng)域技術(shù)人員可以作出各種變型。例如，本文提到的具體數(shù)據(jù)率僅是說明性的，如果需要，可改用其他數(shù)據(jù)率(例如，除了6G和10G)。作為可能變型的另一個例子，較高數(shù)據(jù)率信道與較低數(shù)據(jù)率信道之比可以不同于本文所述的1比4的比率。還有一個可能變型的例子是，實現(xiàn)的不同最大數(shù)據(jù)率的數(shù)目可以多于兩個。
權(quán)利要求
1.可編程邏輯器件上的串行數(shù)據(jù)接收器電路系統(tǒng)，包括接收器電路系統(tǒng)的多個第一信道，每個所述第一信道適于接收的串行數(shù)據(jù)信號具有高達(dá)第一較低最大比特率的串行比特上率；接收器電路系統(tǒng)的一個第二信道，其適于接收的串行數(shù)據(jù)信號具有高達(dá)第二較高最大比特率的串行比特率；時鐘倍增電路系統(tǒng)，其包括多個第一鎖相環(huán)電路，每個所述第一鎖相環(huán)電路能夠提供適于由任一工作于如下比特率的信道使用的時鐘信號，這一比特率高達(dá)所述第一最大比特率到所述第二最大比特率，但并不明顯超出所述第一最大比特率；第二鎖相環(huán)電路，所述電路能夠提供適于由任一工作于如下比特率的信道使用的時鐘信號，這一比特率高達(dá)所述第二最大比特率；用于將所述第一和第二鎖相環(huán)電路提供的時鐘信號分配給所有所述第一信道的電路系統(tǒng)；和專門將所述第二鎖相環(huán)電路提供的時鐘信號傳送到所述第二信道的電路系統(tǒng)。
2.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，其中所述第一最大比特率為約6Gbps。
3.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，其中所述第二最大比特率為約10Gbps。
4.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，其中每個所述第一信道包括時鐘和數(shù)據(jù)恢復(fù)電路系統(tǒng)。
5.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，其中每個所述第二信道包括時鐘和數(shù)據(jù)恢復(fù)電路系統(tǒng)。
6.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，其中每個所述第一信道包括10比特到8比特解碼器電路系統(tǒng)。
7.根據(jù)權(quán)利要求1所述的電路系統(tǒng)，其中每個所述第二信道包括66比特到64比特解碼器電路系統(tǒng)。
8.根據(jù)權(quán)利要求6所述的電路系統(tǒng)，其中所述第一信道都不包括66比特到64比特解碼器電路系統(tǒng)。
9.一種可編程邏輯器件，包括收發(fā)器電路系統(tǒng)的多個信道，其包括至少一個第一信道和至少一個第二信道，所述第一信道適于操作的串行數(shù)據(jù)信號具有多個高達(dá)第一較低最大比特率的不同串行比特率中的任意之一，所述第二信道適于操作的串行數(shù)據(jù)信號具有多個高達(dá)第二較低最大比特率的不同串行比特率中的任意之一；第一鎖相環(huán)電路，其用于提供第一時鐘信號，所述第一時鐘信號具有的頻率為高達(dá)第一最大頻率的多個不同頻率中的任意之一，所述第一最大頻率適合用于支持所述第一信道的操作；第二鎖相環(huán)電路，其用于提供第二時鐘信號，所述第二時鐘信號具有的頻率為高達(dá)第二最大頻率的多個不同頻率中的任意之一，所述第二最大頻率適合用于支持所述第二信道的操作；和電路系統(tǒng)，其用于允許所述第一信道選擇所述第一時鐘信號或所述第二時鐘信號供該信道使用。
10.根據(jù)權(quán)利要求9所述的器件，進(jìn)一步包括專用連接，其用于將所述第二時鐘信號從所述第二鎖相環(huán)電路施加到所述第二信道上。
11.根據(jù)權(quán)利要求10所述的器件，其中所述第一信道是多個類似第一信道中的一個，而其中用于允許的所述電路系統(tǒng)允許每個所述第一信道選擇所述第一時鐘信號或所述第二時鐘信號供該信道使用。
12.根據(jù)權(quán)利要求10所述的器件，其中所述第一鎖相環(huán)電路是多個類似第一鎖相環(huán)電路中的一個，每個類似第一鎖相環(huán)電路提供了多個第一時鐘信號中各自的一個；且其中用于允許的所述電路系統(tǒng)允許所述第一信道選擇所述第一時鐘信號或所述第二時鐘信號中的任一個供該信道使用。
13.根據(jù)權(quán)利要求9所述的器件，其中每個所述第一和第二信道包括時鐘和數(shù)據(jù)恢復(fù)電路系統(tǒng)。
14.根據(jù)權(quán)利要求9所述的器件，其中每個所述第一和第二信道包括串行器電路系統(tǒng)。
15.根據(jù)權(quán)利要求9所述的器件，其中所述第一信道包括8B/10B解碼器電路系統(tǒng)，但不包括64/66B解碼器電路系統(tǒng)；而其中所述第二信道包括64/66B解碼器電路系統(tǒng)，但不包括8B/10B解碼器電路系統(tǒng)。
16.根據(jù)權(quán)利要求9所述的電路系統(tǒng)，其中所述第一最大比特率為約6Gbps，而其中所述第二最大比特率為約10Gbps。
17.一種可編程邏輯器件，包括接收器電路系統(tǒng)的多個信道，其包括至少一個第一信道和至少一個第二信道，所述第一信道適于操作的串行數(shù)據(jù)信號具有多個高達(dá)第一較低最大比特率的不同串行比特率中的任意之一，所述第二信道適于操作的串行數(shù)據(jù)信號具有多個高達(dá)第二較低最大比特率的不同串行比特率中的任意之一；第一鎖相環(huán)電路和第二鎖相環(huán)電路，它們各自提供的第一時鐘信號和第二時鐘信號分別具有高達(dá)各自的第一最大頻率和所述第二最大頻率的多個不同頻率中的任意之一，所述第一最大頻率和所述第二最大頻率分別適于支持所述第一最大比特率和所述第二最大比特率；和電路系統(tǒng)，其允許所述第一信道，但不允許所述第二信道，選擇所述第一時鐘信號或所述第二時鐘信號供該信道使用。
18.根據(jù)權(quán)利要求17所述的器件，進(jìn)一步包括用于將所述第二時鐘信號施加到所述第二信道的電路系統(tǒng)。
全文摘要
可編程邏輯器件(PLD)上的高速串行數(shù)據(jù)收發(fā)器電路系統(tǒng)，其包括一些能以高達(dá)第一較低最大數(shù)據(jù)率的數(shù)據(jù)率工作的信道，和其他能以高達(dá)第二較高最大數(shù)據(jù)率的數(shù)據(jù)率工作的信道。速度較低的信道是由速度較低的鎖相環(huán)(PLL)電路系統(tǒng)提供，并且具有處理以較低數(shù)據(jù)率發(fā)射的數(shù)據(jù)所需的其他電路組件。速度較高的信道是由速度較高的PLL提供的，并且具有處理以較高數(shù)據(jù)率發(fā)射的數(shù)據(jù)所需的其他電路組件。
文檔編號H03K19/177GK101056100SQ200710001930
公開日2007年10月17日 申請日期2007年1月15日 優(yōu)先權(quán)日2006年4月11日
發(fā)明者S·舒馬拉耶夫, B·W·貝芮扎, C·H·李, R·H·帕特爾, W·王 申請人:阿爾特拉公司