專(zhuān)利名稱(chēng)：一種應(yīng)用于多電源系智能卡芯片中的上電系統(tǒng)結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是一種應(yīng)用于多電源系智能卡芯片中的上電系統(tǒng)結(jié)構(gòu)。
技術(shù)背景隨著集成電路工藝的進(jìn)步，智能卡中內(nèi)核電路的電源電壓逐步降低，而智能卡規(guī)范的外 部電源電壓仍保持在5V，故在智能卡中就存在多個(gè)電源系。在上電過(guò)程中多個(gè)電源系的啟動(dòng) 將影響整個(gè)芯片系統(tǒng)的穩(wěn)定性和可靠性。通過(guò)有效控制上電時(shí)各個(gè)電源系電路的正常啟動(dòng)可 以保證芯片系統(tǒng)的穩(wěn)定啟動(dòng)和正常工作。當(dāng)智能卡芯片中有兩個(gè)或者兩個(gè)以上電源時(shí)，在啟動(dòng)時(shí)各個(gè)電源系都將陸續(xù)啟動(dòng)工作， 各個(gè)電源系下的模塊也啟動(dòng)。在以前的上電系統(tǒng)中，只是通過(guò)上電復(fù)位信號(hào)來(lái)保證最后系統(tǒng) 完成復(fù)位時(shí)各個(gè)電源系都有穩(wěn)定的狀態(tài)，并不保證在復(fù)位期間各個(gè)模塊是否正常工作。在實(shí) 際情況中可能會(huì)出現(xiàn)完成復(fù)位時(shí)還有部分電路沒(méi)有穩(wěn)定或者上電復(fù)位因電源等的影響而錯(cuò)誤 輸出，最后導(dǎo)致系統(tǒng)錯(cuò)誤。在本結(jié)構(gòu)中利用有序上電，保證多個(gè)電源系中的各個(gè)模塊都能有序的開(kāi)始工作，在前一級(jí)電路模塊穩(wěn)定之后才開(kāi)啟后一級(jí)電路模塊，進(jìn)而保證從外部電源上電開(kāi)始每個(gè)模塊的工作 狀態(tài)都可以受到控制，直到系統(tǒng)上電復(fù)位完成；這樣在完成上電復(fù)位時(shí)內(nèi)部各個(gè)信號(hào)的狀態(tài) 都是可知的，可控的，就可以保證整個(gè)系統(tǒng)可靠穩(wěn)定的開(kāi)始工作。發(fā)明內(nèi)容本發(fā)明的目的在于提供一種應(yīng)用于多電源系智能卡芯片中的上電系統(tǒng)結(jié)構(gòu)。 本發(fā)明結(jié)構(gòu)可以用集成電路來(lái)實(shí)現(xiàn)，電路結(jié)構(gòu)包括 一個(gè)帶輸出電壓檢測(cè)的基準(zhǔn)電路，其電源為外部電源VCC，可以輸出穩(wěn)定的參考電壓VREF，同時(shí)對(duì)輸出參考電壓進(jìn)行簡(jiǎn)單檢測(cè) 并輸出電平跳變信號(hào)P0RU，本模塊的參考電壓VREF輸出給穩(wěn)壓電路，其檢測(cè)輸出作為第一 個(gè)延遲模塊的輸入。一個(gè)穩(wěn)壓電路，主要為內(nèi)核電路提供穩(wěn)定電源VDD，包括一個(gè)使能端，在使能信號(hào)無(wú)效 時(shí)電路不工作，該使能信號(hào)由延遲電路的輸出EN1提供；模塊的輸出VDD為內(nèi)核電路和上電 復(fù)位電路等提供電源。如果芯片內(nèi)部還需要另一個(gè)電源系，則需要兩個(gè)穩(wěn)壓電路，其控制方 式與現(xiàn)在的穩(wěn)壓電路相同。兩個(gè)延遲電路，延遲電路只對(duì)上升沿進(jìn)行延遲，出現(xiàn)下降沿時(shí)不進(jìn)行延遲而是直接輸出。延遲電路1輸入端連接基準(zhǔn)電路的電壓檢測(cè)輸出端P0RU，輸出端EN1連接穩(wěn)壓電路的使能端， 同時(shí)連接延遲電路2的輸入端，延遲電路1將基準(zhǔn)電路電壓檢測(cè)輸出的上升沿延遲一段時(shí)間后 輸入給延遲電路2，同時(shí)也提供給穩(wěn)壓電路的使能端口；延遲電路2輸入端連接延遲電路1 的輸出端，輸出端EN2連接上電復(fù)位電路的使能端，延遲電路2將延遲電路1輸出的上升沿再 延遲后控制上電復(fù)位電路的使能端，同時(shí)EN2還可以用于其他內(nèi)核電源系下模擬模塊的使能 控制。一個(gè)內(nèi)核電源電壓檢測(cè)電路，可用于上電復(fù)位控制，同時(shí)還用于正常工作中的電壓檢測(cè)。 本電路檢測(cè)電壓為內(nèi)核電源電壓，其輸出為檢測(cè)輸出信號(hào)經(jīng)延遲后的復(fù)位信號(hào)RESET;本電 路的使能端連接第延遲電路2的輸出端EN2，輸出端為系統(tǒng)的復(fù)位信號(hào)RESET,在上電之后模 塊使能之前，模塊輸出為低電平；使能后電源電壓高于檢測(cè)點(diǎn)電壓后輸出上升沿檢測(cè)信號(hào)， 該上升沿經(jīng)延遲后輸出后作為系統(tǒng)的復(fù)位完成信號(hào)提供給內(nèi)核電路。本發(fā)明在多電源系芯片上電控制時(shí)需要根據(jù)基準(zhǔn)和穩(wěn)壓電路的性能設(shè)定延遲電路的延遲 時(shí)間，在外部電源啟動(dòng)后，基準(zhǔn)電路開(kāi)始工作，在輸出參考電壓超過(guò)一定值后，基準(zhǔn)電路電 壓檢測(cè)輸出端輸出上升沿信號(hào)，延遲電路1對(duì)該信號(hào)進(jìn)行延遲，保證在延遲結(jié)束時(shí)基準(zhǔn)電路 的輸出參考電壓己基本穩(wěn)定；此時(shí)延遲電路1輸出的上升沿控制穩(wěn)壓電路開(kāi)始工作，且該上 升沿信號(hào)在延遲電路2中開(kāi)始進(jìn)行延遲。通過(guò)延遲電路2的延遲，在延遲電路2輸出變?yōu)楦唠娖降臅r(shí)候保證此時(shí)穩(wěn)壓電路的輸出也已基本穩(wěn)定；如有內(nèi)核電源系模擬電路使能受控于延 遲電路2輸出信號(hào)，則此時(shí)相應(yīng)的模擬電路也開(kāi)始工作，其中包括內(nèi)核電源電壓檢測(cè)模塊， 如果內(nèi)核電源電壓符合要求，則檢測(cè)電路會(huì)輸出一個(gè)上升沿檢測(cè)信號(hào)，檢測(cè)電路中的延遲電 路將該信號(hào)延遲一段時(shí)間后輸出作為系統(tǒng)復(fù)位信號(hào)來(lái)完成系統(tǒng)復(fù)位。這樣在系統(tǒng)開(kāi)始正常工 作時(shí)可以保證其中的所有模塊的狀態(tài)都是可控的。 本發(fā)明電路結(jié)構(gòu)如下一個(gè)帶電壓檢測(cè)的基準(zhǔn)電路，其電源輸入端為外部電源VCC，可以輸出穩(wěn)定的參考電壓 VREF，基準(zhǔn)電路的參考電壓輸出連接穩(wěn)壓電路的參考電壓輸入端，電壓檢測(cè)輸出PORU連接延 遲電路l的輸入端。一個(gè)穩(wěn)壓電路，電源輸入端為外部電源VCC，輸入端為內(nèi)核電路提供電源VDD;參考電壓 輸入端連接基準(zhǔn)電路的參考電壓輸出端，使能端連接延遲電路1的輸出端；延遲電路1，其輸入端連接基準(zhǔn)電路的電壓檢測(cè)輸出端，輸出端EN1作為穩(wěn)壓電路的使 能端，同時(shí)又連接延遲電路2的輸入端，本延遲電路只對(duì)上升沿延遲，對(duì)下降沿不延遲；延遲電路2,其輸入端連接延遲電路1的輸出端，其輸出端EN2連接內(nèi)核電源電壓檢測(cè) 電路的使能端和內(nèi)部電路中的其他模擬電路的使能端。一個(gè)內(nèi)核電源電壓檢測(cè)電路，其檢測(cè)電壓輸入為內(nèi)核電源VDD，使能輸入端連接延遲電 路2的輸出，輸出端連接內(nèi)部電路的復(fù)位端。本發(fā)明利用基準(zhǔn)電路，穩(wěn)壓電路、延遲電路和電壓檢測(cè)電路等構(gòu)成的逐步控制的結(jié)構(gòu)實(shí) 現(xiàn)了一種多電源系智能卡芯片中的上電系統(tǒng)結(jié)構(gòu)，該結(jié)構(gòu)可以實(shí)現(xiàn)在集成電路中。本發(fā)明結(jié) 構(gòu)靈活精練，易于實(shí)現(xiàn)。該結(jié)構(gòu)已經(jīng)在智能卡芯片中使用。


圖1是本發(fā)明提出的有序上電的上電系統(tǒng)結(jié)構(gòu)；圖2是本發(fā)明提出的多電源系上電系統(tǒng)結(jié)構(gòu)的有序上電時(shí)序；具體實(shí)施方法如圖1所示，除虛線框中的內(nèi)核電路外，其他的電路組成了本發(fā)明提出的多電源系智能 卡芯片中的上電系統(tǒng)結(jié)構(gòu)。該實(shí)例實(shí)現(xiàn)在CMOS工藝的集成電路中，外部電源VCC為5伏，上 電過(guò)程中VCC從0伏開(kāi)始上升并最終穩(wěn)定到5伏。整個(gè)結(jié)構(gòu)包括帶電壓檢測(cè)的基準(zhǔn)電路，穩(wěn)壓電路，兩個(gè)延遲電路，內(nèi)核電源電壓檢測(cè) 電路；基準(zhǔn)電路、穩(wěn)壓電路、延遲電路的電源為外部電源，基準(zhǔn)電路的參考電壓輸出端提供 給穩(wěn)壓電路的參考電壓輸入端，基準(zhǔn)電路的參考電壓檢測(cè)輸出端連接延遲電路1的輸入，延 遲電路1的輸出端連接到穩(wěn)壓電路的使能端，同時(shí)也作為延遲電路2的輸入端；穩(wěn)壓電路的 輸出為內(nèi)核電路的電源；延遲電路2的輸出端連接內(nèi)核電源電壓檢測(cè)電路的使能端，同時(shí)還 可以提供給內(nèi)核電路中其他模擬電路，作為其使能端；內(nèi)核電源電壓檢測(cè)電路的電源為穩(wěn)壓 電路的輸出，輸出端作為內(nèi)核電路的邏輯復(fù)位信號(hào)。上述電路的工作原理如下設(shè)定基準(zhǔn)輸出上電穩(wěn)定時(shí)間為20us;設(shè)定穩(wěn)壓電路輸出在一 定負(fù)載時(shí)上電穩(wěn)定時(shí)間為20us;設(shè)定延遲電路1延遲時(shí)間為25us，延遲電路2的延遲時(shí)間為 25us;設(shè)定電壓檢測(cè)電路中延遲時(shí)間為20us;外部電源電壓VCC為5V，穩(wěn)壓電路輸出1. 8V 電壓VDD;在外部電源VCC開(kāi)始上電后，基準(zhǔn)電路開(kāi)始工作，隨著外部電源電壓的升高基準(zhǔn)電路輸 出也逐步升高，接近穩(wěn)定輸出值，當(dāng)輸出電壓值超過(guò)一定值后基準(zhǔn)電路的參考電壓檢測(cè)PORU 信號(hào)輸出高電平；PORU信號(hào)作為延遲電路1的輸入，延遲電路將該上升沿延遲25us后基本 上基準(zhǔn)的參考電壓輸出已經(jīng)穩(wěn)定；此時(shí)延遲輸出信號(hào)EN1將穩(wěn)壓電路使能，穩(wěn)壓電路開(kāi)始工 作，同時(shí)EN1信號(hào)進(jìn)入延遲電路2，將EN1的上升沿信號(hào)進(jìn)行延遲，經(jīng)過(guò)延遲電路2的25us 的延遲，其輸出EN2信號(hào)變?yōu)楦唠娖綍r(shí)穩(wěn)壓電路的輸出VDD基本穩(wěn)定，此時(shí)由EN2控制的內(nèi)部模擬電路開(kāi)始工作時(shí)可以保證其電源電壓已經(jīng)是穩(wěn)定的。EN2信號(hào)變?yōu)楦唠娖胶髢?nèi)核電源 電壓檢測(cè)電路開(kāi)始工作，如果穩(wěn)壓電路輸出電壓VDD正常，則檢測(cè)電路會(huì)輸出一個(gè)上升沿信 號(hào)并對(duì)該上升沿信號(hào)進(jìn)行延遲，延遲之后作為系統(tǒng)復(fù)位信號(hào)RESET提供給內(nèi)部邏輯，這樣在 系統(tǒng)完成復(fù)位時(shí)可以保證兩個(gè)電源系中的各個(gè)子電路都已經(jīng)穩(wěn)定工作，進(jìn)而就可以保證系統(tǒng) 的正常穩(wěn)定。其工作時(shí)序圖見(jiàn)圖2。如果在電路中基準(zhǔn)電路出現(xiàn)錯(cuò)誤，則延遲電路的輸入不會(huì)出現(xiàn)上升沿信號(hào)，穩(wěn)壓電路將 不工作，整個(gè)內(nèi)核電路將一直處于無(wú)電狀態(tài)；如果穩(wěn)壓電路出現(xiàn)問(wèn)題，如果輸出電壓偏低， 則內(nèi)核電源電壓檢測(cè)電路將不會(huì)輸出上升沿信號(hào)，內(nèi)部邏輯電路也將會(huì)一直處于復(fù)位狀態(tài)， 從而保證系統(tǒng)不會(huì)出現(xiàn)誤操作。
權(quán)利要求
1、一種應(yīng)用于多電源系智能卡芯片中的上電系統(tǒng)結(jié)構(gòu)，利用了逐步使能控制方法實(shí)現(xiàn)芯片內(nèi)部各個(gè)電路模塊的有序上電，該結(jié)構(gòu)包括一個(gè)輸出電壓檢測(cè)的基準(zhǔn)電路(BG)、一個(gè)(或幾個(gè))帶使能控制的穩(wěn)壓電路(VR)、兩個(gè)延遲電路(延遲電路1和延遲電路2)、一個(gè)內(nèi)核電源電壓檢測(cè)電路，其特征是該結(jié)構(gòu)依據(jù)逐步穩(wěn)定的原則，在前一級(jí)電路模塊工作穩(wěn)定之后才讓后一級(jí)電路模塊開(kāi)始工作，保證各個(gè)模塊都在其輸入信號(hào)穩(wěn)定后才開(kāi)始工作，保證上電時(shí)各個(gè)電路模塊可以有序上電并穩(wěn)定啟動(dòng)。
2 、 根據(jù)權(quán)利要求1所述的一種應(yīng)用于多電源系智能卡芯片中的上電系統(tǒng)結(jié)構(gòu)，其特征是 帶輸出電壓檢測(cè)的基準(zhǔn)電路(BG)由外部VCC提供電源，即使在VCC變化時(shí)仍能輸出穩(wěn)定的 參考電壓VREF。
3 、 根據(jù)權(quán)利要求1所述的一種應(yīng)用于多電源系智能卡芯片中的上電系統(tǒng)結(jié)構(gòu)，其特征是 當(dāng)帶輸出電壓檢測(cè)的基準(zhǔn)電路(BG)輸出的參考電壓VREF高于一定電壓時(shí)，電壓檢測(cè)輸出端 輸出一個(gè)上升沿信號(hào)。
4 、 根據(jù)權(quán)利要求1所述的一種應(yīng)用于多電源系智能卡芯片中的上電系統(tǒng)結(jié)構(gòu)，其特征是 帶使能控制的穩(wěn)壓電路(VR)由外部VCC提供電源，電路有高電平有效的使能端，電路為內(nèi) 核電路提供穩(wěn)定的電源VDD。
5 、 根據(jù)權(quán)利要求1所述的一種應(yīng)用于多電源系智能卡芯片中的上電系統(tǒng)結(jié)構(gòu)，其特征是 延遲電路(延遲電路1和延遲電路2)只對(duì)上升沿信號(hào)進(jìn)行延遲，其延遲時(shí)間由系統(tǒng)以及BG、 VR穩(wěn)定時(shí)間決定。
6 、 根據(jù)權(quán)利要求1所述的一種應(yīng)用于多電源系智能卡芯片中的上電系統(tǒng)結(jié)構(gòu)，其特征是 內(nèi)核電源電壓檢測(cè)電路對(duì)內(nèi)核電源電壓進(jìn)行檢測(cè)并延遲輸出，輸出端為內(nèi)核電路提供復(fù)位信 號(hào)RESET。
7 、 根據(jù)權(quán)利要求1或6所述的一種應(yīng)用于多電源系智能卡芯片中的上電系統(tǒng)結(jié)構(gòu)，其特 征是當(dāng)內(nèi)核電源電壓高于一定值時(shí)內(nèi)核電源電壓檢測(cè)電路輸出高電平信號(hào)，該上升沿信號(hào)將 被延遲并為內(nèi)核電路提供復(fù)位信號(hào)RESET。
8 、 根據(jù)權(quán)利要求1或6或7所述的一種應(yīng)用于多電源系智能卡芯片中的上電系統(tǒng)結(jié)構(gòu)， 其特征是內(nèi)核電源電壓檢測(cè)電路只對(duì)上升沿信號(hào)進(jìn)行延遲，對(duì)下降沿信號(hào)不進(jìn)行延遲，延遲 時(shí)間由系統(tǒng)要求和相關(guān)模塊穩(wěn)定時(shí)間決定。
全文摘要
本發(fā)明是一種應(yīng)用于多電源系智能卡芯片中的上電系統(tǒng)結(jié)構(gòu)。本結(jié)構(gòu)依據(jù)逐步穩(wěn)定的原則，對(duì)芯片系統(tǒng)中多個(gè)電源系電路進(jìn)行控制，從外部電源上電開(kāi)始，逐步使能，在前一級(jí)電路模塊工作穩(wěn)定之后才讓后一級(jí)電路模塊開(kāi)始工作，通過(guò)本結(jié)構(gòu)保證智能卡在上電時(shí)內(nèi)部電路模塊有序上電并穩(wěn)定可靠啟動(dòng)。
文檔編號(hào)H03K17/22GK101335513SQ20071011799
公開(kāi)日2008年12月31日 申請(qǐng)日期2007年6月27日 優(yōu)先權(quán)日2007年6月27日
發(fā)明者周建鎖, 馬紀(jì)豐 申請(qǐng)人:北京中電華大電子設(shè)計(jì)有限責(zé)任公司