專利名稱：靜電放電保護(hù)電路和終端電阻電路的制作方法
靜電放電保護(hù)電路和終端電阻電路
駄艦
本發(fā)明涉及靜電放電保護(hù)電路和終端電阻電路。具體地說，本發(fā)明涉 及用于保護(hù)半導(dǎo)體器件的內(nèi)部電路不受靜電放電破壞的靜電放電保護(hù)電 路。本發(fā)明也涉及用于穩(wěn)定半導(dǎo)體器件的信號的終端電阻電路。
麯絲
LSI的內(nèi)部電路可能由于與人接觸和與存儲箱摩擦而受靜電放電 (ESD)破壞。為了保護(hù)內(nèi)部電路不受ESD破壞，LSI在電源端子和信號 輸入/lr出端子之間具有ESD保護(hù)電路。
這種ESD保護(hù)電路具有由于輸入級的晶體管所帶來的電容用于輸入電 壓浪涌，并且對將被輸A/輸出到LSI端子的差分信號造成RC延遲或ZC 延遲。因此，在保證開關(guān)操作為幾百M(fèi)Hz的LSI中(脈沖上升時間 t500ps至Ins) ， ESD保護(hù)電路妨礙了內(nèi)部電路的高速性質(zhì)。這里，假 設(shè)LSI內(nèi)的傳輸線的特性阻抗(characteristic impedance) (Z0)是100Q ， 并且ESD保護(hù)電路的電容(C)是1至4pF。在這種情況中，LSI端子的 時間常數(shù)是ZoC=100至400ps，僅僅剛好小于脈沖上升時間tr，因此仍然 可以使用普通的ESD保護(hù)電路。
然而，在時鐘頻率有所提高并且以幾GHz運(yùn)行的LSI中(脈沖上升時 間，50至200ps)，當(dāng)ESD保護(hù)電路的電容是如上所述的l至4pF時， LSI端子的時間常數(shù)大于脈沖上升時間。
因此，在開關(guān)期間的LSI壓擺率(slew rate)由ESD保護(hù)電路決定并 且在運(yùn)行低于1GHz的情況下達(dá)到峰值。
另外，傳統(tǒng)上提出了一種半導(dǎo)體集成電路器件，用于均衡加在保護(hù)電 路內(nèi)的每個保護(hù)單元上的ESD負(fù)載，并且防止用于保護(hù)內(nèi)部電路的晶體管 的毀壞(例如見日本未審查專利申請No. 2004-71991)。
因此，存在由于靜電放電保護(hù)電路的電容所引起的問題，差分信號被 延遲，使得差分信號難以加速。
而且當(dāng)終端電阻電路連接到差分信號通過其傳播的信號線時，存在由 于終端電阻電路的寄生電容所引起的問題，差分信號被延遲，使得差分信 號難以加速。
考慮到上述內(nèi)容，本發(fā)明的一個目的在于提供一種能夠通過減小電路 的電容而實(shí)現(xiàn)差分信號的加速的靜電放電保護(hù)電路。本發(fā)明的另一個目的 在于提供一種能夠通過減小電路的電容而實(shí)現(xiàn)差分信號的加速的終端電阻 電路。
為了實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明一個技術(shù)方案，提供了一種用于半導(dǎo) 體器件的保護(hù)內(nèi)部電路不受靜電放電破壞的靜電放電保護(hù)電路。該電路包 括 一對晶體管，連接到兩條線中的每條，這兩條線連接到半導(dǎo)體器件的 外部端子并且差分信號通過其而傳播，這對晶體管在同一個阱(well)中 形成以便對施加到外部端子的靜電放電進(jìn)行箝位。
根據(jù)本發(fā)明另一技術(shù)方案，提供了一種用于穩(wěn)定半導(dǎo)體器件中的差分 信號的終端電阻電路。該電路包括 一對電阻，連接到兩條線中的每條， 這兩條線連接到半導(dǎo)體器件的外部端子并且差分信號通過其而傳播，這對 電阻在同一個阱中形成以便防止差分信號的反射。
當(dāng)與通過示例方式示出本發(fā)明優(yōu)選實(shí)施例的附圖結(jié)合時，本發(fā)明的上 述和其他目的、特征和優(yōu)點(diǎn)將從下面的描述中變得清楚。
國翻


圖1是使用根據(jù)第一實(shí)施例的ESD保護(hù)電路的LSI的電路圖。
圖2A和圖2B示出了差分對線(differential pair line)。圖2A示出了
共面對線，圖2B示出了層疊(stacked)對線。
圖3A和圖3B示出了 ESD保護(hù)電路的一對晶體管之間的電荷遷移。
圖3A示出了傳統(tǒng)的ESD保護(hù)電路的晶體管之間的電荷遷移。圖3B示出
了圖1中的ESD保護(hù)電路11的一對晶體管之間的電荷遷移。 圖4是在同一個阱中形成的一對晶體管的平面圖。 圖5是沿著圖4的短劃線A-A取得的橫截面圖。 圖6是在同一個阱中形成的一對晶體管的另一示例的平面圖。 圖7示出了圖6中的這對晶體管的操作。 圖8A、 8B、 8C、 8D和8E中的每一個都是傳輸線的簡單模型。 圖9是用RLCG元件表示的圖8A至8E中的傳輸線的模型圖。 圖IOA和圖IOB是將圖9中的電阻和電感設(shè)定為零的情況的模型圖。 圖ll是為ESD對策所提供的啞電路(dummycircuit)的電路圖。 圖12是示出圖1中的ESD對策模型的電路圖。 圖13示出了 Ve隨時間的變化。 圖14是用于執(zhí)行浪涌仿真的LSI的電路圖。
圖15A和圖15B中的每一個都示出了圖14中的電路圖的仿真結(jié)果。 圖16示出了 LSI電路的器件布圖。
圖17示出了用于在一對晶體管不是在同一個阱中形成的情況中執(zhí)行 差分信號的仿真的電路。
圖18示出了圖17的仿真結(jié)果。
圖19示出了用于在一對晶體管是在同一個阱中形成的情況中執(zhí)行差 分信號的仿真的電路。
圖20示出了圖19的仿真結(jié)果。
圖21是使用根據(jù)第二實(shí)施例的ESD保護(hù)電路的LSI的電路圖。 圖22是使用根據(jù)第三實(shí)施例的終端電阻電路的LSI的電路圖。 圖23是使用根據(jù)第四實(shí)施例的終端電阻電路的LSI的電路圖。
具體實(shí)施例方式
下面將參照附圖詳細(xì)描述本發(fā)明的第一實(shí)施例，其中在全文中，相似 的標(biāo)號指的是相似的元件。
圖1是使用根據(jù)第一實(shí)施例的ESD保護(hù)電路的LSI的電路圖。如圖1 所示，LSI具有ESD保護(hù)電路11和13、驅(qū)動電路12、傳輸線14a、 14b、
15a和15b、 IN端子、IN反(IN Bar)端子(由其上具有一條線的IN所指 示的端子)、OUT端子和OUT反(OUT Bar)端子(由其上具有一條線 的OUT所指示的端子)。
IN端子和IN反端子是LSI的外部端子。差分信號從外面輸入到這些 端子。IN端子和IN反端子連接到作為差分對線的傳輸線14a和14b。通 過線14a和14b， IN端子和IN反端子連接到驅(qū)動電路12。
OUT端子和OUT反端子是LSI的外部端子并且連接到作為差分對線 的傳輸線15a和15b。通過線15a和15b， OUT端子和OUT反端子連接到 驅(qū)動電路12，以外部地輸出從驅(qū)動電路12輸出的差分信號。
ESD保護(hù)電路11連接到傳輸線14a和14b。電路11保護(hù)LSI的內(nèi)部 電路不受施加到IN端子和IN反端子的浪涌電壓破壞。ESD保護(hù)電路13 連接到傳輸線15a和15b。電路13保護(hù)LSI的內(nèi)部電路不受施加到OUT 端子和OUT反端子的浪涌電壓破壞。
驅(qū)動電路12驅(qū)動輸入到IN端子和IN反端子的差分信號并且將差分 信號輸出到OUT端子和OUT反端子。圖1中所示的LSI是中繼器 (repeater)電路的示例，其中輸入到IN端子和IN反端子的差分信號由驅(qū) 動電路12驅(qū)動并且輸出到OUT端子和OUT反端子。在ESD保護(hù)電路11 和13之間，例如可以存在用于處理差分信號的電路。
ESD保護(hù)電路11具有一對PMOS晶體管Ml 、 M2和一對NMOS晶體 管M3、 M4。這對晶體管Ml、 M2的柵極彼此連接并且連接到電源 VDD。這對晶體管Ml、 M2的源極彼此連接并且連接到電源VDD。這對 晶體管Ml、 M2的背柵彼此連接并且連接到電源VDD。晶體管Ml的漏 極連接到傳輸線14a,晶體管M2的漏極連接到傳輸線14b。
這對晶體管M3、 M4的柵極彼此連接并且連接到地。這對晶體管 M3、 M4的源極彼此連接并且連接到地。這對晶體管M3、 M4的背柵彼此 連接并且連接到地。晶體管M3的漏極連接到傳輸線14a，晶體管M4的漏 極連接到傳輸線14b。
ESD保護(hù)電路13具有一對PMOS晶體管M12、 M13和一對NMOS晶 體管M14、 M15。這對晶體管M12、 M13對應(yīng)于ESD保護(hù)電路11的這對 晶體管M1、 M2。這對晶體管M14、 M15對應(yīng)于ESD保護(hù)電路11的這對 晶體管M3、 M4。省略這些晶體管的詳細(xì)描述。
在ESD保護(hù)電路11中，這對晶體管M1、 M2在同一個阱中形成。此 外，這對晶體管M3、 M4在同一個阱中形成。而且在ESD保護(hù)電路13 中，這對晶體管M12、 M13在同一個阱中形成。此外，這對晶體管M14、 M15在同一個阱中形成。在圖1中，虛線16a指示這對晶體管Ml、 M2在 同一個阱中形成，虛線16b指示這對晶體管M3、 M4在同一個阱中形成。 此外，虛線17a指示這對晶體管M12、 M13在同一個阱中形成，虛線17b 指示這對晶體管M14、 M15在同一個阱中形成。
ESD保護(hù)電路11的晶體管Ml至M4實(shí)現(xiàn)箝位功能。當(dāng)超過電源電壓 VDD的浪涌電壓被輸入到傳輸線14a和14b時，這對晶體管Ml、 M2導(dǎo) 通以保護(hù)LSI的內(nèi)部電路(圖1的示例中的驅(qū)動電路12)。當(dāng)?shù)陀诘仉妷?的浪涌電壓被輸入到傳輸線14a和14b時，這對晶體管M3、 M4導(dǎo)通以保 護(hù)LSI的內(nèi)部電路。ESD保護(hù)電路13的晶體管M12至M15類似地對輸入 到傳輸線15a和15b的浪涌電壓實(shí)現(xiàn)箝位功能。
ESD保護(hù)電路11的晶體管Ml至M4中的每一個都具有漏電容(drain capacitance)。因此，例如當(dāng)傳輸線14a的差分信號從H電平轉(zhuǎn)換(反 相)到L電平時或者當(dāng)傳輸線14b的差分信號從L電平轉(zhuǎn)換(反相)到II 電平時，在漏極之間發(fā)生電荷交換，因此導(dǎo)致差分信號的延遲。然而，如 上所述，由于晶體管Ml、 M2和晶體管M3、 M4中的每對是在同一個阱 中形成的，因此發(fā)生以下現(xiàn)象。例如，當(dāng)傳輸線14a從H電平轉(zhuǎn)換到L電 平時或者當(dāng)傳輸線14b從L電平轉(zhuǎn)換到H電平時，來自晶體管M2的漏極 的電子通過同一個阱遷移到晶體管Ml的漏極，因此這對晶體管Ml、 M2 的漏電容就差分信號的轉(zhuǎn)換而言被減小了。類似地，這對晶體管M3、 M4 的漏電容就差分信號的轉(zhuǎn)換而言也被減小了。因此，差分信號的延遲被抑 制，使得可以獲得LSI的加速。在ESD保護(hù)電路13中也是同樣，由于晶 體管M12、 M13和晶體管M14、 M15中的每對是在同一個阱中形成的， 因此發(fā)生以下現(xiàn)象。即，晶體管M12、 M13和晶體管M14、 M15中的每 對的漏電容就傳輸線15a和15b的差分信號的轉(zhuǎn)換而言被減小了。
驅(qū)動電路12具有PMOS晶體管M5、 M8和M9以及NMOS晶體管 M6、 M7、 M10和Mll。晶體管M5的柵極、源極和背柵連接到電源 VDD。晶體管M5的漏極連接到晶體管M6的漏極。晶體管M6的柵極連 接到晶體管M7的柵極。電壓VREF輸入到晶體管M6和M7的柵極以及 晶體管M5和M6的漏極。晶體管M6的源極和背柵連接到地。晶體管M7 的源極和背柵連接到地。晶體管M7的漏極連接到晶體管M10和Mil的 源極。
晶體管M8和M10的柵極彼此連接并且連接到傳輸線14a。晶體管 M8和M10的漏極彼此連接并且連接到傳輸線15a。晶體管M8的源極和 背柵連接到電源VDD。晶體管M10的源極和背柵連接到晶體管M7的漏 極。晶體管M9和Mil的柵極彼此連接并且連接到傳輸線14b。晶體管 M9和Mil的漏極彼此連接并且連接到傳輸線15b。晶體管M9的源極和 背柵連接到電源VDD。晶體管Mil的源極和背柵連接到晶體管M7的漏 極。
晶體管M8和M10以及晶體管M9和Mil組成反相電路。晶體管M8 和M10將傳輸線14a的信號反相并且將反相信號輸出到傳輸線15a。晶體 管M9和Mil將傳輸線14b的信號反相并且將反相信號輸出到傳輸線 15b。
晶體管M5至M7組成恒流電路。取決于電壓VREF，晶體管M5至 M7控制流入晶體管M10和Mil的源極的電流。因此，通過控制電壓 VREF，可以控制包括晶體管M8和M10以及晶體管M9和Mil的反相電 路的驅(qū)動能力。
下面將描述圖1的操作。輸入到IN端子和IN反端子的差分信號通過 傳輸線14a和14b、驅(qū)動電路12和傳輸線15a和15b輸出到OUT端子和 OUT反端子。
用于保護(hù)驅(qū)動電路12不受浪涌電壓破壞的ESD保護(hù)電路11連接到傳 輸線14a和14b。在ESD保護(hù)電路11中，由于晶體管Ml、 M2和晶體管 M3、 M4中的每對是在同一個阱中形成的，因此晶體管M1、 M2和晶體管 M3、 M4中的每對的漏電容就輸入到IN端子和IN反端子的差分信號的轉(zhuǎn) 換而言被減小了。因此，差分信號的延遲被抑制。在ESD保護(hù)電路13中 也是同樣，由于晶體管M12、 M13和晶體管M14、 M15中的每對是在同 一個阱中形成的，因此晶體管M12、 M13和晶體管M14、 M15中的每對 的漏電容就輸入到OUT端子和OUT反端子的差分信號的轉(zhuǎn)換而言被減小 了。因此，差分信號的延遲被抑制。
同時，當(dāng)浪涌電壓被輸入到IN端子和IN反端子時，晶體管Ml至 M4導(dǎo)通。因此，在晶體管Ml至M4中形成溝道，藉此，漏電容增大，浪 涌電壓被吸收。同樣，當(dāng)浪涌電壓被輸入到OUT端子和OUT反端子時， 晶體管M12至M15導(dǎo)通。因此，在晶體管M12至M15中形成溝道，藉
此，漏電容增大，浪涌電壓被吸收。
因此，當(dāng)組成ESD保護(hù)電路11的晶體管M1、 M2和晶體管M3、 M4 中的每對是在同一阱中形成，并且組成ESD保護(hù)電路13的晶體管M12、 M13和晶體管M14和M15中的每對是在同一個阱中形成時，漏電容就差 分信號的轉(zhuǎn)換而言被減小了，使得差分信號的延遲可以被抑制。因此，可 以獲得LSI的加速。
接下來，將描述施加到傳輸線14a和14b以及施加到傳輸線15a和 15b的差分對線的示例。
圖2A和2B示出了差分對線。圖2A示出了共面對線，圖2B示出了 層疊對線。
圖2A中所示的對線21和22在同質(zhì)絕緣材料中形成。對線21通過兩 條線傳輸差分信號。例如，圖l中的傳輸線14a和14b對應(yīng)于對線21。
對線22類似地通過兩條線傳輸差分信號。假設(shè)對線21的相對表面之 間的距離被指定為"d"并且對線21和相鄰對線22之間的距離被指定為 "s"，則上述距離"d"和"s"之間的關(guān)系被優(yōu)選地設(shè)定為2d^s。
同樣，圖2B中所示的對線23和24在同質(zhì)絕緣材料中形成。對線23 通過兩條線傳輸差分信號。例如，圖1中的傳輸線14a和14b對應(yīng)于對線 23。對線24類似地通過兩條線傳輸差分信號。假設(shè)對線23的相對表面之 間的距離被指定為"d"并且對線23和相鄰對線24之間的距離被指定為 "s"，則上述距離"d"和"s"之間的關(guān)系被優(yōu)選地設(shè)定為2d^s。
因此，當(dāng)層疊對線或共面對線被應(yīng)用于傳輸線14a和14b以及應(yīng)用于 傳輸線15a和15b時，串?dāng)_被抑制，使得可以獲得差分信號的高速傳輸。 另外，如稍后詳細(xì)所述，圖2B中所示的對線23和24在浪涌電壓的吸收 中也起重要作用。
接下來，將描述ESD保護(hù)電路11和13的晶體管之間的電荷遷移。
在傳統(tǒng)的ESD保護(hù)電路的晶體管(例如不是在同一個阱中形成的圖1 的晶體管Ml、 M2和晶體管M3、 M4中的每對)中，當(dāng)差分信號轉(zhuǎn)變 (transit)時，所保持的電荷被放電，并且緊接在轉(zhuǎn)變之前，新的電荷被 通過傳輸線引入。因此，在轉(zhuǎn)變之后需要時間來形成電荷分布。因此，發(fā) 生差分信號的延遲。因此，如果用于對浪涌電壓進(jìn)行箝位的晶體管的漏電 容減小，則這個問題被減輕；然而，弓I起了關(guān)于ESD效果的折衷關(guān)系。因 此，難以減小晶體管的漏電容。
同時，當(dāng)浪涌電壓被施加到LSI的端子時，如果多余電荷可以被瞬時 放電到電源或地從而允許電荷被吸收到LSI內(nèi)所形成的旁路電容器中，則 ESD保護(hù)電路的晶體管的漏電容可以減小。然而，當(dāng)傳輸線中存在電感 時，防止了浪涌電壓被瞬時放電。因此，通過由于電感所引起的延遲，噪 聲電荷到達(dá)內(nèi)部電路，因此發(fā)生靜電擊穿。
因此，傳統(tǒng)的ESD保護(hù)電路被設(shè)計為使得用于對浪涌電壓進(jìn)行箝位的 晶體管本身具有大小為lpF至4pF的容量并且將浪涌電壓擴(kuò)散到所述容量 中，以及將浪涌電壓放電到電源或地，從而減小浪涌電壓。該操作基本是 被動操作，而不是通過晶體管對噪聲電荷進(jìn)行主動放電以執(zhí)行主動改變的 操作。該操作被如下執(zhí)行。即，晶體管由于浪涌電壓而導(dǎo)通或擊穿，然后 將噪聲電荷放電到電源或地從而減小浪涌電壓。如果什么也不做，則原則 上不可能減小箝位晶體管的容量。
同時，當(dāng)如圖1所示以互補(bǔ)模式相面對的晶體管Ml、 M2和晶體管 M3、 M4中的每個差分對被布置在同一個阱中時，存儲在各個漏極擴(kuò)散層 電容中的電荷通過該阱彼此遷移以被再用。因此，對于差分信號獲得了顯 著減小漏電容的效果，從而對差分信號的壓擺率的提高有所貢獻(xiàn)。下面將 參照附圖描述該原則。
圖3A和3B示出了 ESD保護(hù)電路的晶體管之間的電荷遷移。圖3A示 出了傳統(tǒng)的ESD保護(hù)電路的晶體管之間的電荷遷移。圖3B示出了圖1中 的ESD保護(hù)電路11的晶體管之間的電荷遷移。
圖3A中所示的電容器Cl和C2表示圖1中的ESD保護(hù)電路11的這 對晶體管M3、 M4不是在同一個阱中形成的情況中的漏電容。圖3A中的 IN端子和IN反端子對應(yīng)于圖1中的IN端子和IN反端子。差分信號被輸 入到這些端子。寄生電感L1和L2表示用于限制瞬時電流的電感。可以認(rèn) 為，當(dāng)這對晶體管M3、 M4不是在同一個阱中形成時，如圖3A所示，表 示這對晶體管M3、 M4的漏電容的兩個電容器之間的距離是彼此足夠遠(yuǎn)離 的。
圖3B中所示的電容器C3和C4表示圖1中的ESD保護(hù)電路11的這 對晶體管M3、 M4是在同一個阱中形成的情況中的漏電容。圖3B中的IN 端子和IN反端子對應(yīng)于圖1中的IN端子和IN反端子。差分信號被輸入 到這些端子。電感L3表示用于限制瞬時電流的電感。
可以認(rèn)為，當(dāng)這對晶體管M3、 M4是在同一個阱中形成時，如圖3B 所示，表示這對晶體管M3、 M4的漏電容的電容器C3和C4各自的一端 彼此連接。這里，假設(shè)IN端子從H電平轉(zhuǎn)變到L電平，IN反端子從L電 平轉(zhuǎn)變到H電平。
可以認(rèn)為，當(dāng)IN端子在H電平，IN反端子在L電平時，電荷被保持 在電容器C3中，如圖犯的左側(cè)所示的模型。從這種狀態(tài)開始，當(dāng)IN端 子轉(zhuǎn)變到L電平，IN反端子轉(zhuǎn)變到H電平時，電容器C3中的正電荷返回 到IN端子，并且正電荷從IN反端子供應(yīng)到電容器C4，如圖3B的中間所 示的模型。此外，電容器C3中所保持的電子通過阱遷移到電容器C4。然 后，電荷到電容器C4的遷移完成，如圖3B的右側(cè)所示的模型。
因此，在差分信號的反相中，電荷通過阱遷移。因此，這對晶體管 M3、 M4的漏電容被人為減小，以使得差分信號的轉(zhuǎn)換中的延遲可以被抑 制。艮卩，使得對應(yīng)于差分信號的加速的ESD措施變得可能。
這里，計算這對晶體管M3、 M4的漏極之間的正電荷(空穴)的遷移 時間。假設(shè)空穴的遷移率是4X102[cm2](溫度300K，載流子濃度1014
至1015[cm-3])并且電源電壓VDD是1.8V，則漂移擴(kuò)散速率D是D-7.2X 102[cm2/s]。假設(shè)載流子遷移的平均尺寸是lAtm并且載流子沿著平均尺寸 lp血遷移所需要的時間是t，則等式0.0001cm=(D t)1/2=(7.2X 102 1)1/2保 持。因此，獲得t^.014Xl(^s-0.014ns的遷移時間。在載流子是電子的情 況中，時間t大約是14 (ps)。
這對晶體管M3、 M4的漏極之間的距離必須被確定為使得電荷的遷移 時間短于輸入到LSI的差分信號的轉(zhuǎn)變時間。如上述示例中，當(dāng)輸入的差 分信號的轉(zhuǎn)變時間帶寬是GHz量級時，這對晶體管M3、 M4的漏極之間 的距離必須長達(dá)1/rni。
接下來，將描述晶體管Ml、 M2、晶體管M3、 M4、晶體管M12、 M13和晶體管M14、 M15中的每對的結(jié)構(gòu)示例，這對晶體管是在同一個阱 中形成的。在下面，將描述這對晶體管M3、 M4。晶體管Ml、 M2、晶體 管M12、 M13和晶體管M14、 M15中的每對的結(jié)構(gòu)與這對晶體管M3、 M4的結(jié)構(gòu)相同，因此，詳細(xì)描述被省略。
圖4是在同一個阱中形成的一對晶體管的平面圖。如圖4所示，晶體 管M3的漏極擴(kuò)散層33a和源極擴(kuò)散層34a在阱31中形成。晶體管M3的 柵極32a在阱31上形成。類似地，晶體管M4的漏極擴(kuò)散層33b和源極擴(kuò) 散層34b在阱31中形成。晶體管M4的柵極32b在阱31上形成。柵極32a 和32b以及源極擴(kuò)散層34a和34b連接到地。漏極擴(kuò)散層33a和33b連接 到傳輸線14a和14b。由圖4的雙箭頭35所指示的漏極擴(kuò)散層33a和33b 之間的距離被確定為使得電荷的遷移時間短于差分信號的轉(zhuǎn)變時間。
圖5是沿著圖4的短劃線A-A取得的橫截面圖。在圖5中，與圖4中 所示那些元件相同的元件用與圖4中相同的標(biāo)號來指示，并且詳細(xì)描述被 省略。在圖5中，黑圈指示電子，白圈指示空穴。此外，"n"指示漏極 擴(kuò)散層33a和33b以及源極擴(kuò)散層34a和34b是n型的，"p"指示阱31 是p型的。
現(xiàn)在，假設(shè)傳輸線14a在H電平，傳輸線14b在L電平。此外，假設(shè) 由于漏極擴(kuò)散層33a和33b的電容，空穴和電子的分布如圖5所示。從這 種狀態(tài)開始，當(dāng)差分信號被轉(zhuǎn)換時，B卩，當(dāng)傳輸線14a被轉(zhuǎn)換到L電平并
且傳輸線14b被轉(zhuǎn)換到H電平時，空穴和電子的遷移如圖5的箭頭36和 37所示。因此，漏極擴(kuò)散層33a和33b的電容就差分信號而言被人為減 小，以使得差分信號的延遲可以被抑制。
接下來，將描述晶體管Ml、 M2、晶體管M3、 M4、晶體管M12、 M13和晶體管M14和M15中的每對的另一結(jié)構(gòu)示例。在下面，將描述這 對晶體管Ml、 M2。晶體管M3、 M4、晶體管M12、 M13和晶體管 M14、 M15中的每對的結(jié)構(gòu)與這對晶體管M1、 M2的結(jié)構(gòu)相同，因此，詳 細(xì)描述被省略。
圖6是在同一個阱中形成的一對晶體管的平面圖。如圖6所示，晶體 管Ml的漏極擴(kuò)散層43a和源極擴(kuò)散層44a和45a在阱41中形成。晶體管 Ml的柵極42a在阱41上形成。類似地，晶體管M2的漏極擴(kuò)散層43b和 源極擴(kuò)散層44b和45b在阱41中形成。晶體管M2的柵極42b在阱41上 形成。圖6中所示的Gl、 G2、 Dl、 D2、 Sl和S2是各個部分的縮寫，電 容器表示在各個部分之間所產(chǎn)生的電容。
晶體管Ml和M2的柵極42a和42b平行地、直線式地形成。晶體管 Ml和M2的漏極擴(kuò)散層43a和43b以及源極擴(kuò)散層44a和44b在柵極42a 和42b彼此面對的一側(cè)上形成。晶體管Ml的源極擴(kuò)散層45a在跨過柵極 42a與漏極擴(kuò)散層43a和源極擴(kuò)散層44a相對的一側(cè)上形成。晶體管M2的 源極擴(kuò)散層45b在跨過柵極42b與漏極擴(kuò)散層43b和源極擴(kuò)散層44b相對 的一側(cè)上形成。柵極42a和42b以及源極擴(kuò)散層44a、 44b、 45a和45b彼 此連接并且連接到電源VDD，如圖6所示。因此，源極擴(kuò)散層44a、 45a、 44b和45b具有相同的電位。漏極擴(kuò)散層43a連接到傳輸線14a，漏 極擴(kuò)散層43b連接到傳輸線14b。
在如圖6所示形成晶體管Ml和M2的情況中，當(dāng)差分信號轉(zhuǎn)換時， 在圖6所示的電容器之間執(zhí)行電荷遷移。因此，遷移的電荷量增加，以使 得可以獲得關(guān)于差分信號的轉(zhuǎn)換的更快響應(yīng)。同時，通過采用圖6中的配 置，溝道長度如雙箭頭46a和46b所示增大，以使得防止浪涌電壓被快速 放電。然而，通過提供源極擴(kuò)散層45a和45b，溝道長度可以如雙箭頭47a 和47b所示減小，以使得浪涌電壓可以被快速放電。此夕卜，具有相同相位
的浪涌電壓也可以通過圖6所示的配置有效放電。
接下來，將描述圖6中的晶體管M1和M2的操作。
圖7示出了圖6中的晶體管的操作。圖7的表51中所示的輸入電壓列 示出了輸入到圖6的漏極擴(kuò)散層43a和43b的電壓。在圖7中，"高于 VDD"指示超過電源電壓VDD的電壓(浪涌電壓)輸入到漏極擴(kuò)散層 43a和43b的情況。"H/L"指示具有H電平的差分信號輸入到漏極擴(kuò)散層 43a并且具有L電平的差分信號輸入到漏極擴(kuò)散層43b的情況。"L/H"指 示具有L電平的差分信號輸入到漏極擴(kuò)散層43a并且具有H電平的差分信 號輸入到漏極擴(kuò)散層43b的情況。表51中的Ml和M2列示出圖6中的晶 體管Ml和M2的通/斷(ON/OFF)狀態(tài)。表51的Sl、 S2、 Dl和D2列 示出了圖6中所示的S1、 S2、 D1和D2的電壓狀態(tài)。
當(dāng)"高于VDD"的電壓輸入到漏極擴(kuò)散層43a和43b時，如表51所 示，晶體管Ml和M2導(dǎo)通。Sl和S2的電壓等于電源電壓VDD (圖6中 的"VDD")。由于晶體管M1和M2導(dǎo)通，因此D1和D2的電壓被防止 變得"高于VDD"的電壓，而是變得低于"高于VDD"的電壓。
當(dāng)具有H電平的差分信號輸入到漏極擴(kuò)散層43a并且具有L電平的差 分信號輸入到漏極擴(kuò)散層43b時，如表51所示，晶體管M1和M2關(guān)斷。 Sl和S2的電壓等于電源電壓VDD。 Dl的電壓等于電源電壓VDD， D2 的電壓等于地電壓GND。
當(dāng)具有L電平的差分信號輸入到漏極擴(kuò)散層43a并且具有H電平的差 分信號輸入到漏極擴(kuò)散層43b時，如表51所示，晶體管M1和M2關(guān)斷。 Sl和S2的電壓等于電源電壓VDD。 Dl的電壓等于地電壓GND， D2的 電壓等于電源電壓VDD。
在差分信號的轉(zhuǎn)換中，同一個阱中的電荷遷移如圖7的箭頭52和53 所示執(zhí)行。此外，浪涌吸收如圖7的箭頭54和55所示執(zhí)行。
接下來，將描述浪涌吸收(能量分散)。浪涌吸收由導(dǎo)通的晶體管的 溝道電容執(zhí)行。傳輸線也在浪涌吸收中起重要作用。因此，經(jīng)過傳輸線的 電磁能的傳輸將被首先描述。
在LSI的線中，由于電路中的串聯(lián)電阻和電路中的所有電容而發(fā)生
RC延遲。當(dāng)電壓階躍波被傳輸?shù)皆摼€時，波由于RC延遲而具有積分的波 形。上升電壓階躍是v=VDD(l-exp(-t/RC))，下降電壓階躍是v=VDD(exp(-t/RC))。因此，用于達(dá)到信號狀態(tài)轉(zhuǎn)變的閾值電壓Vth的時間被延遲。因 此，信號狀態(tài)在狀態(tài)轉(zhuǎn)變完成之前轉(zhuǎn)變到下一狀態(tài)。
在工作頻率10GHz或以上的電路模型中，當(dāng)轉(zhuǎn)變時間是25ps時 a+OJ/f, 上升時間，tf:下降時間)，抖動的容差是1至3ps，因 此，RC時間常數(shù)必須設(shè)定為數(shù)皮秒以下。當(dāng)晶體管的布線電阻和導(dǎo)通電 阻的總數(shù)被設(shè)定為100Q時，電路中的總電容必須限制在幾十費(fèi)法以下， 因此，實(shí)際上難以制造電路。即，需要沒有RC延遲的傳輸線。 一般來 說，這樣的傳輸線不能用RLCG電路模型來實(shí)現(xiàn)。同時，以同軸電纜為代 表的傳輸線處于TEM (橫電磁波模式)電磁波傳輸模式。通過傳輸線，電 能被作為電磁能傳輸。因此，傳輸線的概念從LC梯形(LC ladder)的概 念中解放出來。在下面，將通過大膽地使用RLCG電路模型來描述傳輸 線。
圖8A、 8B、 8C、 8D和8E中的每一個都示出了傳輸線的簡單模型。 在圖8A至圖8E中，示出了電池E、作為對線的傳輸線61a和61b以及燈 62。為了傳輸電能，兩條傳輸線61a和61b是必不可少的。假設(shè)燈62的阻 抗大于傳輸線61a和61b的阻抗。
如圖8A所示，電池E起泵的作用?，F(xiàn)在假設(shè)電池E連接在傳輸線 61a和61b之間。從這種狀態(tài)開始，電池E從傳輸線61a接收電子，并且 將電子輸出到傳輸線61b。因此，如圖犯所示，在傳輸線61a中產(chǎn)生空 穴。此外，如圖8C所示，空穴和電子以光速傳輸。
當(dāng)?shù)竭_(dá)燈62時，如圖8D所示，空穴和電子結(jié)合以將能量作為光而釋 放。同時，由于燈62的阻抗大于傳輸線61a和61b的阻抗，因此如圖8E 所示，存在多余的電子和空穴并且它們流回(反射)到電池E。因此，在 傳輸線61a和61b中可能發(fā)生反射。
圖9是用RLCG元件表示的圖8A至犯中的傳輸線的模型圖。如圖9 所示，圖8A至犯中所示的對線的傳輸線61a和61b可以用包括電感Lll 至L13、電阻R11和R12、電容C11和電導(dǎo)G11的梯形電路來表示。傳輸
線61a和61b的橫截面結(jié)構(gòu)在縱向上恒定。因此，每個單位長度同時存在 圖9中的梯形電路的RLCG元件，這些元件物理上不同于圖9中的表示。 即使傳輸線被細(xì)分，RLCG元件的比率也是恒定的。當(dāng)用特性阻抗來表示 該事實(shí)時，獲得Zo={(R/l)+(jwL/l)}1/2/{(G/l)+(jwC/l)}1/2。在等式中，l表示 單位長度，w表示角頻率，j表示虛數(shù)單位。
分母中存在電感G和電容C。將兩個復(fù)數(shù)看作阻抗，則獲得它們的復(fù) 數(shù)的幾何平均。不像使用基爾霍夫定律的電路那樣采用算術(shù)平均值的原因 是因為每個單位長度同時存在所有的元件。在上述等式中，"1"可以被消 掉，因此，特性阻抗可以用沒有單位長度的等式來表示。當(dāng)考慮水流過的 管子時，管子具有一單位，其中僅規(guī)定管子的正面(橫截面積，傳導(dǎo)能 力)，而不規(guī)定其長度方向。
接下來，將對設(shè)定圖9中的電阻Rll和R12以及電導(dǎo)Gll為零的情況 進(jìn)行描述。
圖IOA和圖IOB是將圖9中的電阻和電感設(shè)定為零的情況中的模型 圖。在圖IOA和圖IOB中，示出了流過LC梯形電路的電流波形71和73 以及電壓波形72和74。在上述特性阻抗Zo中，由于電阻R和電感G被設(shè) 定為零，因此獲得Zo=(L/C)1/2。在電流斜率最大的部分中存在的電感L主 要充當(dāng)阻抗(wL)。在電壓處于最大值的部分中存在的電容C主要充當(dāng)阻 抗(l/wC)。因此，在圖IOA和圖IOB中僅典型地描述在這些部分中的電 感L和電容C。
即使圖IOA和10B中所示的波形71至74以光速傳播到圖IOA和10B 的右側(cè)，傳輸線的每個截面部分也具有相同的元件，因此，電感L和電容 C跟隨在截面部分上將被引入的波形。換句話說，存儲在電感L和電容C 中的電能通過傳輸線傳播。具體地說，P-IV-VVZo通過其傳播。由于電感 L和電容C由特性阻抗Zo來表示，因此傳輸線被設(shè)定為傳輸模式，其中電 感L和電容C不是分別存在。
圖IOB示出了頻率為圖IOA的頻率兩倍的模型。當(dāng)頻率加倍時，圖 IOB中的電感L和電容C的部分被以圖IOA的一半間隔而引入。因此，在 特性阻抗等于圖10A的特性阻抗下，波形73和74以光速傳播。這是為什么具有是零的電阻Rll和R12以及電感Gll的傳輸線沒有頻率特性的原 因。
當(dāng)電阻R和電感G不可忽略時，復(fù)數(shù)中的cj未能消失，因此，傳輸 線具有頻率特性。然而，由于電感L和電容C同時存在，因此傳輸線也被 設(shè)定為傳輸模式，其中電感L和電容C表面上不可見。在GHz波段中， 這樣的傳輸線即使是作為芯片互連也是需要的。
其原因在于，在6GHz的數(shù)字時鐘信號的情況中，十倍的諧波分量也 作為重要的能量存在，因此，傳輸線必須允許60GHz的信號從其通過。信 號的波長是3.2mm，因此能夠防止諧振的四分之一波長是0.8mm。因此， IP (知識產(chǎn)權(quán))之間的全局布線和通向焊盤的I/O布線必須被形成到傳輸 線中。
只要通過傳輸線，浪涌電壓就與特性阻抗Zo具有歐姆定律關(guān)系。由于 Vsrg-Isrg，Zo (Vsrg:浪涌電壓，Isrg:浪涌電流)保持，因此Zq優(yōu)選地 更小。然而，由于反射發(fā)生在線路或負(fù)載阻抗的不連續(xù)部分中，因此該反 射必須被考慮。例如，由于晶體管的柵極幾乎被認(rèn)為是開路端，所以正的 全反射發(fā)生在柵極，因此浪涌電壓變?yōu)?Vsrg。由于阻抗失配發(fā)生在所有 的分支互連中，因此必須設(shè)計ESD保護(hù)電路的連接。
接下來，將描述浪涌能量的分散。
圖11是為ESD措施所提供的啞電路的電路圖。圖11中的艦電路是傳 統(tǒng)上使用的電路。如圖11所示，啞電路具有啞MOS電路81和82。圖ll 中的啞電路是為信號線83設(shè)置的。此外，類似地為電源線和地線設(shè)置啞 電路。
啞MOS電路81和82是用于增大擴(kuò)散電容的電路并且在瞬時地使高 電壓能量平均以及減小電壓使其低于電源電壓VDD中起到作用。然而， 擴(kuò)散電容在信號加速中構(gòu)成大的限制因素。同時，在圖1的電路中，雖然 用于執(zhí)行箝位功能的晶體管Ml至M4和晶體管M12至M15具有大電容， 但是該電容就差分信號的轉(zhuǎn)換而言被人為減小以便獲得信號的加速。此 外，浪涌能量被逐漸分散以被有效吸收。
順便提及，人體在雙腳站立時具有140pF的等效電容，在單腳站立時
具有94pF的等效電容，在坐在圓椅上時具有54pF的等效電容?，F(xiàn)在，假 設(shè)人體在最大電容狀態(tài)下被10000V充電，則電荷等于Q=CV=1.4/xC。為 了在飽和期間僅通過電容將電壓減小到0.5V以下，需要1.4X1(T6/0.5V= 2.8X10—汴的電容。這個值是非常大的。即使在圖11的電路中，電容也約 是數(shù)pF。實(shí)際上，不管這個事實(shí)，電路也以某種方式滿足該電容(飽和期 間大約500V的電壓)。原因之一是因為靜電能量被逐漸地自然分散。因 此，圖1中的電路被設(shè)計為逐漸地主動分散浪涌能量。在人體的最大電荷 量被輸出的情況中，由于人體的內(nèi)部阻抗約是500Q，因此電流I用等式 i-(V/R)exp^t/RC》表示。該等式中的R被芯片側(cè)的阻抗改變。
圖12是示出圖1中的ESD措施模型的電路圖。如圖12所示，LSI 90 具有傳輸線91至96、電源焊盤97、地焊盤98、驅(qū)動器99以及開關(guān)SW1 和SW2。圖12中所示出的傳輸線91至96在提供防浪涌電壓的措施中起 重要作用。在圖12中，開關(guān)SW1對應(yīng)于圖1所示的這對晶體管Ml、 M2，開關(guān)SW2對應(yīng)于這對晶體管M3、 M4。驅(qū)動器99對應(yīng)于圖1中的驅(qū) 動電路12。傳輸線91和92對應(yīng)于圖1中的傳輸線14a和14b。傳輸線93 和94對應(yīng)于圖1中從傳輸線14a和14b分支到晶體管Ml至M4中的傳輸 線。傳輸線95對應(yīng)于從電源VDD分支到驅(qū)動電路12中的傳輸線。傳輸 線96對應(yīng)于電源VDD/地對傳輸線。電容器C22表示芯片焊盤的電容。在 圖12中，示出了各條傳輸線的線路長度和特性阻抗。此外，在LSI90的 外面所示的電阻器R21和電容器C21分別表示人體的電阻和電容。在圖 12中，示出了人體的電阻值和電容值的示例。
假設(shè)1.4pC的電荷量從人體流入LSI，其中人體被Vs=10000V充電。 然而，假設(shè)LSI中的芯片焊盤的電容(電容器C22的電容)是可忽略地 小。在這種情況中，由下面的等式(1)所表示的電壓輸入到傳輸線91。
『exp(畫t/(Rh+Zm)QJ =10000exp{-t/(500+100)140X 10_12} =10000exp{-t/84Xl(T9}…(1)
然而，注意到Rh和Ch表示人體的電阻和電容，Z(u表示傳輸線91的 特性阻抗。因此，電流i用等式i^/(Rh+Zd)i/600表示。 接下來，考慮傳輸線91被分支到開關(guān)SW1和SW2的部分。輸入到傳 輸線91的浪涌電壓被分為到開關(guān)SW1和SW2以及傳輸線92的三個分支 路徑。從LSI的輸入側(cè)看到的分支路徑之后的特性阻抗Zot被減小為 l/(l/100Q+l/50Q+l/50fl)=20Q。因此，大部分能量在該部分中被負(fù)反射， 通過電流用下面的等式(2)表示。
<formula>formula see original document page 20</formula> (2)
從基爾霍夫定律可知，從分支路徑輸入到后傳輸線92的電流是 i產(chǎn)l/5i產(chǎn)0.0667i。因此，獲得電壓Vr=0.0667i Z02=6.67i。這里，Z02表示 傳輸線92的特性阻抗。當(dāng)驅(qū)動器99的輸入端子具有晶體管的柵電容時， 通過將柵電容設(shè)定為Qj=20fF，電壓升髙Vci用下面的等式(3)表示。 VG=vr {1 -exp(-t/Z02CG)} =6.67i{l-exp(-t/Z02CG)} =0.0111vs<formula>formula see original document page 20</formula>3)
圖13示出了 Vcj隨時間的變化。具體地說，圖13示出了在等式(3) 中設(shè)定Zo2=100Q并且CG=20fF的情況中Vo隨時間的變化。如圖13所 示，即使IOOOOV的電壓被輸入，電壓升高最大也僅僅是lllV。 B卩，電壓 升高被抑制為足夠小于靜態(tài)極限預(yù)測值500V的值。
在具有不同特性阻抗的傳輸線的所有部分中，發(fā)生上述反射并且各條 傳輸線的能量被多樣地反射。然而，在靜電能量被反射并且返回傳輸線的 時間期間，能量被逐漸分散以使得浪涌電壓可以被有效吸收。
如上所述，特性阻抗決定電荷在其中流動的正面的尺寸。因為特性阻 抗較小，所以正面的尺寸被更加增大以輔助浪涌電壓的吸收。因此，當(dāng)作 為分支線的傳輸線93和94的特性阻抗以及開關(guān)SW1和SW2的導(dǎo)通電阻 (箝位晶體管的導(dǎo)通電阻)等于或小于傳輸線91和92的特性阻抗時，浪 涌電壓可以被有效吸收。此外，當(dāng)開關(guān)SWl和SW2連接到電源/地對傳輸
線96時，浪涌電壓可以被有效吸收，其中電源/地對傳輸線96的特性阻抗 等于或小于開關(guān)SW1和SW2的導(dǎo)通電阻。 接下來，將描述浪涌電壓的仿真。
圖14是用于執(zhí)行浪涌電壓仿真的LSI的電路圖。圖14示出了單端電 壓的電路仿真。在圖14中，傳輸線101和102對應(yīng)于圖1中的傳輸線14a 和14b。傳輸線103和104對應(yīng)于圖1中分支到晶體管Ml至M4中的傳輸 線。電阻R31對應(yīng)于圖1中導(dǎo)通狀態(tài)的這對晶體管M1、 M2的電阻，電阻 R32對應(yīng)于圖1中關(guān)斷狀態(tài)的這對晶體管M3、 M4的電阻。傳輸線105對 應(yīng)于電源/地對傳輸線。電容器C33對應(yīng)于驅(qū)動電路12中的晶體管M8至 Mil的柵電容。此外，電源El和電容器C31表示人體的電壓和電容，電 容器C32表示LSI的芯片焊盤的電容。在圖14中，示出了傳輸線101至 105的特性阻抗值和延遲時間。此外，示出了用于調(diào)節(jié)浪涌電壓的輸入狀 態(tài)的開關(guān)SW11和SW12的il/斷條件。具體地說，開關(guān)SW11從Os至lns (tOpen)斷開。然后，開關(guān)SW11閉合以使得電壓在lps (ttran)中變得 飽和。此外，開關(guān)SW12被閉合1001ps (tClose)。然后，開關(guān)SW12斷 開以使得電壓在lps (ttran)中變?yōu)?V。假設(shè)浪涌能量由于電源VDD/地 對傳輸線105的特性阻抗而被反向反射并且被全部吸收到電源VDD中， 則傳輸線105與5Q的終端電阻匹配。
圖15A和圖15B示出了圖14中的電路圖的仿真結(jié)果。圖15A示出了 在圖14中的點(diǎn)A處的電壓波形，圖15B示出了在圖14中的點(diǎn)B處的電壓 波形。如圖15A所示，IOOOOV的浪涌電壓在點(diǎn)A處被抑制為大約300V。 如圖15B所示，10000V的浪涌電壓在點(diǎn)B處被抑制為大約240V。圖15B 的電壓波形示出了浪涌能量在點(diǎn)B處被全部反射，并且電容器C33中電壓 被減小為點(diǎn)B處電壓的一半的情況。因此，發(fā)現(xiàn)該電壓幾乎與上述等式中 所述的電壓一致。
因此，當(dāng)使用高速傳輸線網(wǎng)絡(luò)而不是連接大的電容器時，浪涌電壓可 以被有效吸收。
接下來，將描述LSI的器件布圖。
圖16示出了 LSI電路的器件布圖。在圖16中，傳輸線115和116對
應(yīng)于圖1中的傳輸線14a和14b。 ESD保護(hù)電路111對應(yīng)于圖1中的ESD 保護(hù)電路ll。 NMOS反相電路112和PMOS反相電路113對應(yīng)于圖l中的 驅(qū)動電路12。 ESD保護(hù)電路114對應(yīng)于圖1中的ESD保護(hù)電路13。傳輸 線117和118對應(yīng)于圖1中的傳輸線15a和15b。 VCC&GND表示電源 VDD/地對傳輸線。50/un的啞元(dummy)對應(yīng)于圖11中的啞MOS電路 81和82，并且被設(shè)計為調(diào)整20pm的nMOS晶體管的導(dǎo)通電阻以便提高設(shè) 計自由度。30拜的啞元對應(yīng)于圖11中的啞MOS電路81和82,并且被設(shè) 計為調(diào)整20^11的pMOS晶體管的導(dǎo)通電阻以便提高設(shè)計自由度。
接下來，將描述差分信號的仿真。ESD保護(hù)電路中的這對晶體管的電 容(柵電容和漏電容之和)如下面的等式(4)所示進(jìn)行計算。
Cox=Krio2,eoLW
=86.25 X10_15=86.25fF Cjd=Cj0 AD=0.75X 10_15X250=187.5fF (nMOS) Cjd=Cj0 AD=0.62X l(T15X350=217fF (pMOS) Cox+Cjd=273.75， 303.25fF (nMOS， pMOS)…(4)
然而，注意到Cox是柵氧化膜的電容，/^。2是Si02的相對介電常數(shù)，
eo是電常數(shù)，tox是柵氧化膜的厚度，L是晶體管的柵極長度，W是晶體管 的柵極寬度，CjD是漏極擴(kuò)散層的電容，Cro是漏極擴(kuò)散層的單位面積電 容，并且AD是漏極擴(kuò)散層的面積。這里，假設(shè)在ESD保護(hù)電路的這對晶 體管不是在同一個阱中形成的情況中的晶體管電容是250fF，并且在ESD 保護(hù)電路的這對晶體管是在同一個阱中形成的情況中的晶體管電容是 250fF的五分之一 50fF，則10GHz的輸入差分信號的輸出被仿真。
圖17示出了用于在這對晶體管不是在同一個阱中形成的情況中執(zhí)行 差分信號的仿真的電路。圖17中的電容器C41至C44對應(yīng)于在圖1中的 晶體管Ml、 M2和晶體管M3、 M4中的每對不是在同一個阱中形成的情 況中的電容。圖17中的電容器C45至C48對應(yīng)于在圖1中的晶體管 M12、 M13和晶體管M14、 M15中的每對不是在同一個阱中形成的情況中 的電容。晶體管M21至M24對應(yīng)于驅(qū)動電路12的晶體管M8至M11。傳 輸線123和124對應(yīng)于傳輸線15a和15b。差分信號121和122表示用于 執(zhí)行仿真的信號。假設(shè)用圖17中的參數(shù)執(zhí)行仿真。TD表示信號的延遲時 間，TR表示信號的上升時間，TF表示信號的下降時間，PW表示信號狀 態(tài)將被保持的時間，并且PER表示周期。此外，W表示晶體管的柵極寬 度，并且L表示晶體管的柵極長度。電容器C41至C48中的每個電容都被 設(shè)定為如上所述的250fF。
圖18示出了圖17的仿真結(jié)果。圖18示出了輸入到圖17中的仿真電 路的差分信號121和122的電壓波形131a和131b，并且示出了在圖17中 的點(diǎn)A和點(diǎn)B處的電壓波形132a和132b。在圖17的電路中，由于組成 ESD保護(hù)電路的晶體管的每個電容(圖17中的電容器C41至C48)都較 大，因此差分信號被延遲。因此，信號狀態(tài)在狀態(tài)轉(zhuǎn)變完成之前轉(zhuǎn)變到下 一狀態(tài)。
圖19示出了用于在一對晶體管是在同一個阱中形成的情況中執(zhí)行差 分信號的仿真的電路。在圖19中，電容器C51至C54對應(yīng)于圖1中的晶 體管M1至M4的電容。電容器C55至C58對應(yīng)于圖1中的晶體管M12至 M15的電容。晶體管M31至M34對應(yīng)于驅(qū)動電路12的晶體管M8至 Mll。傳輸線143和144對應(yīng)于傳輸線15a和15b。差分信號141和142表 示用于執(zhí)行仿真的信號。假設(shè)用圖19中的參數(shù)執(zhí)行仿真。電容器C51至 C58中的每個電容都被設(shè)定為如上所述的50fF。圖19中的參數(shù)與圖17中 具有相同的含義并且其描述被省略。
圖20示出了圖19的仿真結(jié)果。圖20示出了輸入到圖19中的仿真電 路的差分信號141和142的電壓波形151a和151b，并且示出了在圖19中 的點(diǎn)A和點(diǎn)B處的電壓波形152a和152b。在圖19的電路中，由于組成 ESD保護(hù)電路的晶體管的每個電容都較小，因此差分信號不被延遲。因 此，電壓在狀態(tài)轉(zhuǎn)變完成之前變得飽和。
因此，用于對浪涌電壓進(jìn)行箝位的晶體管Ml、 M2、晶體管M3、 M4、晶體管M12、 M13和晶體管M14、 M15中的每對是在同一個阱中形 成。因此，當(dāng)差分信號轉(zhuǎn)變時，保持轉(zhuǎn)變之前的狀態(tài)的這對晶體管的電荷 在同一個阱內(nèi)遷移。因此，晶體管Ml、 M2、晶體管M3、 M4、晶體管
M12、 M13和晶體管M14、 M15中的每對的電容就差分信號的轉(zhuǎn)變而言被 減小了，以使得差分信號的加速可以被實(shí)現(xiàn)。
此外，當(dāng)傳輸線14a和14b以及傳輸線15a和15b被形成到一對傳輸 線中時，浪涌電壓可以被有效吸收。尤其當(dāng)從傳輸線14a和14b分支到晶 體管Ml至M4的分支傳輸線的特性阻抗等于或小于傳輸線14a和14b的 特性阻抗時，浪涌電壓可以被有效吸收。類似地，當(dāng)從傳輸線15a和15b 分支到晶體管M12至M15的分支傳輸線的特性阻抗等于或小于傳輸線15a 和15b的特性阻抗時，浪涌電壓可以被有效吸收。此外，當(dāng)晶體管Ml至 M4的導(dǎo)通電阻等于或小于傳輸線14a和14b的特性阻抗時，浪涌電壓可 以被有效吸收。類似地，當(dāng)晶體管M12至M15的導(dǎo)通電阻等于或小于傳 輸線15a和15b的特性阻抗時，浪涌電壓可以被有效吸收。此外，當(dāng)晶體 管Ml、 M2、晶體管M3、 M4、晶體管M12、 M13和晶體管M14、 M15 中的每對連接到電源VDD/地對傳輸線時，浪涌電壓可以被有效吸收，其 中電源VDD/地對傳輸線的特性阻抗等于或小于晶體管的導(dǎo)通電阻。
接下來，將參照附圖詳細(xì)描述本發(fā)明的第二實(shí)施例。在第二實(shí)施例 中，ESD保護(hù)電路中的任何晶體管都是由NMOS晶體管構(gòu)成的。
圖21是使用根據(jù)第二實(shí)施例的ESD保護(hù)電路的LSI的電路圖。如圖 21所示，LSI具有ESD保護(hù)電路161和163、驅(qū)動電路162、傳輸線 164a、 164b、 165a和165b、 IN端子、IN反端子、OUT端子和OUT反端 子。
ESD保護(hù)電路161具有一對晶體管M41、 M42和一對晶體管M43、 M44。這對晶體管M41、 M42和這對晶體管M43、 M44對應(yīng)于圖1的 ESD保護(hù)電路11中的這對晶體管Ml、 M2和這對晶體管M3、 M4。然 而，差別在于晶體管M41和M42是NMOS晶體管。此外，差別還在于晶 體管M41和M42的柵極連接到地。這對晶體管M41、 M42在同一個阱中 形成，并且這對晶體管M43、 M44在同一個阱中形成。圖21中的其他連 接關(guān)系與圖1中的連接關(guān)系相同并且詳細(xì)描述被省略。在圖21中，虛線 166a指示這對晶體管M41、 M42在同一個阱中形成，虛線166b指示這對 晶體管M43、 M44在同一個阱中形成。
驅(qū)動電路162的電路配置與圖1中的驅(qū)動電路12的電路配置相同。晶 體管M45至M51對應(yīng)于圖1中的晶體管M5至Mil并且詳細(xì)描述被省 略。
ESD保護(hù)電路163具有一對晶體管M52、 M53和一對晶體管M54、 M55。這對晶體管M52、 M53和這對晶體管M54、 M55對應(yīng)于圖1的 ESD保護(hù)電路13中的這對晶體管M12、 M13和這對晶體管M14、 M15。 然而，差別在于晶體管M52和M53是NMOS晶體管。此外，差別在于晶 體管M52和M53連接到地。這對晶體管M52、 M53在同一個阱中形成， 這對晶體管M54、 M55在同一個阱中形成。圖21中的其他連接關(guān)系與圖 1中的連接關(guān)系相同并且詳細(xì)描述被省略。在圖21中，虛線167a指示這 對晶體管M52、 M53在同一個阱中形成，虛線167b指示這對晶體管 M54、 M55在同一個阱中形成。
傳輸線164a、 164b、 165a和165b與圖1中的傳輸線14a、 14b、 15a 和15b相同并且詳細(xì)描述被省略。
因此，ESD保護(hù)電路161和163的任何晶體管M41至M44和M52至 M55都可以由NMOS晶體管構(gòu)成。
接下來，將參照附圖詳細(xì)描述本發(fā)明的第三實(shí)施例。也通過連接到傳 輸線的終端電阻電路，由電路的電容引起差分信號的延遲。因此，在第三 實(shí)施例中，通過在同一個阱中形成一對組成終端電阻電路的晶體管，電路 的電容就差分信號的轉(zhuǎn)變而言被減小了 。
圖22是使用根據(jù)第三實(shí)施例的終端電阻電路的LSI的電路圖。如圖 22所示，LSI具有終端電阻電路171、驅(qū)動電路172、傳輸線173a、 173b、 174a和174b、 IN端子、IN反端子、OUT端子和OUT反端子。
終端電阻電路171具有一對晶體管M61、 M62和一對晶體管M63、 M64。這對晶體管M61、 M62的柵極連接到地。這對晶體管M61、 M62的 源極和背柵連接到電源VDD。這對晶體管M61、 M62的漏極分別連接到 傳輸線173a和173b。這對晶體管M63、 M64的柵極連接到電源VDD。這 對晶體管M63、 M64的源極和背柵連接到地。這對晶體管M63、 M64的 漏極分別連接到傳輸線173a和173b。這對晶體管M61、 M62在同一個阱 中形成，并且這對晶體管M63、 M64在同一個阱中形成。晶體管M61至 M64中的每個都具有電阻功能，并且防止通過傳輸線173a和173b傳輸?shù)?差分信號的反射。在圖22中，虛線175a指示這對晶體管M61、 M62在同 一個阱中形成，虛線175b指示這對晶體管M63、 M64在同一個阱中形 成。
驅(qū)動電路172的電路配置與圖1中的驅(qū)動電路12的電路配置相同。這 對晶體管M65、 M66和這對晶體管M70、 M71對應(yīng)于圖1中的這對晶體 管M5、 M6和這對晶體管MIO、 Mll，并且詳細(xì)描述被省略。傳輸線 173a、 173b、 174a和174b與圖1中的傳輸線14a、 14b、 15a和15b相同并 且詳細(xì)描述被省略。
組成終端電阻電路171的晶體管M61至M64中的每個都具有漏電 容。因此，通過傳輸線173a和173b傳輸?shù)牟罘中盘柋谎舆t。然而，由于 晶體管M61、 M62和晶體管M63、 M64中的每對是在同一個阱中形成 的，因此漏電容就差分信號的轉(zhuǎn)變而言被減小了。
因此，用于防止差分信號反射的晶體管M61、 M62和晶體管M63、 M64中的每對在同一個阱中形成。因此，當(dāng)差分信號轉(zhuǎn)變時，保持轉(zhuǎn)變之 前的狀態(tài)的晶體管M61、 M62和晶體管M63、 M64中的每對的電荷在同 一個阱內(nèi)遷移。因此，電阻的電容就差分信號的轉(zhuǎn)變而言被減小，以使得 差分信號的加速可以被實(shí)現(xiàn)。
接下來，將參照附圖詳細(xì)描述本發(fā)明的第四實(shí)施例。在第四實(shí)施例 中，圖22所示的晶體管M61至M64由擴(kuò)散電阻形成。
圖23是使用根據(jù)第四實(shí)施例的終端電阻電路的LSI的電路圖。如圖 23所示，LSI具有終端電阻電路181、驅(qū)動電路182、傳輸線183a、 183b、 184a和184b、 IN端子、IN反端子、OUT端子和OUT反端子。
終端電阻電路181具有一對擴(kuò)散電阻R41、 R42和一對擴(kuò)散電阻 R43、 R44。這對擴(kuò)散電阻R41和R42的一端分別連接到傳輸線183a和 183b,其另一端分別連接到電源VDD。這對擴(kuò)散電阻R43和R44的一端 分別連接到傳輸線183a和183b，其另一端分別連接到地。
驅(qū)動電路182的電路配置與圖1中的驅(qū)動電路12的電路配置相同。晶
體管M81至M87對應(yīng)于圖1中的晶體管M5至Mil并且詳細(xì)描述被省 略。傳輸線183a、 183b、 184a和184b與圖1中的傳輸線14a、 14b、 15a 和15b相同并且詳細(xì)描述被省略。
組成終端電阻電路的擴(kuò)散電阻R41至R44中的每個都在電阻的擴(kuò)散層 中具有電容。因此，通過傳輸線183a和183b傳輸?shù)牟罘中盘柋谎舆t。然 而，由于擴(kuò)散電阻R41、 R42和擴(kuò)散電阻R43、 R44中的每對是在同一個 阱中形成的，因此漏電容就差分信號的轉(zhuǎn)變而言被減小了。
因此，用于防止差分信號反射的擴(kuò)散電阻R41、 R42和擴(kuò)散電阻 R43、 R44中的每對在同一個阱中形成。因此，當(dāng)差分信號轉(zhuǎn)變時，保持 轉(zhuǎn)變之前的狀態(tài)的擴(kuò)散電阻R41、 R42和擴(kuò)散電阻R43、 R44中的每對的 電荷在同一個阱內(nèi)遷移。因此，電阻的電容就差分信號的轉(zhuǎn)變而言被減小 了，以使得差分信號的加速可以被實(shí)現(xiàn)。
在本發(fā)明的靜電放電保護(hù)電路中，用于對靜電放電進(jìn)行箝位的這對晶 體管在同一個阱中形成。因此，當(dāng)差分信號轉(zhuǎn)變時，保持轉(zhuǎn)變之前的狀態(tài) 的這對晶體管的電荷在同一個阱內(nèi)遷移。因此，晶體管的電容就差分信號 的轉(zhuǎn)變而言被減小了，以使得差分信號的加速可以被實(shí)現(xiàn)。
在本發(fā)明的終端電阻電路中，用于防止差分信號反射的這對電阻在同 一個阱中形成。因此，當(dāng)差分信號轉(zhuǎn)變時，保持轉(zhuǎn)變之前的狀態(tài)的這對電 阻的電荷在同一個阱內(nèi)遷移。因此，電阻的電容就差分信號的轉(zhuǎn)變而言被 減小了，以使得差分信號的加速可以被實(shí)現(xiàn)。
以上被認(rèn)為是對本發(fā)明原理的說明。此外，由于本領(lǐng)域技術(shù)人員將會 容易地發(fā)現(xiàn)許多修改和變化，因此不希望將本發(fā)明限制為所示出和描述的 精確結(jié)構(gòu)，因此，所有合適的修改和等同物都可以被認(rèn)為落在本發(fā)明的所 附權(quán)利要求書及其等同物的范圍內(nèi)。
本申請基于在2006年6月28日提交的在先日本專利申請No. 2006-177842并要求其優(yōu)先權(quán)益，該申請的全部內(nèi)容通過引用合并于此。
權(quán)利要求
1.一種靜電放電保護(hù)電路，用于保護(hù)半導(dǎo)體器件的內(nèi)部電路不受靜電放電破壞，該靜電放電保護(hù)電路包括一對晶體管，連接到兩條線中的每條，所述兩條線連接到所述半導(dǎo)體器件的外部端子并且差分信號通過所述兩條線而傳播，所述的一對品體管在同一個阱中形成以便對施加到所述外部端子的所述靜電放電進(jìn)行箝位。
2. 如權(quán)利要求1所述的靜電放電保護(hù)電路，其中 所述線是由一對傳輸線構(gòu)成的。
3. 如權(quán)利要求2所述的靜電放電保護(hù)電路，其中從所述一對傳輸線連接到所述一對晶體管的分支傳輸線的特性阻抗等 于或小于所述一對傳輸線的特性阻抗。
4. 如權(quán)利要求2所述的靜電放電保護(hù)電路，其中 所述一對晶體管的導(dǎo)通電阻等于或小于所述一對傳輸線的特性阻抗。
5. 如權(quán)利要求1所述的靜電放電保護(hù)電路，其中 所述一對晶體管連接到電源/地對傳輸線，該電源/地對傳輸線的特性阻抗等于或小于所述一對晶體管的導(dǎo)通電阻。
6. 如權(quán)利要求1所述的靜電放電保護(hù)電路，其中 所述一對晶體管的漏極擴(kuò)散區(qū)之間的距離被確定為使得在所述漏極擴(kuò)散區(qū)之間遷移的電荷的遷移時間短于所述差分信號的轉(zhuǎn)變時間。
7. 如權(quán)利要求1所述的靜電放電保護(hù)電路，其中 所述一對晶體管將所述靜電放電箝位到電源和地中的一者或兩者。
8. 如權(quán)利要求7所述的靜電放電保護(hù)電路，其中 用于將所述靜電放電箝位到所述電源的所述一對晶體管在同一個阱中形成，并且用于將所述靜電放電箝位到所述地的另一對晶體管在同一個阱 中形成。
9. 如權(quán)利要求1所述的靜電放電保護(hù)電路，其中在所述一對晶體管中，柵極是平行形成的，所述一對晶體管的漏極和 第一源極是在所述柵極彼此面對的一側(cè)上形成的，并且所述一對晶體管的 每個第二源極是在跨過所述柵極中的每一個與所述第一源極和所述漏極相 對的一側(cè)上形成的。
10. —種終端電阻電路，用于穩(wěn)定半導(dǎo)體器件中的差分信號，該終端 電阻電路包括一對電阻，連接到兩條線中的每條，所述兩條線連接到所述半導(dǎo)體器 件的外部端子并且差分信號通過所述兩條線而傳播，所述的一對電阻在同 一個阱中形成以便防止所述差分信號的反射。
11. 如權(quán)利要求IO所述的終端電阻電路，其中 所述一對電阻由晶體管構(gòu)成。
12. 如權(quán)利要求IO所述的終端電阻電路，其中 所述一對電阻是擴(kuò)散電阻。
全文摘要
本發(fā)明公開了一種能夠通過減小電路的電容而實(shí)現(xiàn)差分信號的加速的靜電放電保護(hù)電路。傳輸線連接到IN端子和IN反端子，差分信號輸入到這些端子。ESD保護(hù)電路連接到傳輸線并且保護(hù)內(nèi)部電路不受施加到IN端子和IN反端子的浪涌電壓破壞。ESD保護(hù)電路的一對晶體管在同一個阱中形成。因此，當(dāng)差分信號轉(zhuǎn)變時，保持轉(zhuǎn)變之前的狀態(tài)的這對晶體管的漏極中的電荷在同一個阱中遷移。因此，這對晶體管的漏極中的電容就差分信號的轉(zhuǎn)變而言被減小了，以使得差分信號的加速可以被實(shí)現(xiàn)。
文檔編號H03K17/00GK101097917SQ200710127509
公開日2008年1月2日 申請日期2007年6月28日 優(yōu)先權(quán)日2006年6月28日
發(fā)明者丹場裕子, 伊藤恒夫, 大塚寬治, 宇佐美保, 秋山豐 申請人:大塚寬治;宇佐美保;秋山豐;伊藤恒夫;丹場裕子;富士通株式會社;京瓷株式會社;株式會社東芝;富士施樂株式會社