專利名稱：時鐘控制方法及其控制電路的制作方法
時鐘控制方法及其控制電路
本申請是1999年6月14日提交的、申請?zhí)枮?9109037.3、題為 "時鐘控制方法及其控制電路"的申請的分案申請。
本發(fā)明涉及時鐘控制方法和時鐘控制電路，特別涉及適用于通過 與系統(tǒng)時鐘同步進行內(nèi)部電路控制的半導(dǎo)體集成電路裝置的最佳時鐘 信號控制方法及其控制電路。更詳細地說，本發(fā)明涉及在時鐘控制中 使用的時序平均化電路的電路，以及在延遲鎖定環(huán)(Delayed Locked Loop)、相位同步環(huán)、同步延遲電路等的同步電路中使用時序平均化電 路的時鐘控制電路。
在通過與系統(tǒng)時鐘同步進行內(nèi)部電路控制的半導(dǎo)體集成電路中， 在每個時鐘周期，通過實施一定的電路工作，來控制整個內(nèi)部電路。
在這種半導(dǎo)體集成電路中，為了保證包括因系統(tǒng)時鐘的抖動造成 波動時也能工作，因此在時鐘周期中，在實際電路工作中可以使用的 時間應(yīng)為從時鐘周期中扣除抖動部分的時間。
因此，假定在一個時鐘周期內(nèi)實施電路工作中所需最小時間為 Tmin，那么如

圖16所示，時鐘的最小周期t Ckmin必須設(shè)定為在Tmin 中加上抖動時間Tjitter部分的時間Tmin+Tjitter以上。
此外，在以往通過與系統(tǒng)時鐘同步進行內(nèi)部電路控制的半導(dǎo)體集 成電路中，為了減小系統(tǒng)時鐘與內(nèi)部時鐘的延遲時間，同時使時鐘增 倍，而使用了鎖相環(huán)(Phase Locked Loop: PLL(相位同步環(huán)))、延遲鎖 定環(huán)(Delayed Locked Loop: DLL(延遲同步環(huán)))、或同步延遲電路，但 這些時鐘控制電路除了有時會成為時鐘抖動的發(fā)生源外，還存在受系
統(tǒng)時鐘抖動的影響使同步時間變長等同步特性劣化的傾向。
再有，在鎖相環(huán)(Phase Locked Loop: PLL)中，不論怎樣設(shè)定，都 有降低抖動的效果。PLL電路由圖21所示的反饋系統(tǒng)電路構(gòu)成的電壓 控制振蕩電路(VCO)105產(chǎn)生與外部時鐘相等的頻率相位時鐘。此時， 利用相位比較器102、后級的電荷泵103、環(huán)形濾波器104，可以抑制 系統(tǒng)時鐘的抖動成分，抑制由VCO105產(chǎn)生的時鐘抖動。再有，電荷 泵103接受來自相位比較器102的輸出(上升、下降信號等)，使其輸出 節(jié)點充放電，由此將時鐘及與電壓控制振蕩電路105輸出的相位差部 分相對應(yīng)的電壓作為環(huán)形濾波器104的輸入電壓。
但是，由于PLL電路是反饋電路，所以直至?xí)r鐘穩(wěn)定之前，除需 要幾百個循環(huán)至幾千個循環(huán)的長周期外，在抖動過大的情況下存在脫 離鎖定狀態(tài)的可能性。
另一方面，DLL由圖22所示的反饋系統(tǒng)電路構(gòu)成的電壓控制延遲 電路115產(chǎn)生與外部時鐘相等的相位時鐘。因此，存在外部時鐘的抖 動仍然通過延遲電路從時鐘驅(qū)動器106傳遞給內(nèi)部電路的問題。
同步延遲電路是這樣一種電路，使用圖23所示的一對延遲電路列 和時鐘路徑的偽延遲電路(偽輸入緩沖器905A和偽時鐘驅(qū)動器905B), 測定與外部時鐘相等的相位時鐘，并使用一對延遲電路列901、 902和 偽延遲電路，測定從一個時鐘周期tCK部分中扣除偽延遲電路的延遲 時間(tdl+td2)的延遲量tV，作為在一個延遲電路列901中推進的長度， 而用另一個延遲電路列卯2再現(xiàn)該延遲，使內(nèi)部時鐘與外部時鐘同步。
在短時間的同步時間中除去時鐘脈沖相位差的同步延遲電路由于 電路結(jié)構(gòu)簡單，消耗電流少，所以一直用于高速時鐘同步電路。作為 這種同步延遲電路，例如可參照下述文獻。特開平8-237091號公報。 Jin-Man Han等人的"256兆比特同步DKAM等所用的變形最 小化技術(shù)."1996 Symp. on VLSI Circ.第192-193頁。 Richard B. Watson等人的"具有對過程及環(huán)境變化的絕對延 遲調(diào)節(jié)的時鐘緩沖芯片."Proc. of IEEE 1992 CICC(Custum Integrated Circuits Conference)， 25.2. Yoshihiro OKAJIMA等人的"高速同步接口的數(shù)字延遲鎖定 環(huán)及設(shè)計技術(shù)."IEICE TRANS. ELECTRON. VOL. E79-C、 NO.6 1996 年6月，第798-807頁.
如圖23所示，同步延遲電路的基本構(gòu)成如下由用于測定一定時 間差的延遲電路901，再現(xiàn)被測定延遲時間的延遲電路902的一組延遲 電路列、相當于加上輸入緩沖器903和時鐘驅(qū)動器904的延遲時間tdl、 td2的延遲時間tdl+td2的延遲時間的偽延遲電路905。
為了使延遲時間與輸入緩沖器903和時鐘驅(qū)動器904的延遲時間 tdl、td2相等，采用與輸入緩沖器完全相同的電路的偽輸入緩沖器905A 和偽時鐘驅(qū)動器905B構(gòu)成偽延遲電路905的情況很多。
由具有相等的延遲時間的延遲電路列構(gòu)成延遲電路901和延遲電 路902。延遲電路卯l、 902也稱為延遲電路列901、 902。
該延遲電路901和延遲電路902的目的在于用延遲電路901測定 固定的期間，用延遲電路902再現(xiàn)固定的期間。該目的可以這樣實現(xiàn) 在要測定的期間中，使信號在延遲電路901中推進，與信號通過延遲 電路901中的延遲單元數(shù)相等的延遲單元數(shù)量，能在延遲電路卯2中 通過信號。
作為可以在延遲電路902中通過與通過延遲電路901信號的延遲 單元數(shù)相等的延遲單元數(shù)信號的方式，按延遲電路901和延遲電路902
的方向可分為兩類，此外，為了決定延遲電路902的長度，可按選擇
端部或選擇整個路徑分為兩類，每兩類相互分別分類成四類。
就是說，如果按延遲電路901和延遲電路902的方向分類，那么 可這樣分類，即如圖26和圖27所示，為了延遲電路901和延遲電路 902的方向(信號傳輸方向)相等，決定延遲電路902的單元數(shù)，在延遲 電路902的輸出端子側(cè)決定其長度，和如圖24和圖25所示，為了使 延遲電路901和延遲電路卯2的方向(信號傳輸方向)相反，決定延遲電 路902的單元數(shù)，在延遲電路902的輸入端子側(cè)決定其長度。
此外，為了決定延遲電路902的長度，作為依據(jù)選擇端部或選擇 整個路徑的分類，可分類成如圖24和圖27所示的選擇端部方式，和 如圖25和圖26所示的選擇整個路徑方式。
再有，圖24與本發(fā)明者依據(jù)上述文獻[l]特開平8-137019公報中 所述的方式相當。
此外，圖25所示的構(gòu)成與上述文獻[4](IEICE TRANS. ELECTRON., VOL.E79-C、 N0.6, 1996年6月，第798-807頁)所述 的方式相當。
此外，圖26所示的構(gòu)成相當于上述文獻[2] (1996 Symp. On VLSI Circ.第192-193頁)所述的方式。
圖27所示的構(gòu)成相當于上述文獻[3](Proc. Of IEEE 1992 CICC 25.2)和文獻[4](1996 Symp. On VLSI Circ.第112-113頁)所記載的方 式。
下面，用圖28和圖29的模式圖和時序圖說明除去時鐘脈沖相位 差的動作。
(1 ) 不使用同步式延遲電路情況下的時鐘延遲
圖28表示不使用同步延遲電路的情況，如圖28(a)所示，外部時 鐘906經(jīng)輸入緩沖器903、時鐘驅(qū)動器904作為內(nèi)部時鐘卯7使用。此 時，由輸入緩沖器903的延遲時間tdl和時鐘驅(qū)動器904的延遲時間td2 規(guī)定外部時鐘與內(nèi)部時鐘的延遲時間差。該tdl+td2變?yōu)闀r鐘脈沖相位 差。
(2) 采用同步式延遲電路情況下的時鐘延遲除去原理 為了有效地除去這種時鐘脈沖相位差，同步延遲電路利用將時鐘
脈沖輸入給每個時鐘周期tCK的性質(zhì)。就是說，備有 tCK-(tdl+td2;)
的延遲時間的延遲電路，配置在輸入緩沖器(延遲時間tdl)和時鐘 驅(qū)動器(延遲時間td2)之間，使延遲時間之和等于 時鐘周期tCK(=tdl+tCK-(tdl+td2)+td2)。
結(jié)果，從時鐘驅(qū)動器輸出的內(nèi)部時鐘的時序變得與外部時鐘的時 序相等。
(3) 采用同步式延遲電路情況下的時鐘除去方法
圖29表示實際采用同步式延遲電路情況下的時序圖。 同步延遲電路的工作必須要有兩個周期。
最初的第一個周期被用于測定依賴于時鐘周期的延遲時間 tCK-(tdl+td2)和決定再現(xiàn)tCK-(tdl+td2)延遲量的延遲電路的延遲長度。
下一個周期被用于tCK-(tdl+td2)延遲量的使用。
首先，在最初的一個周期中，為了測定取決于時鐘周期的延遲時 間tCK-(tdl+td2)，使用時鐘驅(qū)動器904的偽延遲電路905和延遲電路
列901。
在第二脈沖的輸入緩沖器903輸出之前的一個時鐘周期tCK期間， 外部時鐘906連接的兩個脈沖的第一脈沖的輸入緩沖器903的輸出推 進至偽延遲電路905和延遲電路901，由于偽延遲電路905的延遲時間 為tdl+td2,所以脈沖推進至延遲電路卯l中的時間變?yōu)閠CK-(tdl+td2)。
設(shè)定延遲電路902的延遲時間，以便與脈沖行進至延遲電路901 中的時間tCK-(tdl+td2)相等。
如上所述，該延遲電路902的延遲時間設(shè)定方法大致分為四類， 可以分別實現(xiàn)期望的目的。
在后續(xù)周期中，移出輸入緩沖器903的時鐘通過tCK-(tdl+td2)延 遲量的延遲電路卯2，從時鐘驅(qū)動器904輸出，正好生成時鐘循環(huán)tCK 延遲量的內(nèi)部時鐘907。
通過上述過程，用兩個周期供給沒有時鐘脈沖相位差的內(nèi)部時鐘術(shù)。
這樣，在以往的時鐘控制電路中，為了在內(nèi)部時鐘使用前使外部 時鐘的抖動變小，就必須有PLL電路等反饋電路，該反饋電路必須有 用于穩(wěn)定時鐘的長時鐘周期，除了存在難以實現(xiàn)高速響應(yīng)性外，還存 在因抖動使同步特性劣化的問題。
此外，在DLL的情況下，還存在外部時鐘的抖動仍然直接通過延 遲電路傳送給內(nèi)部電路的問題。
此外，在同步延遲電路中還存在外部時鐘的抖動被放大的問題。
因此，鑒于上述問題，本發(fā)明的目的在于提供降低抖動的時鐘控 制電路和控制方法。
此外，本發(fā)明的目的在于提供降低抖動的延遲鎖定環(huán)電路、相位 同步環(huán)和同步延遲電路。除此之外的本發(fā)明的目的和效果也會從以下 的說明中了解。
為了實現(xiàn)上述目的，本發(fā)明配有相對于按一定時間差輸入的兩個 信號，產(chǎn)生平均化輸入時間差的時間成分信號的時序平均化電路，和 在該電路中供給與時鐘信號不同脈沖的裝置，以便可內(nèi)分不同脈沖之 間的時間差。
此外，本發(fā)明配有相對于按一時間差輸入的兩個信號，產(chǎn)生平均 化輸入時間差的時間成分信號的時序平均化電路，和在該電路中供給 與時鐘信號不同脈沖的電路，將內(nèi)分不同脈沖之間時間差的電路裝載
在DLL電路中，進行在相位比較下使用的外部時鐘輸入和內(nèi)部時鐘輸 入的兩個輸入，將其輸出輸入給電壓控制延遲電路。
本發(fā)明在控制時鐘信號的同步延遲電路中包括第一延遲電路列、
第二延遲電路列、時鐘驅(qū)動器和時序平均化電路，第一延遲電路列在
一定期間推進脈沖或脈沖邊沿，第二延遲電路列輸入來自所述第一延
遲電路列的信號，使與所述第一延遲電路列中與推進的脈沖或脈沖邊
沿長度成比例的長度量、脈沖或脈沖邊沿可以通過，時鐘驅(qū)動器輸出
來自所述第二延遲電路列輸出的內(nèi)部時鐘，而時序平均化電路輸入來
自輸入緩沖器的時鐘信號和與通過所述時鐘驅(qū)動器輸出的內(nèi)部時鐘信 號的具有與所述輸入緩沖器等價延遲時間的偽緩沖器的輸出，生成并
輸出具有內(nèi)分這些信號時間差的時間差信號，
通過偽延遲電路將所述時序平均化電路的輸出供給所述第一延遲 電路列。
再有，也可以在時鐘推進給偽時鐘驅(qū)動器和輸入緩沖器期間使第 一延遲電路列停止。
圖1是說明本發(fā)明實施例的圖。
圖2是說明本發(fā)明實施例的工作原理的時序圖。
圖3是說明本發(fā)明實施例構(gòu)成的圖。
圖4是說明本發(fā)明實施例的圖。
圖5是表示本發(fā)明實施例構(gòu)成的圖。
圖6是表示本發(fā)明實施例構(gòu)成的圖。
圖7是說明本發(fā)明實施例工作的時序圖。
圖8是說明本發(fā)明實施例構(gòu)成的圖。
圖9是說明本發(fā)明實施例構(gòu)成的圖。
圖IO是表示本發(fā)明實施例模擬結(jié)果的信號波形圖。
圖11是表示本發(fā)明實施例模擬結(jié)果的信號波形圖。
圖12是表示本發(fā)明實施例構(gòu)成的圖。
圖13是表示本發(fā)明實施例的固定相位延遲電路構(gòu)成的圖。
圖14是表示本發(fā)明實施例構(gòu)成的圖。
圖15是表示本發(fā)明實施例構(gòu)成的圖。
圖16是說明現(xiàn)有技術(shù)的時序圖。
圖17是表示本發(fā)明實施例的DLL構(gòu)成的圖。
圖18是說明本發(fā)明實施例工作的時序圖。
圖19是表示本發(fā)明實施例的平均化電路構(gòu)成的圖。
圖20是表示本發(fā)明實施例的DLL構(gòu)成的圖。
圖21是表示以往的PLL構(gòu)成的圖。
圖22是表示以往的PLL構(gòu)成的圖。
圖23是表示采用構(gòu)成基礎(chǔ)部分的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖24是表示采用構(gòu)成基礎(chǔ)部分的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖25是表示采用構(gòu)成基礎(chǔ)部分的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖26是表示采用構(gòu)成基礎(chǔ)部分的同步延遲電路的時鐘控制電路
構(gòu)成的圖。
圖27是表示采用構(gòu)成基礎(chǔ)部分的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖28是表示采用構(gòu)成基礎(chǔ)部分的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖29是表示采用構(gòu)成基礎(chǔ)部分的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖30是表示采用本發(fā)明實施例的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖31是說明采用本發(fā)明實施例的同步延遲電路的時鐘控制電路 工作的時序圖。
圖32是表示采用本發(fā)明實施例的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖33是表示采用本發(fā)明實施例的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖34是表示采用本發(fā)明實施例的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖35是表示采用本發(fā)明實施例的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖36是表示采用本發(fā)明實施例的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖37是表示采用本發(fā)明實施例的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖38是表示采用本發(fā)明實施例的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖39是表示采用本發(fā)明實施例的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖40是表示采用本發(fā)明實施例的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖41是表示采用本發(fā)明實施例的同步延遲電路的時鐘控制電路
構(gòu)成的圖。
圖42是表示采用本發(fā)明實施例的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖43是表示采用本發(fā)明實施例的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖44是表示釆用本發(fā)明實施例的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖45是表示采用本發(fā)明實施例的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖46是表示采用本發(fā)明實施例的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖47是表示采用本發(fā)明實施例的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖48是表示采用本發(fā)明實施例的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖49是表示采用本發(fā)明實施例的同步延遲電路的時鐘控制電路 構(gòu)成的圖。
圖50是表示配有本發(fā)明實施例的時序平均化電路的同步延遲電 路構(gòu)成的圖。
圖51是表示配有本發(fā)明實施例的時序平均化電路的同步延遲電 路構(gòu)成的圖。
圖52是表示本發(fā)明實施例的PLL構(gòu)成的圖。
下面，說明本發(fā)明的實施例。
如果參照圖1，那么在本發(fā)明的其一個優(yōu)選實施例中，配有將來
自輸入緩沖器3(或時序分割電路)的時鐘信號的各脈沖之間的周期平均 化的時序平均化電路1，而且，在時序平均化電路1的后面，按照需要， 將時序平均化電路2按級聯(lián)狀態(tài)連接構(gòu)成。
圖2表示說明本發(fā)明實施例工作原理的基本工作信號波形。相對 于正常時鐘(2-l)，例如在輸入包括抖動成分a的時鐘2-2情況下，相對 于正常時鐘(2-l)，相對于周期tCK，抖動成分有tCK+a、 tCK-a的周期。
由于包括該抖動的時鐘(2-2)通過一個圖1的時序平均化電路的一 次抖動校正時鐘(2-3)的抖動成分在時間軸上被平均化，所以變成0.5a。
而且， 一次抖動校正時鐘(2-3)通過后面的時序平均化電路2的二 次抖動校正時鐘(2-4)的抖動成分變?yōu)?.25a。
這樣，利用將時鐘周期平均化的時序平均化電路校正抖動，通過 該時序平均化電路以多級串聯(lián)狀態(tài)連接，使抖動抑制效果成倍增加。
以下，對于本發(fā)明的各種實施例進行說明。 [實施例1-1]
圖3是說明本發(fā)明第一實施例的圖。在本實施例中，采用二相時 鐘進行時鐘信號的時序平均化。因此，在時序平均化電路30K 302的 前級中，配置生成二相時鐘的分頻電路(二分頻電路)300。為了將二相 時鐘的各邊緣時序平均化，由并聯(lián)配置僅與時鐘的相數(shù)相同數(shù)的時序 分割電路304-1、 304-2構(gòu)成時序平均化電路301。同樣，由并聯(lián)配置的 時序分割電路304-3、 304-4構(gòu)成時序平均化電路302，時序分割電路 304-3、 304-4以前級的時序分割電路304-1、 304-2的輸出作為輸入， 輸出將這些輸入時序平均化的信號。時序平均化電路302的時序分割 電路304-3、 304-4的輸出由多路化電路305多路化并輸出，輸出與輸 入時鐘同一頻率的時鐘信號。
圖4是說明本發(fā)明一實施例的時序分割電路(TMD)工作原理的圖。
圖5是表示本發(fā)明一實施例的時序分割電路TMD構(gòu)成一例的圖。
如果參照圖5 ，那么在本發(fā)明的一實施例中，用倒相器INV1 、 INV2 使第一輸入IN1和第二輸入IN2反轉(zhuǎn)，并將其供給漏極共同連接、源 極與電源VCC連接的PMOS晶體管MP1、 MP2的柵極，PMOS晶體 管MP1、 MP2的漏極與源極接地的NMOS晶體管MN1的漏極和電容 器C(或輸出負荷電容器)連接，NMOS晶體管MN1的柵極連接以第一 輸入IN1、第二輸入IN2作為輸入的NOR電路的輸出，PMOS晶體管 MP1、 MP2與NMOS晶體管MN1的連接點(輸出節(jié)點)的電位通過輸出 緩沖器BUF作為邏輯信號輸出給輸出端子OUT。
在第一信號IN1、第二信號IN2內(nèi)，利用脈沖上升沿躍遷時序快 的一方的信號IN1的脈沖上升沿，使PMOS晶體管MP1導(dǎo)通，從電源 經(jīng)PMOS晶體管MPl電流流動，使電容器C(負荷電容器)充電，接著， 利用第二信號IN2的躍遷(脈沖上升沿)使PMOS晶體管MP2導(dǎo)通，通 過導(dǎo)通狀態(tài)的PMOS晶體管MP1、 MP2雙方使電容器C充電,按以該 電容器C(輸出節(jié)點的負荷電容器)的端電壓作為輸入的緩沖器BUF的 閾值電壓輸出邏輯輸出OUT，從第一信號IN1的脈沖上升沿邊開始， 生成具有內(nèi)分所述第一信號IN1和第二信號IN2之間的時間差的信號 OUT。
圖4(c)表示本發(fā)明一實施例中的時序分割原理。參照圖4(a),相 對于有時間差的兩個時鐘信號IN1、 IN2，配置圖5所示構(gòu)成的三個時 序分割電路(TMD),在第一TMD中在其第一、第二輸入端上同時供給 信號IN1,在第二 TMD中在其第一、第二輸入端上供給信號IN1、 IN2, 在第三TMD中在其第一、第二輸入端上同時供給信號IN2的情況下， 第一 第三TMD的輸出0UT1 0UT3的信號波形變?yōu)閳D4(b)所示那樣。
就是說，可以明白，在信號IN1、 IN2之間的脈沖上升沿邊中有時
間差T(與時鐘周期相等)，以信號IN1、 IN2作為輸入的第二 TMD的輸 出OUT2大致在第一 TMD的輸出OUT1和第三TMD的輸出OUT3中 間的時序位置輸出。
圖4(b)的信號波形Al、 A2、 A3是表示在第一至第三TMD中由 圖5的電容器C充電產(chǎn)生的電容器C端子電位的信號波形的圖，將信 號波形Al、 A2、 A3用緩沖器變換成邏輯值的輸出是OUTl OUT3。 信號波形Al、 A3表示在圖5的PMOS晶體管MP1、 MP2同時導(dǎo)通后 由電流il+i2對電容器C充電狀態(tài)的電容器C的端電壓，信號波形A2 表示圖5的PMOS晶體管MP1導(dǎo)通后，由電流il對電容器C充電T 分鐘的時間(該第一期間信號波形A2的斜率比信號波形Al、 A3的斜 率小)，然后，通過PMOS晶體管MP2導(dǎo)通，由電流il+i2對電容器C 充電(該第二期間信號波形A2的斜率與信號波形Al、 A3的斜率相同) 情況下的電容器C的端電壓。
就是說，參照圖5，首先在時鐘周期T期間由一個PMOS晶體管 MP1對電容器C充電，然后，在由PMOS晶體管MP1、 MP2充電下， 如果由最初的兩個PMOS晶體管MP1、MP2進行充電，那么會產(chǎn)生T/2 的時間差(t2-T/2+tl)。
再有，如圖40)所示，在按
tl=C(V/(il+i2)
t2=T+(C(V-il(T)/(il+i2)
=T(i2/(il+i2))+tl t3=T+ C(V/(il+i2) 設(shè)定，il-i2時，變?yōu)?br> t2=tl+T/2。其中，T是時鐘周期(IN1與IN2的時間差)，C是電容 器C的電容值，V是電容器C的電壓，il、 i2是PMOS晶體管MP1、
MP2導(dǎo)通時流動的電流。 [實施例1-2]
圖6是表示本發(fā)明第二實施例的時序分割電路構(gòu)成例的圖。作為 時鐘信號，由于使用二相時鐘，所以變成用互補信號進行時序分割.。 因此，在時序分割電路中，必須有用PM0S晶體管MP1、 MP2中的一 個PMOS晶體管進行充電期間和用兩個PMOS晶體管進行充電的期間， 還必須有將充電電荷放電的期間。
因此，如圖6所示，通過用延遲元件DL1對信號IN1延遲的信號 INld和信號IN1作為輸入的NAND電路的輸出IN1、 INld、 NAND與 形成電容器C充電開關(guān)的PMOS晶體管MP2的柵極連接，用延遲元件 DL2對信號IN2(與信號IN1的時間差為周期tCK)延遲的信號IN2d和 信號IN1作為輸入的NOR電路的輸出IN1、 IN2d、 NOR(信號IN1、 IN2 的周期為2tCK)與形成電容器C充電開關(guān)的PMOS晶體管MP1的柵極 和構(gòu)成電容器C放電幵關(guān)的NMOS晶體管MN1的柵極連接，利用分 別產(chǎn)生單觸發(fā)脈沖，建立用一個PMOS晶體管MP1充電的第一期間， 用兩個PMOS晶體管MP1、 MP2充電的第二期間，和通過NMOS晶體 管MN1導(dǎo)通將充電電荷放電的第三期間。圖7表示圖6所示電路的信 號波形。信號波形Al~3是圖6的節(jié)點A的電壓，而輸出OUT1-3是 緩沖器的輸出。
下面，參照圖8和圖9說明本發(fā)明的第三實施例。在本實施例中， 用四相時鐘進行時序平均化。因此，在時序平均化電路601、 602的前 級，配置用于生成四相時鐘的分頻電路603。為了平均化四相時鐘的各 邊沿的時序，如圖9所示，由僅與時鐘相數(shù)相同數(shù)的并聯(lián)配置的時序 分割電路TMD701-l 701-4構(gòu)成時序平均化電路。時序分割電路 TMD701-l 701-4輸出的各兩對輸出的單觸發(fā)脈沖由NAND1 NAND4 輸出，用NAND5 NAND8分別合成這些輸出的各對輸出，生成減小抖
動的四相時鐘。
在本實施例中，雖增加了時鐘的相數(shù)，但由于采用四相時鐘，不 必產(chǎn)生一個觸發(fā)脈沖，具有可以適用于高頻時鐘的優(yōu)點。
采用上述第一至第三實施例的多相時鐘降低抖動的方法可適用于 時鐘相數(shù)在兩個以上的情況。
此外，由于用時序平均化電路能再生成多相時鐘，所以有可隨意 串聯(lián)連接幾級的優(yōu)點。
圖10和圖11是表示本發(fā)明實施例抖動降低效果電路模擬結(jié)果的 一例。輸入時鐘(圖10上段的信號波形)是四個脈沖中時序一次偏離
lnsec的周期8nsec的時鐘脈沖。在輸入脈沖的眼圖中，可知輸入偏差 的lns用一級時序平均化電路變成約一半，用兩級則再減小一半(參照 圖11)。
下面說明本發(fā)明的第四實施例。圖12是表示本發(fā)明第四實施例構(gòu) 成的圖。如圖12所示，本發(fā)明的第四實施例利用把輸入緩沖器1003 輸入的時鐘進行與該時鐘周期相當?shù)难舆t的固定延遲電路列(360度移 相電路)1001，通過用時序平均化電路1002將相位被延遲360度的時鐘 和未延遲時鐘的輸出進行平均化，以便進行抖動的降低。
作為固定延遲電路列，如圖13所示，在一組延遲電路列內(nèi)，采用 一個延遲電路列91測定時鐘周期，用另一個延遲電路列92進行再現(xiàn) 的電路。在輸入給延遲電路列91的時鐘把時鐘周期tCK部分傳送給延 遲電路列91時，輸入下一個時鐘脈沖，在該位置的鎖存器電路93鎖 存，并由開關(guān)94輸入給延遲電路列92。
在本實施例中，作為時序平均化電路，也可以如圖14所示的構(gòu)成， 以便進行脈沖上升沿、脈沖下降沿兩方的時序平均化。在圖"所示的
電路中，作為并聯(lián)的MOS晶體管，利用NAND門(MN3、 MN1、 MP1 等)、NOR門(MN5、 MP4、 MP2等)的內(nèi)部晶體管。
參照圖14，通過倒相器INV1、 INV2分別將輸入信號IN1、 IN2 連接在其柵極的晶體管MN1、 MN2在輸入信號IN1、 IN2由高電平向 低電平下降時順序?qū)?，由此控制共同連接的輸出端(晶體管MP6的柵 極節(jié)點，其在輸入信號IN1、 IN2為高電平時通過晶體管MP1達到電 源電位VCC)的負荷電容器的電荷放電。如果晶體管MP6的柵極電位 變?yōu)榈碗娖?，那么晶體管MP6導(dǎo)通，倒相器INV5的輸出的脈沖下降 沿的定時被平均化。
通過倒相器INV3、 INV4將輸入信號IN1、 IN2連接到柵極的晶體 管MP5、 MP4在輸入信號IN1、 IN2的低電平向高電平上升時順序?qū)?通，對共同連接的輸出(晶體管MN6的柵極節(jié)點，輸入信號IN1、 IN2 低電平時通過晶體管MN5達到接地電位)進行充電，如果晶體管MN6 的柵極電位變?yōu)楦唠娖剑敲淳w管MN6導(dǎo)通，將倒相器INV5輸出 的脈沖上升沿的時序平均化。
在本實施例中，通過使用與時鐘周期相當?shù)墓潭ㄑ舆t電路列，可 以使輸入給時序平均化電路的時鐘時序差變小，能夠便于用NAND、 NOR等基本邏輯元件實現(xiàn)時序平均化電路。此外，通過使用與時鐘周 期相當?shù)墓潭ㄑ舆t電路列，具有可以擴大相對于時鐘周期的工作范圍 的優(yōu)點。
在本實施例中，固定延遲電路中相位的移動量為360度，但如圖 15所示，也可以串聯(lián)連接兩組實現(xiàn)180度相位移動的電路。下面說明本發(fā)明的第二實施形態(tài)。圖17是表示本發(fā)明實施例的延
遲鎖定環(huán)(Dday Locked Loop; DLL)構(gòu)成的圖。參照圖17，該實施例有 以下構(gòu)成，有平均化時鐘信號的各脈沖間周期的時序平均化電路101， 在相位比較中使用的外部時鐘輸入和內(nèi)部時鐘輸入輸入給時序平均化 電路101，將時序平均化電路101的輸出輸入給電壓控制延遲電路115。
圖18是說明本發(fā)明實施例工作原理的基本工作波形的圖。在DLL 鎖定后，對于正常時鐘(2-l)，例如輸入包括抖動成分a的時鐘(2-2)的 情況下，相對于正常時鐘(2-l)，相對于周期tCK，抖動成分有tCK+a、 tCK-a的周期。包含該抖動的時鐘(2-2)通過一個時序平均化電路的一次 抖動補償時鐘(2-3)的抖動成分變?yōu)?.5a。這樣，利用平均化時鐘周期 補償抖動，有使抖動不斷減小的效果。
下面說明本發(fā)明第二實施形態(tài)的第一實施例。參照圖17，在本實 施例中，通過上述實施例2中的說明，有平均化時鐘信號各脈沖間周 期的時序平均化電路101。此外，DLL由相位檢測電路102、電荷泵103、 環(huán)形濾波器104和電壓控制延遲電路115構(gòu)成，時鐘驅(qū)動器106、輸入 緩沖器107、偽輸入緩沖器108構(gòu)成作為時鐘路徑的反饋電路系統(tǒng)。有 將輸入緩沖器107、偽輸入緩沖器108的輸出輸入給時序平均化電路 101，將時序平均化電路101的輸出輸入給電壓控制延遲電路115的構(gòu) 成。在電壓控制延遲電路115中，根據(jù)環(huán)形濾波器104的輸出電壓， 可變延遲并輸出時序平均化電路101的輸出。
在本實施例中，如圖5所示，時序分割電路TMD由包括并聯(lián)MOS 晶體管MP1、 MP2構(gòu)成。其工作原理前面已經(jīng)說明，而時序分割的原 理，如圖4(b)所示，首先在時鐘周期T期間用一個MOS門對電容器C 充電，然后用兩個MOS充電，這樣與最初就由兩個MOS充電相比， 會產(chǎn)生T/2的時間差。
圖19表示本實施例中使用的時序平均化電路101的電路構(gòu)成的一
例。參照圖19，作為對負荷電容器充電的開關(guān)，由PM0S晶體管MP1、 MP2、 MP3、 MP4四個開關(guān)組構(gòu)成，在信號IN1的脈沖下降沿時，PMOS 晶體管MP1首先導(dǎo)通，用電流il充電，接著利用信號IN2的脈沖下降 沿使PMOS晶體管MP2、 MP3、 MP4三個晶體管也導(dǎo)通，由來自四個 開關(guān)的電流il i4對負荷電容器充電。此外，信號IN1、 IN2同時上升 時，從NM0S晶體管MN1、 MN2、 MN3、 MN4放電。在該電路中， 作為并聯(lián)連接的MOS晶體管，利用作為基本門電路的NAND、 NOR 的內(nèi)部晶體管。
下面說明本發(fā)明第二實施形態(tài)的第二實施例。圖20是表示本發(fā)明 第二實施例構(gòu)成的圖。參照圖20，在本實施例中，作為時序平均化電 路，其時序分割電路采用與圖14相同的電路構(gòu)成，但作為圖14的時 序平均化電路內(nèi)部的NAND電路，使用圖19所示的電路。在該電路中， PM0S晶體管的驅(qū)動能力有在輸入IN1、 IN2時的3倍的構(gòu)成。因此， 時序分割的效果在輸入IN1、 IN2期間IN1輸入和IN2輸入的時序差進 行4分割，此IN2得到具有1/4的IN1時序差的輸出。
因此，通過IN1與輸入緩沖器107連接，IN2與偽輸入緩沖器108 連接，既使外部時鐘的抖動變大，輸入到電壓控制延遲電路115的時 鐘抖動成分也可降低到1/4。
在本實施例中，通過變更時序平均化電路的平均值的獲得比例(兩 個信號時間差的內(nèi)分比例)，具有可以將外部時鐘的抖動降低幾分之一 的作用效果。
〖實施例2-3]
下面，參照圖20說明本發(fā)明第二實施形態(tài)的第三實施例。在本實 施例中，作為DLL、時序平均化電路，釆用與本發(fā)明第2 —1實施例或
所述第2 — 2實施例相同的電路結(jié)構(gòu)。但是，配置了鎖定檢測電路109
和切換電路IIO，在鎖定時刻，將輸入給相位檢測電路102的時鐘也轉(zhuǎn) 換成時序平均化電路IOO的輸出。
在本實施例中，由于外部時鐘不直接輸入給相位檢測電路102， 所以可以抑制抖動對DLL穩(wěn)定工作的影響。
下面說明本發(fā)明第二實施形態(tài)的第四實施例。參照圖52，在本實 施例中，將上述發(fā)明的形態(tài)2用于PLL(相位同步環(huán))電路中，具有平均 化時鐘信號各脈沖間周期的時序平均化電路180， PLL電路由相位檢測 電路102、電荷泵103、環(huán)形濾波器104和電壓控制振蕩電路(VCO)105 構(gòu)成，時鐘驅(qū)動器106、輸入緩沖器107、偽輸入緩沖器108構(gòu)成作為 時鐘路徑的反饋電路系統(tǒng)。輸入緩沖器107、偽輸入緩沖器108的輸出 輸入給時序平均化電路100，將時序平均化電路100的輸出輸入給相位 檢測電路102。在本實施例中，作為時序平均化電路100，例如有圖19 所示的電路構(gòu)成。就是說，在本實施例中，配置鎖定檢測電路109和 切換電路IIO，在鎖定時刻，將輸入相位檢測電路102的時鐘由來自輸 入緩沖器107的時鐘轉(zhuǎn)換成時序平均化電路100的輸出。在本實施例 中，由于外部時鐘不直接輸入給相位檢測電路102，所以可以抑制抖動 對DLL穩(wěn)定工作的影響。
圖30是表示本發(fā)明實施形態(tài)的同步延遲電路構(gòu)成的圖。圖31是 說明時序平均化電路工作原理的時序圖。參照圖30，本發(fā)明的實施例 有這樣的構(gòu)成，具有平均化時鐘信號各脈沖間周期的時序平均化電路 IOOI(參照圖3所示的時序平均化電路結(jié)構(gòu))，將輸入緩沖器903所輸入 的外部時鐘輸入和時鐘驅(qū)動器卯4輸出的內(nèi)部時鐘信號907還輸入給 與輸入緩沖器903具有相同的延遲時間特性，通過偽輸入緩沖器905A 將所得到信號輸入到時序平均化電路1001，將時序平均化電路1001的
輸出通過偽延遲電路905輸入給延遲電路列901。輸入給延遲電路列 901的信號在時鐘周期部分推進時刻通過隨后的時鐘脈沖傳送給延遲 電路列902，在延遲電路列902中把延遲電路列卯l中推進的長度部分 傳送輸出。再有，在偽延遲電路中，輸入緩沖器和時鐘驅(qū)動器的各偽 電路以串聯(lián)形態(tài)連接。
對于本發(fā)明的實施形態(tài)來說，如果參照圖31所示的時序圖說明其 工作原理，那么在同步延遲電路鎖定后，相對于正常時鐘2-l，例如在 輸入包含抖動成分a的時鐘2-2的情況下，相對于正常時鐘，相對于同 步tCK，抖動成分有tCK+a、 tCK-a的周期。包含該抖動的時鐘(2-2)通 過一個時序平均化電路的一次抖動補償時鐘(2-3)的抖動成分變?yōu)?.5a。 這樣，利用平均化時鐘周期的電路校正抖動，對減少抖動很有效果。
圖32是表示本發(fā)明第三實施形態(tài)第一實施例構(gòu)成的圖。本實施例 也把本發(fā)明的平均化電路用于圖24所示的基礎(chǔ)部分。在本實施例中， 使用以兩個信號作為輸入，并輸出內(nèi)分兩個信號時間差的時間差信號 的兩個時序平均化電路IOOI(該時序平均化電路例如由圖3的時序分割 電路構(gòu)成)，兩個時序平均化電路都輸入輸入緩沖器903的輸出和偽輸 入緩沖器905A的輸出，將第一時序平均化電路的輸出輸入給延遲電路 列901，將第二時序平均化電路的輸出作為從延遲電路列901向延遲電 路列902的信號傳送控制用信號(決定延遲長度的信號)來使用。時序平 均化電路IOOI有基本相同的構(gòu)成，具有可以分別設(shè)定兩組輸入信號平 均化(內(nèi)分比例)的構(gòu)成。可以實現(xiàn)按接收時序平均化電路內(nèi)兩組(一對) 的輸入信號的晶體管的大小(例如，晶體管寬度)比例設(shè)定兩個輸入信號 的平均比例、內(nèi)分比例。
于是，通過分別設(shè)定兩個時序平均化電路的平均比例、內(nèi)分比例， 配置兩個時序平均化電路，可以調(diào)整其輸出的相位，并可以抑制相位 誤差的產(chǎn)生。
圖33和圖34表示本發(fā)明第三實施形態(tài)的第二實施例。本實施例 把本發(fā)明的時序平均化電路用于圖25所示的現(xiàn)有技術(shù)。在本實施例中， 也使用兩個時序平均化電路1001。在圖34所示的構(gòu)成中，對來自第二 時序平均化電路的時鐘用1/2分頻電路24分頻，把分頻過的時鐘和其 互補信號作為決定延遲電路列901、 902延遲長度的信號來供給，用合 成器20A合成并取出延遲電路列901、卯2的輸出，由時鐘驅(qū)動器904 作為內(nèi)部時鐘供給。在本實施例中，通過交替使用圖25所示的以往例 的電路，實現(xiàn)連續(xù)工作。
圖35表示本發(fā)明第三實施形態(tài)的第三實施例。本實施例把本發(fā)明 的時序平均化電路用于圖26所示的現(xiàn)有技術(shù)。在本實施例中，也使用 兩個時序平均化電路1001。把來自第二時序平均化電路的時鐘用1/2 分頻電路24分頻，把分頻過的時鐘和其互補信號作為決定延遲電路列 901、 902延遲長度的信號來供給，用合成器20A合成并取出延遲電路 列901、 902的輸出，由時鐘驅(qū)動器904作為內(nèi)部時鐘供給。
圖36表示本發(fā)明第三實施形態(tài)的第四實施例。本實施例把本發(fā)明 的時序平均化電路用于圖27所示的現(xiàn)有技術(shù)。在本實施例中，也使用 兩個時序平均化電路1001。將第一時序平均化電路的輸出由偽延遲電 路卯5輸入給延遲電路列卯l，將第二時序平均化電路的輸出作為控制 從延遲電路列901向延遲電路列902傳送信號的鎖存器電路的控制信 號(決定延遲長度的信號)來使用。
下面說明本發(fā)明第四實施形態(tài)。圖37是表示本發(fā)明第四實施形態(tài) 構(gòu)成的圖。如圖37所示，本發(fā)明的同步延遲電路包括一對延遲電路列
911、912和時鐘路徑延遲量檢測的監(jiān)視器信號發(fā)生電路19(釆用監(jiān)視器 信號發(fā)生電路的同步延遲電路的細節(jié)通過例如本發(fā)明者在特愿平
9-157974號等中詳細披露的引用相同的論述編入本說明書)。
本電路的工作首先使用一個延遲電路列和延遲量檢測電路，測定 從一個周期部分的延遲量中減去時鐘路徑延遲量的延遲量 (Tck《tdl+td2》，作為向延遲電路中信號推進的長度，利用另一個延遲 電路列與原來的時鐘路徑產(chǎn)生與外部時鐘相等相位的時鐘。而且，將 平均化時鐘信號的各脈沖間周期的時序平均化電路1001的輸出，輸入 給延遲電路列和監(jiān)視信號發(fā)生電路19。
用圖37(a)所示的電路構(gòu)成和圖37(b)所示的時序圖說明產(chǎn)生與外 部時鐘相等相位的時鐘動作。
在該電路中，具有由測定固定時間的延遲電路列911和再現(xiàn)被測 定的延遲時間的延遲電路列912構(gòu)成的同步式延遲電路，并由輸入緩 沖器13和時鐘驅(qū)動器14等構(gòu)成。通過使信號從測定延遲電路列911 通過來測定時鐘周期，但在時鐘脈沖向時鐘驅(qū)動器14推進期間和偽輸 入緩沖器15通過期間等造成時鐘脈沖相位差原因的期間，為了不向延 遲電路列911推進信號，應(yīng)停止時鐘周期tCK的測定。
因此，由于對延遲電路列911推進信號期間正好變?yōu)闀r鐘周期tCK 減去輸入緩沖器的延遲時間td2和時鐘驅(qū)動器的延遲時間tdl的時間 tCK-(tdl+td2)，延遲電路列912再現(xiàn)延遲時間也變?yōu)閠CK-(tdl+td2)。結(jié) 果，時鐘脈沖通過輸入緩沖器13、延遲電路列912、時鐘驅(qū)動器14正 好需要一個時鐘，實際上與外部時鐘的脈沖相位差就沒有了。
此外，用RS(復(fù)位和設(shè)置)型觸發(fā)電路等構(gòu)成對時鐘驅(qū)動器14和輸 入緩沖器15推進脈沖期間產(chǎn)生監(jiān)視信號的監(jiān)視信號發(fā)生電路19，在滿 足時鐘驅(qū)動器14和偽輸入緩沖器15的延遲量的時間比時鐘周期tCK
長的情況下，可以停止比時鐘周期tCK長的部分，即可以停止時鐘驅(qū) 動器和輸入緩沖器的測定延遲電路列911中的信號。就是說，在滿足
時鐘驅(qū)動器14和偽輸入緩沖器15的延遲量的時間比時鐘周期tCK長 的情況下，也可以除去時鐘脈沖相位差。
此外，由于圖37(b)所示的時序圖中停止時鐘信號推進的監(jiān)視信號 D監(jiān)視時鐘脈沖通過時鐘驅(qū)動器中的期間，所以從時鐘同步開始，推 進時鐘驅(qū)動器的時序提前為tCK-(tdl+td2)。
因此，在從同步前轉(zhuǎn)換成同步后時，在一個周期中監(jiān)視信號D產(chǎn) 生兩次(時序圖的斜線脈沖信號和其后的脈沖信號)，而在內(nèi)部時鐘的第 一次輸出后，或在第一次監(jiān)視信號D的輸出后，這種現(xiàn)象可以按
(1) 停止時序圖(圖37(b))的斜線監(jiān)視信號D，
(2) 轉(zhuǎn)換時鐘路徑，停止對時鐘驅(qū)動器的脈沖推進 等方法，通過停止圖37所示時序圖的斜線監(jiān)視信號D來避免。
在本實施例中，由于僅產(chǎn)生未除去一次脈沖相位差的時鐘信號， 所以在比第一實施形態(tài)早一個周期的時序中，就可以除去時鐘脈沖相 位差。
時序平均化電路1001與上述各實施例說明的構(gòu)成相同，獲取從外 部時鐘和內(nèi)部時鐘的各自輸入緩沖器13、偽輸入緩沖器14輸出的時序 平均，把時序平均化電路1001的輸出信號輸入給延遲電路列。此外， 是否將時序平均化電路1001的輸出供給延遲電路列911，由切換器10B 轉(zhuǎn)換，從內(nèi)部時鐘經(jīng)延遲電路列輸出時開始，進行時序平均化。
圖38表示本發(fā)明第四實施形態(tài)的第一實施例。參照圖38，本實
施例是將本發(fā)明的平均化電路、和監(jiān)視信號發(fā)生電路構(gòu)成的同步延遲 電路中停止時鐘推進技術(shù)構(gòu)成的上述第四實施形態(tài)的構(gòu)成用于圖24所
示的基礎(chǔ)部分的實施例。在本實施例中，也使用兩個時序平均化電路， 第一、第二時序平均化電路1、 2都輸入輸入緩沖器13的輸出和偽輸 入緩沖器15的輸出，其中一個輸出輸入給延遲電路列11，將另一個輸 出作為從延遲電路列11向12傳送的信號來使用。兩組時序平均化電 路有基本相同的構(gòu)成，但可以分別設(shè)定兩組輸入信號的平均化(內(nèi)分比 例)?？梢詫崿F(xiàn)按接收時序平均化電路內(nèi)的兩組輸入信號的晶體管尺寸 (例如晶體管寬度)的比例設(shè)定兩組輸入信號的平均比例、內(nèi)分比例。
于是，通過各自設(shè)定兩組時序平均化電路的平均化比例、內(nèi)分比 例，可以抑制因配置時序平均化電路而產(chǎn)生的相位誤差。
此外，在本實施例中，是用切換器(圖中未示出)交替進行時序平均 化電路的使用和不使用的構(gòu)成，從內(nèi)部時鐘信號經(jīng)延遲電路列輸出時 幵始，就進行時序的平均化。
圖39表示本發(fā)明第四實施形態(tài)的第二實施例的構(gòu)成。本實施例是 將上述第四實施形態(tài)的構(gòu)成用于圖25所示的基礎(chǔ)部分的實施例。在本 實施例中，也使用兩個時序平均化電路。在圖39所示的構(gòu)成中，通過 分頻時鐘，把圖25所示的基礎(chǔ)部分以兩組交替使用，實現(xiàn)連續(xù)工作。
此外，在時鐘分頻器24中，分別輸入第一、第二時序平均化電路 1、 2的輸出，有在內(nèi)部選擇或在邏輯合成的分頻信號的脈沖上升沿、 脈沖下降沿上可以選擇兩個時序平均化電路輸出中適當時序。該時序 選擇究竟是使外部抖動降低優(yōu)先，還是使相位差的降低優(yōu)先依情況而 定，這里省略其說明。此外，選擇電路本身、分頻電路本身可以用通 常的電路設(shè)計來實現(xiàn)，這里省略說明。用切換器IOB選擇各組兩個延 遲電路列12的輸出，輸入給轉(zhuǎn)換器IOA，并供給時鐘驅(qū)動器14。
圖40表示本發(fā)明第四實施形態(tài)的第三實施例的構(gòu)成。本實施例是
將實施形態(tài)4用于圖26所示的基礎(chǔ)部分的實施例。在本實施例中，也
使用兩個時序平均化電路。
圖41表示本發(fā)明第四實施形態(tài)的第四實施例的構(gòu)成。本實施例是 將實施形態(tài)4用于圖27所示的基礎(chǔ)部分的實施例。在本實施例中，也 使用兩個時序平均化電路。第一、第二時序平均化電路l、 2的輸出用 1/2分頻電路24分頻，作為兩組延遲電路列的延遲電路列11的輸入和 決定的延遲長度的信號來使用，各組延遲電路列12的輸出用切換器 IOB選擇，輸入給切換器10A，并供給時鐘驅(qū)動器14。
下面說明本發(fā)明第五實施形態(tài)。如圖42所示，本發(fā)明第五實施形 態(tài)的同步延遲電路的構(gòu)成具有多個將時鐘信號的各脈沖間周期進行平 均化的時序平均化電路，把來自輸入緩沖器13的外部時鐘信號和來自 偽輸入緩沖器15的內(nèi)部時鐘信號輸入給各時序平均化電路1、 2，將各 個時序平均化電路1、 2的輸出與延遲電路列11、 12和監(jiān)視信號發(fā)生 電路19連接。
第一、第二時序平均化電路1、 2有基本相同的構(gòu)成，但有可以 分別各自設(shè)定兩個輸入信號的平均化(內(nèi)分比例)的構(gòu)成。可以實現(xiàn)按接 收時序平均化電路內(nèi)的兩個輸入信號的晶體管尺寸(例如晶體管寬度) 比例設(shè)定兩個輸入信號的平均比例、內(nèi)分比例。
于是，通過各自設(shè)定兩個時序平均化電路1、 2的平均化比例、內(nèi) 分比例，可以抑制由配置時序平均化電路產(chǎn)生的相位誤差。
圖43表示本發(fā)明第五實施形態(tài)的第一實施例的結(jié)構(gòu)。本實施例是
將第五實施形態(tài)用于圖24所示的基礎(chǔ)部分的實施例。在本實施例中，
配有三個時序平均化電路，時序平均化電路1、 2、 3都輸入輸入緩沖 器13的輸出和偽輸入緩沖器15的輸出，時序平均化電路1的輸出輸 入給延遲電路列11，時序平均化電路2的輸出作為從延遲電路列11向 12的傳送信號來使用，而時序平均化電路3的輸出輸入給監(jiān)視信號發(fā) 生電路19。
此外，構(gòu)成中用轉(zhuǎn)換器(圖中未示出)交替進行時序平均化電路的使 用和不使用，內(nèi)部時鐘信號經(jīng)延遲電路列11、 12從時鐘驅(qū)動器14輸 出時進行時序的平均化。
圖44表示本發(fā)明第五實施形態(tài)的第二實施例的結(jié)構(gòu)。本實施例是 將第五實施形態(tài)用于圖25所示的基礎(chǔ)部分的實施例。在本實施例中， 也使用三個時序平均化電路。在圖44所示的構(gòu)成中，用分頻電路24 對時鐘進行分頻，通過交替使用圖25所示的基礎(chǔ)部分的電路，即兩組 延遲電路列，實現(xiàn)連續(xù)工作。
此外，在時鐘分頻器24中，分別輸入兩個時序平均化電路1、 2 的輸出，在內(nèi)部選擇或在邏輯合成的分頻信號的脈沖上升沿、脈沖下 降沿上可以選擇兩個時序平均化電路輸出中適當時序。該時序選擇依 據(jù)情況使外部抖動降低優(yōu)先，或使相位差的降低優(yōu)先，這里省略其說 明。此外，切換電路本身、分頻電路本身可以用通常的電路設(shè)計來實 現(xiàn)，這里省略說明。
圖45表示本發(fā)明第五實施形態(tài)的第三實施例的結(jié)構(gòu)。本實施例是 將第五實施形態(tài)用于圖26所示的基礎(chǔ)部分的實施例。在本實施例中， 也使用三個時序平均化電路。在本實施例中，將分頻時序平均化電路1、 2輸出的分頻電路24的輸出供給各組延遲電路列，通過切換器IOB，
利用交替選擇各組的延遲電路列12，實現(xiàn)連續(xù)工作。 [實施例5-4]
圖46表示本發(fā)明第五實施形態(tài)的第四實施例的結(jié)構(gòu)。本實施例是 將第五實施形態(tài)用于圖27所示的基礎(chǔ)部分的實施例。在本實施例中， 也使用三個時序平均化電路。時序平均化電路1、 2、 3都把輸入緩沖 器和通過偽輸入緩沖器15的內(nèi)部時鐘17的信號作為輸入，將時鐘控 制方法1的輸出供給延遲電路列11，將時序平均化電路2的輸出作為 從延遲電路列11向延遲電路列12傳送控制的信號來供給，將時序平 均化電路3的輸出供給監(jiān)視信號發(fā)生電路19。
下面說明本發(fā)明第六實施形態(tài)。如圖47所示，本發(fā)明實施形態(tài)的 同步延遲電路對時鐘信號的各脈沖間周期平均化的時序平均化電路并 未以電路塊的形式出現(xiàn)。如圖50所示，時序平均化電路被內(nèi)裝在延遲 電路列中，延遲電路列本身構(gòu)成并聯(lián)配置門電路，有作為時序平均化 電路的功能。
更詳細地說，參照圖50，第一、第二延遲電路列11、 12作為一 級延遲電路，對于輸入信號，配有并聯(lián)配置的第一、第二時鐘倒相器 電路(MNll、 MPll、 MN11C、 MP11C、 MN12、 MP12、 MN12C、 MP12C)， 使第一、第二時鐘倒相器電路的共用連接的輸出節(jié)點(FIn+lb、 Fln+la) 充電，第一延遲電路列11的延遲電路的各級節(jié)點與對應(yīng)的第二延遲電 路列12的各級節(jié)點(BIn+lb、 Bln+la)連接。再有，在圖50所示的構(gòu)成 中，時鐘倒相器的PMOS晶體管MPll、 NMOS晶體管MN11要比激 活和非激活控制晶體管MP11C、MN11C分別更靠近電源和接地端連接 配置。就是說，控制時鐘倒相器的活性和非活性的控制晶體管MP11C、 MN11C要比信號驅(qū)動的CMOS晶體管在電源和接地之間的更內(nèi)側(cè)配 置。參照圖47,由1/2分頻電路分頻來自輸入緩沖器13的外部時鐘輸 入和通過偽輸入緩沖器15的內(nèi)部時鐘信號17的信號，作為兩個輸入 輸入給延遲電路列l(wèi)l。開關(guān)控制晶體管MP11C、 MN11C用圖47所示 的分頻電路24的分頻信號進行導(dǎo)通和截止控制。
并聯(lián)配置的延遲電路列有基本相同的構(gòu)成，但構(gòu)成中根據(jù)晶體管 的尺寸(例如，晶體管的柵極寬度)比例，可以分別單獨設(shè)定時序平均化 的平均比例(內(nèi)分比例)。
在本實施形態(tài)中，由于僅為了時序平均化而未占有時鐘路徑，所 以其優(yōu)點是沒有因時序平均化電路而產(chǎn)生的高速工作限制，并且外部 時鐘和內(nèi)部時鐘的時序差未被限制在時序平均化電路的延遲時間差 內(nèi)。
圖48表示本發(fā)明第六實施形態(tài)的第一實施例的構(gòu)成。在本實施例 中，如圖50所示，時序平均化電路內(nèi)裝在延遲電路列中，延遲電路列 本身構(gòu)成與門電路并聯(lián)配置，有作為時序平均化電路的功能。參照圖 48，將來自輸入緩沖器13的外部時鐘輸入和通過輸入緩沖器15的內(nèi) 部時鐘信號17的信號用1/2分頻電路24分頻，分別作為兩個信號輸入 給兩組延遲電路列的延遲電路列11、 11'，同時作為決定延遲長度的信 號輸入。在由分頻電路24分頻的信號脈沖上升沿、脈沖下降沿上，可 以用切換器10B選擇時序平均化電路的兩組輸出內(nèi)適當?shù)臅r序。該時 序選擇依據(jù)情況使外部抖動降低優(yōu)先，或使相位差的降低優(yōu)先，這里 省略其說明。此外，切換電路、分頻電路本身可以用通常的電路設(shè)計 來實現(xiàn)，這里省略說明。
圖49表示本發(fā)明第六實施形態(tài)的第二實施例。在本實施例中，與 圖48所示的構(gòu)成一樣，在延遲電路列l(wèi)l、 12內(nèi)構(gòu)成時序平均化電路，
而不同點在于，為了使各組延遲電路列11中的時鐘推進在時鐘驅(qū)動器 和偽輸入緩沖器的延遲時間部分停止，對應(yīng)于各組延遲電路列配有兩 個輸出監(jiān)視信號的監(jiān)視信號發(fā)生電路19。
本實施例和實施形態(tài)所表示的是以圖25所示的基礎(chǔ)部分為基礎(chǔ)，
但以圖24、圖27、圖28所示的現(xiàn)有技術(shù)為基礎(chǔ)也可獲得同樣的效果。
此外，上述延遲電路列l(wèi)l、 12由時鐘倒相器構(gòu)成的延遲電路單位 構(gòu)成，在延遲電路串聯(lián)連接的晶體管中，把時序脈沖門的晶體管配置 在輸出端，與延遲電路中的推進相比，時序平均化、時鐘推進的控制 更為優(yōu)先。
僅取出一部分圖50所示的延遲電路列的延遲電路列一個方向部 分，也可以作為同步延遲電路的時序平均化來利用。
此外，為了減少延遲電路列的元件數(shù)，也可以按反復(fù)交替地排列 PMOS、 NMOS晶體管的每一方，構(gòu)成圖50所示的延遲電路列。圖51 表示這種構(gòu)成。利用這種構(gòu)成，元件數(shù)大致減少一半。
參照圖51，延遲電路列11在一級中配有由第一、第二輸入信號 的脈沖下降沿進行導(dǎo)通的第一、第二PMOS開關(guān)MPll、 MP12，對于 第一、第二輸入信號，由于是脈沖下降沿，使所述第一、第二 PMOS 開關(guān)導(dǎo)通，由電源側(cè)對該第一、第二PMOS開關(guān)的共用輸出節(jié)點充電， 在共用連接節(jié)點上，對下級的第一、第二 NMOS開關(guān)MN21、 MN22 進行輸入，利用所述共用連接節(jié)點的脈沖上升沿使下一級的第一、第 二NMOS開關(guān)MN21、 MN22導(dǎo)通，并使其輸出節(jié)點在接地側(cè)放電， 而在與延遲電路列11推進方向相反的方向上傳送信號的延遲電路列12 在與延遲電路列11各級的PMOS開關(guān)MP12、MP13、NMOS開關(guān)MN21、 MN22對應(yīng)的級中配有PMOS開關(guān)MP13、 MP14、 NMOS開關(guān)MN23、 MN24，延遲電路列11的PMOS開關(guān)級的輸出節(jié)點與延遲電路列12中 該級對應(yīng)的PMOS開關(guān)的前級NMOS開關(guān)的輸出節(jié)點連接。在各PMOS 開關(guān)與電源VCC之間，在NMOS開關(guān)和輸出之間，插入控制其通路導(dǎo) 通和斷開的開關(guān)。
此外，為了與長的循環(huán)對應(yīng)，也可以使延遲電路列成環(huán)狀，用計 數(shù)器控制環(huán)中信號循環(huán)的次數(shù)(參照特開平8-137091號公報)。
如以上說明，按照本發(fā)明，相對于按一定時間差輸入的兩個信號， 配有產(chǎn)生具有使輸入時間差平均化的時間差成分信號的平均化電路， 由于通過向該電路供給時鐘信號不同的脈沖，生成內(nèi)分不同脈沖間時 間差的時鐘信號，所以不使用PLL等反饋電路就具有可以減小時鐘信 號抖動的效果。
此外，按照本發(fā)明，通過串聯(lián)連接時序平均化電路，具有可以使 抖動降低效果成倍增加的效果。
而且，按照本發(fā)明，通過使用分頻時鐘的多相時鐘，可以使用將 MOS晶體管簡單并聯(lián)配置的時序平均化電路。
而且，通過增加多相時鐘的相數(shù)，還可以用于高頻時鐘信號。
再有，按照本發(fā)明，通過使用固定延遲電路列，可以用NAND、 NOR的簡單構(gòu)成實現(xiàn)時序平均化電路。
而且，按照本發(fā)明，提供一種方式，具有對于按一定時間差輸入 的兩個信號，產(chǎn)生有將輸入時間差平均化的時間成分信號的電路；和 對該電路供給與時鐘信號不同脈沖的電路，把內(nèi)分不同脈沖間時間差 的電路裝載在DLL電路中；并把相位比較中使用的外部時鐘輸入和內(nèi) 部時鐘輸入輸入給內(nèi)分該不同脈沖間時間差的電路；把其輸出輸入給 電壓控制延遲電路。所以通過使內(nèi)部時鐘和內(nèi)分進行平均化，使之取
得了降低時鐘信號抖動的效果。
此外，按照本發(fā)明，在利用內(nèi)部時鐘和內(nèi)分，進行平均化時鐘信 號的抖動時，通過獲得內(nèi)分比例，以便內(nèi)部時鐘的時序成分變大，可 以使抖動降低效果成倍增加。
而且，按照本發(fā)明，在進行鎖定后，通過將進入相位比較電路的 信號從外部時鐘切換成內(nèi)分外部時鐘和內(nèi)部時鐘的信號，可以降低外
部時鐘的抖動對DLL或PLL電路穩(wěn)定工作產(chǎn)生的影響。
而且，按照本發(fā)明，通過在同步延遲電路中配有平均化電路，具 有降低內(nèi)部時鐘的抖動成分的效果。
權(quán)利要求
1.一種時鐘控制電路，該時鐘控制電路是由輸入的外部時鐘生成內(nèi)部時鐘的半導(dǎo)體集成電路裝置的時鐘控制電路，其特征在于，該時鐘控制電路包括(a)延遲鎖定環(huán)電路，其至少配有相位差檢測電路、電荷泵、環(huán)形濾波器和以所述環(huán)形濾波器的輸出作為控制電壓輸入而使輸入信號的延遲改變的電壓控制延遲電路，(b)時序平均化電路，其配有相對于按一時間差輸入的兩個信號，產(chǎn)生具有按預(yù)定比例內(nèi)分所述兩個信號時間差的時間差信號；(c)所述電壓控制延遲電路的輸出通過時鐘驅(qū)動器作為內(nèi)部時鐘供給，(d)作為輸入給所述相位差檢測電路的信號，將通過輸入緩沖器輸入的外部時鐘的時鐘信號和使所述內(nèi)部時鐘通過具有與所述輸入緩沖器等價延遲時間的偽輸入緩沖器電路的信號提供給所述時序平均化電路，將所述時序平均化電路的輸出作為輸入信號供給所述電壓控制延遲電路。
2. 如權(quán)利要求l所述的時鐘控制電路，其特征在于，在輸入來自 所述輸入緩沖器的外部時鐘和從所述電壓控制延遲電路經(jīng)所述時鐘驅(qū) 動器和偽輸入緩沖器電路供給的內(nèi)部時鐘信號的所述時序平均化電路 中，作為內(nèi)分時間差的比例，獲得內(nèi)分比例，以便所述內(nèi)部時鐘信號 的時序變大。
3. 如權(quán)利要求l所述的時鐘控制電路，其特征在于，該時鐘控制 電路具有(e) 利用所述相位檢測電路的輸出檢測鎖定狀態(tài)的鎖定檢測電路，和(f) 對所述相位差檢測電路供給所述外部時鐘或所述時序平均化電 路輸出的其中之一的切換電路， (g)時鐘檢測后，所述切換電路將供給所述相位差檢測電路的信號 切換成由所述輸入緩沖器輸入的外部時鐘、所述時序平均化電路產(chǎn)生 的內(nèi)分所述外部時鐘與所述內(nèi)部時鐘時間差的信號。
4. 一種延遲鎖定環(huán)電路，其特征在于，該電路有這樣的結(jié)構(gòu)(a) 該延遲鎖定環(huán)電路至少包括相位差檢測電路，電荷泵，環(huán)形濾 波器和以所述環(huán)形濾波器的輸出作為輸入使輸入信號的延遲改變的電 壓控制延遲電路，(b) 配有時序平均化電路，相對于按一時間差輸入的兩個信號，產(chǎn) 生具有按預(yù)定比例內(nèi)分所述時間差的時間差信號，(C)在所述時序平均化電路中，供給輸入給所述相位差檢測電路的 外部時鐘信號和來自所述電壓控制延遲電路的輸出信號，將所述時序 平均化電路的輸出作為輸入信號供給所述電壓控制延遲電路。
5. 如權(quán)利要求4所述的延遲鎖定環(huán)電路，其特征在于，該電路還有(d) 鎖定檢測電路，依據(jù)所述相位差檢測電路的輸出檢測鎖定狀態(tài)，(e) 切換電路，對所述相位差檢測電路供給所述外部時鐘或所述時序平均化電路輸出的其中一個，(f) 在鎖定檢測后，所述切換電路將供給所述相位差檢測電路的信 號切換成由所述時序平均化電路根據(jù)外部時鐘而輸出的信號。
6. —種時鐘控制電路，該電路是依據(jù)輸入的外部時鐘生成內(nèi)部時 鐘的半導(dǎo)體集成電路裝置，其特征在于，該電路包括(a) 相位同步環(huán)電路，至少包括相位差檢測電路，電荷泵，環(huán)形濾 波器和電壓控制振蕩電路；(b) 時序平均化電路，相對于按一時間差輸入的兩個信號，產(chǎn)生具 有按預(yù)定比例內(nèi)分所述時間差的時間差信號 ，(c) 將通過輸入緩沖器輸入的外部時鐘的時鐘信號以及由所述電壓 控制振蕩電路的輸出信號通過時鐘驅(qū)動器所輸出的內(nèi)部時鐘再經(jīng)過偽 輸入緩沖器后的信號供給所述時序平均化電路，所述偽輸入緩沖器具 有與所述輸入緩沖器相同的延遲時間；(d) 時鐘檢測電路，依據(jù)所述相位差檢測電路的輸出檢測時鐘狀態(tài)；(e) 切換電路，對所述相位差檢測電路供給所述外部時鐘或所述時 序平均化電路輸出的其中一個；(f) 在時鐘檢測后，所述切換電路將供給所述相位差檢測電路的信 號切換成由所述外部時鐘、所述時序平均化電路輸出的信號。
7. —種相位同步環(huán)電路，該電路至少包括相位差檢測電路，電荷泵，環(huán)形濾波器和電壓控制振蕩電路，其特征在于，(a) 配有時序平均化電路，相對于按一時間差輸入的兩個信號，產(chǎn) 生具有按預(yù)定比例內(nèi)分所述時間差的時間差信號，(b) 在所述時序平均化電路中，供給外部時鐘信號和來自所述電壓 控制振蕩電路的輸出信號，將所述時序平均化電路的輸出作為輸入供 給所述相位差檢測電路的一方。
8. 如權(quán)利要求7所述的相位同步環(huán)電路，其特征在于，該電路還有(c) 鎖定檢測電路，依據(jù)所述相位差檢測電路的輸出檢測鎖定狀態(tài)，(d) 切換電路，對所述相位差檢測電路供給所述外部時鐘或所述時 序平均化電路輸出的其中一個，(e) 在鎖定檢測后，所述切換電路將供給所述相位差檢測電路的信 號切換為由所述時序平均化電路根據(jù)所述外部時鐘輸出的信號。
9. 一種時鐘控制電路，該電路用于輸入外部時鐘并生成內(nèi)部時鐘 的半導(dǎo)體集成電路裝置的時鐘控制電路，其特征在于，該電路包括(a) 同步延遲電路，(b) 第一延遲電路列，推進固定周期脈沖或脈沖邊沿，(c) 第二延遲電路列，使所述第一延遲電路列中與推進的脈沖或脈 沖邊沿長度成比例的長度部分、脈沖或脈沖邊沿可以通過， (d) 時鐘驅(qū)動器，輸出由所述第二延遲電路列輸出的內(nèi)部時鐘，和(e) 時序平均化電路，輸入來自輸入緩沖器的時鐘信號和通過所述 時鐘驅(qū)動器輸出的具有與所述輸入緩沖器相同延遲時間的通過偽輸入 緩沖器的內(nèi)部時鐘信號，生成并輸出具有按預(yù)定比例內(nèi)分這兩個信號 時間差的時間差信號，(f) 將所述時序平均化電路的輸出通過偽延遲電路供給所述第一延 遲電路列。
10. —種時鐘控制電路，該電路用于輸入外部時鐘并生成內(nèi)部時 鐘的半導(dǎo)體集成電路裝置的時鐘控制電路，其特征在于，該電路包括(a) 同步延遲電路，(b) 第一延遲電路列，使得脈沖或脈沖邊沿以固定周期傳播，(c) 第二延遲電路列，使得脈沖或脈沖邊沿能夠沿與通過所述第一 延遲電路列的所述脈沖或脈沖邊所沿的長度相等的長度通過，(d) 時鐘驅(qū)動器，輸出由所述第二延遲電路列輸出的內(nèi)部時鐘，和(e) 第一、第二時序平均化電路，輸入來自輸入緩沖器的外部時鐘 信號和通過所述時鐘驅(qū)動器輸出的具有與所述輸入緩沖器相同延遲時 間的通過偽輸入緩沖器的內(nèi)部時鐘信號，生成并輸出具有內(nèi)分這些信 號時間差的時間差信號，(f) 將所述時序平均化電路的輸出通過偽延遲電路供給所述第一延 遲電路列，(g) 將所述第二時序平均化電路的輸出作為控制從所述第一延遲電 路列向第二延遲電路列信號傳輸?shù)目刂菩盘柟┙o。
11. 一種時鐘控制電路，該電路用于輸入外部時鐘并生成內(nèi)部時 鐘的半導(dǎo)體集成電路裝置的時鐘控制電路，其特征在于，該電路包括(a) 同步延遲電路，(b) 配有兩組以第一延遲電路列和第二延遲電路列為一組的延遲電 路列，第一延遲電路列使得脈沖或脈沖邊沿以固定周期傳播，而第二 延遲電路列使得脈沖或脈沖邊沿能夠沿與通過所述第一延遲電路列的 所述脈沖或脈沖邊所沿的長度相等的長度通過，(C)第一、第二時序平均化電路，輸入來自輸入緩沖器的外部時鐘 信號和通過所述時鐘驅(qū)動器輸出的具有與所述輸入緩沖器相同延遲時 間的通過偽輸入緩沖器的內(nèi)部時鐘信號，生成并輸出具有內(nèi)分這些信 號時間差的時間差信號，(d) 將所述第一時序平均化電路的輸出通過偽延遲電路供給各組所 述第一延遲電路列，(e) 將用分頻電路分頻的所述第二時序平均化電路輸出的分頻信號 作為控制信號來供給，以控制從各組第一延遲電路列向所述第二延遲 電路列的信號傳輸，(f) 將相互切換所述各組的所述第二延遲電路列輸出的切換裝置的 輸出供給時鐘驅(qū)動器，并作為來自所述時鐘驅(qū)動器的內(nèi)部時鐘來輸出。
12. 如權(quán)利要求9、 10、 11中任何一項所述的時鐘控制電路，其特征在于，由偽輸入緩沖器和偽時鐘驅(qū)動器電路構(gòu)成所述偽延遲電路。
13. —種時鐘控制電路，該電路用于輸入外部時鐘并生成內(nèi)部時 鐘的半導(dǎo)體集成電路裝置的時鐘控制電路，其特征在于，該電路包括(a) 同步延遲電路，(b) 第一延遲電路列，使得脈沖或脈沖邊沿以固定周期傳播，(c) 第二延遲電路列，使得脈沖或脈沖邊沿能夠沿與通過所述第一 延遲電路列的所述脈沖或脈沖邊所沿的長度相等的長度通過，(d) 監(jiān)視信號發(fā)生電路，在對與輸入外部時鐘的輸入緩沖器等效的 偽輸入緩沖器和時鐘驅(qū)動器推進時鐘脈沖期間，輸出監(jiān)視信號，(e) 時序平均化電路，輸入來自所述輸入緩沖器的時鐘信號和通過 所述時鐘驅(qū)動器輸出的具有與所述輸入緩沖器相同延遲時間的通過偽 輸入緩沖器的內(nèi)部時鐘信號，生成具有內(nèi)分這兩個信號時間差的時間 差信號，并輸出給所述第一延遲電路列，(f) 在所述監(jiān)視信號輸出中，在所述第一延遲電路列中停止脈沖或 脈沖邊沿的推進， (g) 第一切換電路，選擇來自所述輸入緩沖器的時鐘和所述時序平 均化電路輸出的一個供給所述第一延遲電路列。
14. 如權(quán)利要求13所述的時鐘控制電路，其特征在于，該時鐘控 制電路包括(h) 第二切換電路，選擇并輸出所述第一切換電路的輸出和所述第 二延遲電路列輸出中的一個。
15. 如權(quán)利要求14所述的時鐘控制電路，其特征在于，將所述第一切換電路的輸出和通過所述時鐘驅(qū)動器及所述偽輸入緩沖器輸入給 所述時序平均化電路的輸入信號供給所述監(jiān)視信號發(fā)生電路。
16. —種時鐘控制電路，該電路用于輸入外部時鐘并生成內(nèi)部時鐘的半導(dǎo)體集成電路裝置的時鐘控制電路，其特征在于，該電路包括(a) 同步延遲電路，(b) 第一延遲電路列，使得脈沖或脈沖邊沿以固定周期傳播，(c) 第二延遲電路列，使得脈沖或脈沖邊沿能夠沿與通過所述第一 延遲電路列的所述脈沖或脈沖邊所沿的長度相等的長度通過，(d) 監(jiān)視信號發(fā)生電路，在對與輸入外部時鐘的輸入緩沖器等效的 偽輸入緩沖器和時鐘驅(qū)動器推進時鐘脈沖期間，輸出監(jiān)視信號，(e) 第一、第二時序平均化電路，輸入來自所述輸入緩沖器的時鐘 信號和通過時鐘驅(qū)動器輸出的內(nèi)部時鐘信號從所述偽輸入緩沖器的輸 出，生成具有內(nèi)分這些信號時間差的時間差信號，并輸出給所述第一 延遲電路列，(f) 將所述第一時序平均化電路的輸出供給各組所述第一延遲電路列，(g) 把所述第二時序平均化電路的輸出作為控制從各組第一延遲電 路列向所述第二延遲電路列傳送時鐘信號的信號來使用，(h) 在所述監(jiān)視信號輸出中，在所述第一延遲電路列中停止脈沖或 脈沖邊沿的推進， (i)配有切換電路，切換所述第二延遲電路列的輸出和所述輸入緩 沖器的輸出，并供給所述時鐘驅(qū)動器。
17. —種時鐘控制電路，該電路用于輸入外部時鐘并生成內(nèi)部時 鐘的半導(dǎo)體集成電路裝置的時鐘控制電路，其特征在于，該電路包括(a) 同步延遲電路，(b) 配有兩組將第一延遲電路列和第二延遲電路列作為一組的延遲 電路列，第一延遲電路列使得脈沖或脈沖邊沿以固定周期傳播，而第 二延遲電路列使得脈沖或脈沖邊沿能夠沿與通過所述第一延遲電路列 的所述脈沖或脈沖邊所沿的長度相等的長度通過，(C)第一、第二時序平均化電路，輸入來自所述輸入緩沖器的時鐘 信號和通過時鐘驅(qū)動器輸出的具有與所述輸入緩沖器相同延遲時間的 通過偽輸入緩沖器的內(nèi)部時鐘信號，生成并輸出具有內(nèi)分這兩個信號 時間差的時間差信號，(d) 配有分頻電路，將所述第一、第二時序平均化電路的輸出分頻，(e) 把用所述分頻電路分頻所述第一、第二時序平均化電路輸出的分頻信號分別作為從所述第一延遲電路列的輸入、各組第一延遲電路 列向所述第二延遲電路列傳送時鐘信號的信號來使用，(f) 第一切換電路，用每周期交替切換器切換來自所述各組的所述 第二延遲電路列的輸出，(g) 第二切換電路，選擇所述輸入緩沖器輸出和所述第一切換電路 輸出的其中一個，并供給所述時鐘驅(qū)動器。
18. —種時鐘控制電路，該電路用于輸入外部時鐘并生成內(nèi)部時鐘的半導(dǎo)體集成電路裝置的時鐘控制電路，其特征在于，該電路有以下結(jié)構(gòu)(a) 同步延遲電路，(b) 第一延遲電路列，使得脈沖或脈沖邊沿以固定周期傳播，(c) 第二延遲電路列，使得脈沖或脈沖邊沿能夠沿與通過所述第一 延遲電路列的所述脈沖或脈沖邊所沿的長度相等的長度通過， (d) 監(jiān)視信號發(fā)生電路，在對與輸入緩沖器等效的偽輸入緩沖器和 時鐘驅(qū)動器推進時鐘脈沖期間，輸出監(jiān)視信號，(e) 第一、第二時序平均化電路，輸入來自所述輸入緩沖器的時鐘 信號和通過時鐘驅(qū)動器輸出的內(nèi)部時鐘信號從所述偽輸入緩沖器的輸 出,生成具有按預(yù)訂比例內(nèi)分這兩個信號時間差的時間差信號，并輸 出給所述第一延遲電路列，(f) 第一切換電路，選擇所述輸入緩沖器的輸出和所述第一時序平 均化電路輸出的其中一個，并供給所述第一延遲電路列，(g) 第二切換電路，切換所述第一切換電路的輸出和所述第二延遲 電路列的輸出，并輸出給所述時鐘驅(qū)動器，Ol)將所述第二時序平均化電路的輸出和所述第二切換電路的輸出 與所述監(jiān)視信號發(fā)生電路連接，(i)在所述監(jiān)視信號輸出中，在所述第一延遲電路列中停止脈沖或 脈沖邊沿的推進。
19. 一種時鐘控制電路，該電路用于輸入外部時鐘并生成內(nèi)部時鐘的半導(dǎo)體集成電路裝置的時鐘控制電路，其特征在于，該電路有以下結(jié)構(gòu)(a) 同步延遲電路，(b) 第一延遲電路列，使得脈沖或脈沖邊沿以固定周期傳播，(c) 第二延遲電路列，使得脈沖或脈沖邊沿能夠沿與通過所述第一延遲電路列的所述脈沖或脈沖邊所沿的長度相等的長度通過，(d) 監(jiān)視信號發(fā)生電路，在對與輸入緩沖器等效的偽輸入緩沖器和 時鐘驅(qū)動器推進時鐘脈沖期間，輸出監(jiān)視信號，(e) 第一、第二、第三時序平均化電路，輸入來自所述輸入緩沖器 的時鐘信號和通過時鐘驅(qū)動器輸出的內(nèi)部時鐘信號從所述偽輸入緩沖 器的輸出，生成具有按預(yù)訂比例內(nèi)分這兩個信號時間差的時間差信號， 并輸出給所述第一延遲電路列，(f) 將所述第一時序平均化電路的輸出輸入給所述第一延遲電路列， (g) 把所述第二時序平均化電路的輸出作為控制從第一延遲電路列 向所述第二延遲電路列傳送時鐘信號的信號來使用，(h) 將所述第三時序平均化電路的輸出與所述監(jiān)視信號發(fā)生電路連接，(i) 配有切換電路，切換所述第二延遲電路列的輸出和來自所述輸 入緩沖器的輸出，(j)在所述監(jiān)視信號輸出中，在所述第一延遲電路列中停止脈沖或 脈沖邊沿的推進。
20. 如權(quán)利要求9至11或13至19中任何一項所述的時鐘控制電 路，其特征在于，構(gòu)成所述第一延遲電路列的延遲電路元件由受所述 監(jiān)視信號控制的時鐘倒相器組成。
21. —種時鐘控制電路，該電路用于輸入外部時鐘并生成內(nèi)部時 鐘的半導(dǎo)體集成電路裝置的時鐘控制電路，其特征在于，該電路有以 下結(jié)構(gòu)(a) 同步延遲電路，(b) 配有兩組將第一延遲電路列和第二延遲電路列作為一 組的延遲 電路列，第一延遲電路列使得脈沖或脈沖邊沿以固定周期傳播，而第 二延遲電路列使得脈沖或脈沖邊沿能夠沿與通過所述第一延遲電路列 的所述脈沖或脈沖邊所沿的長度相等的長度通過，(c) 所述各組延遲電路列包括輸入兩個輸入信號并按預(yù)定比例內(nèi)分 其時間差的時序平均化電路，(d) 配有監(jiān)視信號發(fā)生電路，在對與輸入緩沖器等效的偽輸入緩沖 器和時鐘驅(qū)動器推進時鐘脈沖期間，輸出監(jiān)視信號，(e) 將所述輸入緩沖器的輸出輸入給分頻電路，(f) 將所述輸入緩沖器的輸出通過第一切換電路并通過時鐘驅(qū)動器 作為內(nèi)部時鐘來輸出，同時通過所述偽輸入緩沖器輸入給第二分頻電 路和監(jiān)視信號發(fā)生電路，(g) 將所述分頻電路的分頻輸出供給各組所述第一延遲電路列，同 時由各組所述第一延遲電路列供給第二延遲電路列的傳送控制信號，(h) 配有第二切換電路，切換所述各組第二延遲電路列的輸出，(i) 將所述第二切換電路的輸出和所述輸入緩沖器的輸出供給所述 第一切換電路。
22. 如權(quán)利要求21所述的時鐘控制電路，其特征在于，構(gòu)成這樣 的控制結(jié)構(gòu)，在第一個所述監(jiān)視信號輸出后，控制停止隨后的監(jiān)視信 號。
23. 如權(quán)利要求21所述的時鐘控制電路，其特征在于，所述各組 延遲電路列包括多個時序平均化電路，可分別獨立設(shè)定所述各時序平 均化電路的內(nèi)分比例。
24. 如權(quán)利要求21所述的時鐘控制電路，其特征在于，作為一級 延遲電路，所述第一、第二延遲電路列配有相對于輸入信號并聯(lián)配置 的第一、第二時鐘倒相器電路，將所述第一、第二時鐘倒相器電路的 共用輸出節(jié)點與下級連接，所述第一延遲電路列的某級節(jié)點與對應(yīng)的所述第二延遲電路列級 的節(jié)點連接。
25. 如權(quán)利要求21所述的時鐘控制電路，其特征在于還包括 (j)推進固定周期信號的第一延遲電路列在一級延遲電路中配有通過第一、第二輸入信號的脈沖下降沿導(dǎo)通的第一、第二 PMOS開關(guān)， 按照所述第一、第二輸入信號中的脈沖下降沿，通過所述第一、第二 PMOS開關(guān)進行導(dǎo)通，從電源側(cè)使所述第一、第二 PMOS開關(guān)的共用 輸出節(jié)點充電，(k)所述共用輸出節(jié)點被輸入給下級的第一、第二NMOS開關(guān)，通 過所述共用輸出節(jié)點的脈沖上升沿使所述下級的第一、第二 NMOS開 關(guān)導(dǎo)通，使其輸出節(jié)點對接地側(cè)放電，(l)在與所述第一延遲電路列推進方向相反的方向上，傳送信號的 第二延遲電路列在與所述第一延遲電路列的各級PMOS開關(guān)、NMOS 幵關(guān)對應(yīng)的級中分別配有PMOS開關(guān)、NMOS開關(guān)，(m)所述第一延遲電路列的PMOS開關(guān)級的輸出節(jié)點在所述第二 延遲電路列中與該級對應(yīng)的PMOS開關(guān)前級的NMOS開關(guān)的輸出節(jié)點 連接。
26. 如權(quán)利要求23所述的時鐘控制電路，其特征在于，配有通過 所述監(jiān)視信號分別使所述各級PMOS開關(guān)和電源間的通路以及由輸出 負載經(jīng)過NMOS開關(guān)至接地的通路導(dǎo)通和關(guān)斷的開關(guān)。
27. —種同步延遲電路，其特征在于，在構(gòu)成延遲電路列的延遲 電路元件中，由PMOS晶體管、NMOS晶體管交替驅(qū)動輸入的時鐘信 號。
28. —種同步延遲電路，其特征在于，在同步延遲電路中包括(a) 第一延遲電路列，使得脈沖或脈沖邊沿以固定周期傳播，和(b) 第二延遲電路列，從與所述第一延遲電路列信號推進位置對應(yīng) 的級開始，使得脈沖或脈沖邊沿能夠沿與通過所述第一延遲電路列的 所述脈沖或脈沖邊所沿的長度相等的長度通過，(c) 所述第一、第二延遲電路列配有輸出內(nèi)分兩個輸入信號時間差 的時間差信號的時序平均化電路。
29. 如權(quán)利要求28所述的同步延遲電路，其特征在于，所述各組 延遲電路列包括多個時序平均化電路，可分別獨立設(shè)定所述各時序平 均化電路的內(nèi)分比例。
30. 如權(quán)利要求28所述的同步延遲電路，其特征在于，按串聯(lián)狀 態(tài)連接包括輸出內(nèi)分兩個輸入信號時間差的時間差信號的時序平均化 電路的延遲電路列。
31. 如權(quán)利要求28所述的同步延遲電路，其特征在于，作為一級 延遲電路，所述第一、第二延遲電路列配有相對于輸入信號并聯(lián)配置 的第一、第二時鐘倒相器電路，并將所述第一、第二時鐘倒相器電路 的共用節(jié)點與下級連接，將所述第一延遲電路列的某級節(jié)點與對應(yīng)的所述第二延遲電路列 級的節(jié)點連接。
32. —種同步延遲電路，其特征在于，(a) 推進固定周期信號的第一延遲電路列在一級延遲電路列中配有 通過第一、第二輸入信號的脈沖下降沿進行導(dǎo)通的第一、第二晶體管(充 電開關(guān))，在所述第一、第二輸入信號中，按照脈沖上升沿，通過所述 第一、第二晶體管依次導(dǎo)通，從電源側(cè)使所述第一、第二晶體管的共 用輸出節(jié)點充電，(b) 將所述共用輸出節(jié)點輸入給下級的第一、第二晶體管(放電開 關(guān))，通過所述共用輸出節(jié)點的脈沖上升沿，所述下級的第一、第二晶 體管導(dǎo)通，使其輸出節(jié)點在接地側(cè)放電，(c) 在與所述第一延遲電路列推進方向相反的方向上，傳送信號的 第二延遲電路列配有與所述第一延遲電路列的各級充電開關(guān)、放電開 關(guān)對應(yīng)的充電開關(guān)、放電開關(guān)，(d) 所述第一延遲電路列各級充電開關(guān)的輸出節(jié)點與所述第二延遲 電路列中對應(yīng)該級充電開關(guān)的前級放電開關(guān)的輸出節(jié)點連接。
全文摘要
提供降低抖動的時鐘控制電路及其控制方法。至少配有一個平均化電路，該電路相對于由第一和第二輸入端輸入的第一和第二信號，生成具有內(nèi)分所述第一和第二信號時間差的時間差信號，并從輸出端輸出，在所述平均化電路的第一和第二輸入端上，輸入第一和第二時鐘信號，生成將所述第一和第二時鐘信號脈沖間的時間差平均化的時鐘。
文檔編號H03K5/135GK101106370SQ200710139979
公開日2008年1月16日 申請日期1999年6月14日 優(yōu)先權(quán)日1998年6月12日
發(fā)明者佐伯貴范 申請人:恩益禧電子股份有限公司