專利名稱：：分頻器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明有關(guān)一種分頻器(fr叫uencydivider),特別是一種適用于鎖相環(huán)^各中的雙才莫(dual-moduliis)N/(N+0.5)分頻器。
背景技術(shù)：
：鎖相環(huán)路(phaselockedloop,PLL)普遍使用于現(xiàn)代的集成電i各或系統(tǒng)中，例如于通訊系統(tǒng)中用以同步4妻收器的時脈。圖l顯示鎖相環(huán)路的方塊圖。分頻器(frequencydivider)IO將壓控振蕩器(VCO)12的輸出頻率予以分頻(或降頻)。經(jīng)分頻后的信號與一參考頻率信號14共同反饋至鑒相器(phasedetector)16作相位差的檢測。經(jīng)相4全測后的信號通過一環(huán)路濾波器(loopfilter)18將噪聲予以濾除后，反饋至壓控振蕩器12控制其頻率輸出。上述的分頻器10于鎖相環(huán)路中形成一負(fù)反饋，用以將壓控振蕩器(VCO)12鎖定于特定頻率。在現(xiàn)今的通訊系統(tǒng)中，分頻器10還需要具有鎖定多種頻率的功能，且能夠切換于這些頻率之間，使得鎖相環(huán)路可作為一種頻率合成器(fr叫uencysynthesizer)使用。圖2顯示一傳統(tǒng)雙模(dual_modulus)N/(N+l)分頻器，其可將頻率除以N或N+1;其中，N為整數(shù)，因此這一類分頻器又稱為整數(shù)(integerdivider)分頻器。圖示為2/3分頻器，左邊的觸發(fā)器20產(chǎn)生除2頻率輸出，而右邊觸發(fā)器22則產(chǎn)生除3頻率輸出。圖3顯示傳統(tǒng)鎖相環(huán)路中所使用的雙模(dual-modulus)N/(N+1)分頻器，其包括雙模分頻電路30、可編程計(jì)數(shù)器32及吞計(jì)數(shù)器(swallowcounter)34。假設(shè)可編程計(jì)數(shù)器32的計(jì)數(shù)值為P，吞計(jì)數(shù)器34的計(jì)數(shù)值為S。其中，吞計(jì)數(shù)器34會于計(jì)數(shù)了S個(N+l)分頻周期后，恢復(fù)為N分頻，由可編程計(jì)數(shù)器32持續(xù)再計(jì)數(shù)(P-S)個分頻周期。因此，可編程計(jì)數(shù)器32及吞計(jì)數(shù)器34完成一整個計(jì)數(shù)周期當(dāng)中，輸入時脈CK的總共脈波數(shù)目為(N+l)xs+Nx(P-S)=PxN+S…(1)對于現(xiàn)今復(fù)雜的通訊系統(tǒng)，例如無線通訊系統(tǒng)，前述的整凄史分頻器已經(jīng)不熟H吏用。例如，當(dāng)4言道間P鬲(channelspacing)為200kHz時(例如GSM系統(tǒng))，此意味著參考頻率14(圖1)不能大于200kHz;通常，為了系統(tǒng)穩(wěn)定著想，環(huán)路濾波器18(圖1)的頻寬不能超過參考頻率14的十分之一。然而，從另一方面來看，環(huán)路濾波器18的頻寬需要盡可能的大，才能達(dá)到鎖相環(huán)路較快的鎖定。再者，如果環(huán)路濾波器18的頻寬較大，則可以減少壓控振蕩器(VCO)12的噪聲。根據(jù)上述的各種限定條件，于是有人提出一些非整數(shù)(fractional)分頻器。例如，圖4A顯示美國專利第5729179號揭露的分頻器，其使用了計(jì)數(shù)器電路(COUNTERCIRCUIT)及符合電路(COINCIDENCECIRCUIT)兩種電^各，因而造成電路結(jié)構(gòu)復(fù)雜、高成本及需占用較大的電路面積。圖4B例示另一傳統(tǒng)分頻器，揭露于美國專利申請案公開第2007/0147571號，其使用電平觸發(fā)(leveltriggered)的四個閂鎖器(latch)以構(gòu)成1/1.5分頻器；由于經(jīng)1/1.5分頻器所分頻后的輸出頻率并未得到實(shí)質(zhì)的降低，因此串接在其之后的(整數(shù))分頻器仍必須使用高頻分頻器。鑒于上述發(fā)明背景，亟需提出一種雙模(dual-modulus)N/(N+0.5)分頻器，可用以進(jìn)行整數(shù)N分頻，也可以進(jìn)行非整數(shù)(N+0.5)分頻。再者，為因應(yīng)現(xiàn)今復(fù)雜的通訊系統(tǒng)，也需提出一種可編程(programmable)N/(N+0.5)分頻器，可以動態(tài)設(shè)定、改變分頻的各種N值。
發(fā)明內(nèi)容本發(fā)明提出一種分頻器，可用以進(jìn)行整數(shù)N分頻，或者非整數(shù)(N+0.5)分頻。另外，本發(fā)明還提出一種可編程分頻器，可以動態(tài)設(shè)定、改變分頻的各種N值。根據(jù)本發(fā)明實(shí)施例，本發(fā)明提出一種分頻器，用以進(jìn)行N/(N+0.5)分頻。二組觸發(fā)器組分別由輸入時脈及反相輸入時脈所觸發(fā)，再由分頻選擇器選擇觸發(fā)器組的其中之一輸出作為分頻輸出信號。二閂鎖器(latch)分別由輸入時脈及反相輸入時脈所觸發(fā)，再由一模數(shù)選擇器選擇二閂鎖器的其中之一輸出。模數(shù)邏輯門電路根據(jù)一模數(shù)控制信號以決定進(jìn)行N分頻或者(N+0.5)分頻，其中N為正整數(shù)。分頻邏輯門電路接收模數(shù)邏輯門電路的輸出以及反相分頻輸出信號，用以在(N+0.5)分頻模式下，于分頻輸出信號的每一周期內(nèi)抑制輸入時脈的半個周期，借此用以產(chǎn)生0.5分頻效果。本發(fā)明另提供一種分頻器，包括二觸發(fā)器組，分別由輸入時脈及反相輸入時脈所觸發(fā)，每一該觸發(fā)器組包括一個或多個串聯(lián)的觸發(fā)器；一分頻選擇器，其選擇該二觸發(fā)器組的輸出的其中之一作為分頻輸出信號；二閂鎖器，分別由該輸入時脈及該反相輸入時脈所觸發(fā)；一模數(shù)選擇器，其選擇該二閂鎖器輸出的其中之一；一模數(shù)邏輯門電路，其根據(jù)一模數(shù)控制信號以決定該分頻輸出信號進(jìn)行N分頻模式或者(N+0.5)分頻模式，其中N為正整數(shù)；一分頻邏輯門電路，其接收該模數(shù)邏輯門電路的輸出以及反相的該分頻輸出信號，用以在(N+0.5)分頻模式下，于該分頻輸出信號的每一周期內(nèi)抑制該輸入時脈的半個周期，借此用以產(chǎn)生0.5分頻效果；至少一分頻電路，串接于該分頻輸出信號之后；及一邏輯門電路，當(dāng)該分頻電路達(dá)到一特定輸出時，該模數(shù)控制信號即可通過該邏輯門電路而輸入至該模數(shù)邏輯門電路。本發(fā)明另提供一種分頻器，包括二觸發(fā)器組，分別由輸入時月永及反相輸入時脈所觸發(fā)，每一該觸發(fā)器組包4舌一個或多個串聯(lián)的觸發(fā)器；一分頻選擇器，其選擇該二觸發(fā)器組的輸出的其中之一作為分頻輸出信號；二閂鎖器，分別由該輸入時脈及該反相輸入時脈所觸發(fā)；一模數(shù)選擇器，其選擇該二閂鎖器輸出的其中之一；一模數(shù)邏輯門電路，其根據(jù)一模數(shù)控制信號以決定該分頻輸出信號進(jìn)行N分頻模式或者(N+0.5)分頻模式，其中N為正整數(shù)；一分頻邏輯門電路，其接收該模數(shù)邏輯門電路的輸出以及反相的該分頻輸出信號，用以在(N+0.5)分頻模式下，于該分頻輸出信號的每一周期內(nèi)抑制該輸入時脈的半個周期，借此用以產(chǎn)生0.5分頻效果；及多個可編程選擇器，用以間接串聯(lián)該多個觸發(fā)器，使得各該觸發(fā)器組中，第(n-2)個可編程選擇器接收第(n-l)個觸發(fā)器的輸出，以及接收第(n-2)個觸發(fā)器的輸出，再將該第(n-2)個可編程選擇器的輸出Y連接至第(n-1)個觸發(fā)器的輸入端，其中，n為正整數(shù)。本發(fā)明所述的分頻器，可用以進(jìn)行整數(shù)N或非整數(shù)(N+0.5)分頻，還可動態(tài)設(shè)定、改變分頻的各種N值。圖l顯示鎖相環(huán)路的方塊圖。圖2顯示一傳統(tǒng)雙模(dual-modulus)2/3分頻器。圖3顯示傳統(tǒng)鎖相環(huán)路中所使用的雙模N/(N+l)分頻器。圖4A、圖4B顯示傳統(tǒng)非整數(shù)(fractional)分頻器。圖5顯示本發(fā)明實(shí)施例的雙模N/(N+0.5)分頻器。圖6A顯示本發(fā)明實(shí)施例的2/2.5分頻器。圖6B顯示圖6A中各信號的波形。圖7A顯示本發(fā)明實(shí)施例的4/4.5分頻器。圖7B顯示圖7A中各信號的波形。圖8顯示本發(fā)明另一實(shí)施例的8/8.5分頻器。圖9顯示根據(jù)本發(fā)明實(shí)施例的可編程(programmable)雙模N/(N+0.5)分頻器。具體實(shí)施方式圖5顯示本發(fā)明實(shí)施例的雙模(dual-modulus)分頻器，其可適用(但不限定)于鎖相環(huán)路(PLL)中用以進(jìn)行整數(shù)N分頻，或者非整數(shù)(N+0.5)分頻，合稱為N/(N+0.5)分頻。圖5所示的分頻器主要包括分頻電路50及切換控制電路52。分頻電路50包括有二觸發(fā)器組——第一觸發(fā)器組501A、第二觸發(fā)器組501B(在本實(shí)施例中使用D型觸發(fā)器)；每一觸發(fā)器組501A、501B又包括一個或多個串聯(lián)的觸發(fā)器(Dflipflop,DFF)(如圖式中的k個串聯(lián)觸發(fā)器)。在本實(shí)施例中，此k個串聯(lián)的觸發(fā)器是"直接"串聯(lián)，意即，前后相鄰的觸發(fā)器由導(dǎo)線直接電性耦合，且前一觸發(fā)器的輸出端Q直接耦合至后一觸發(fā)器的輸入端D。觸發(fā)器組501B由輸入時脈CK觸發(fā)，而觸發(fā)器組501A則由反相輸入時脈CKb觸發(fā)。在本實(shí)施例中，觸發(fā)器組501A、501B的觸發(fā)為邊沿觸發(fā)(edgetriggering).由于觸發(fā)器組501A、501B分別由輸入時脈CK、反相輸入時脈CKb來觸發(fā)，因此，本實(shí)施例的分頻器可在輸入時脈CK的上升沿(risingedge)及下降沿(fallingedge)均被觸發(fā)，借此分頻分辨率(resolution)可以達(dá)到0.5個輸入信號周期。觸發(fā)器組501A、501B的最后輸出Q分別連接至一分頻選擇器503的第一輸入端"1"及第二輸入端"0"。在本實(shí)施例中，當(dāng)分頻選擇器503的選擇信號為"1"時，觸發(fā)器組501A的輸出被選擇作為分頻輸出信號CK—out,否則，觸發(fā)器組501B的輸出被選擇作為分頻輸出信號CK—out。在本實(shí)施例中，分頻選擇器503以多工器(Mux或multiplexer)來實(shí)施。本實(shí)施例的N/(N+0.5)分頻，其中的N可以是奇數(shù)，也可以是偶數(shù)；奇或偶數(shù)由奇偶選擇器505來決定——當(dāng)選擇信號SEL為"0"時，則輸入時脈CK被選擇用以控制分頻選擇器503，此時所產(chǎn)生的N/(N+0.5)分頻，其中N即為偶數(shù)(N=2,4,6,...);當(dāng)選擇信號SEL為"1"時，則反相輸入時脈CKM皮選擇用以控制分頻選擇器503,此時所產(chǎn)生的N/(N+0.5)分頻，其中N即為奇數(shù)(N-l,3,5,...)。在本實(shí)施例中，奇偶選擇器505可以使用多工器來實(shí)施。上述觸發(fā)器組的觸發(fā)器數(shù)目k以及奇偶選擇器505的選擇信號SEL具有底下的關(guān)系N/(N+0.5)=(2xk-1xSEL)/(2xk-1xSEL+0.5)…(2)例如，若選擇信號SEL為"0"，且觸發(fā)器組的觸發(fā)器數(shù)目k為2,則分頻器進(jìn)行4/4.5分頻。分頻輸出信號CK—out究竟是進(jìn)行N分頻或者(N+0.5)分頻，由切換控制電路52根據(jù)模數(shù)(modulus)控制信號MOD來決定的。切換控制電路52包括二閂鎖器(latch)521A、521B(在本實(shí)施例是以D型閂鎖器來實(shí)施)，其分別由反相輸入時脈CKb及輸入時脈CK來觸發(fā)。在本實(shí)施例中，閂鎖器(latch)521A、521B的觸發(fā)為電平觸發(fā)(leveltriggering)。閂鎖器521A、521B的輸出Q分別連接至一模數(shù)選擇器523的第一輸入端"1"及第二輸入端"0";在本實(shí)施例中，當(dāng)模數(shù)選擇器523的選擇信號為"1"時，閂鎖器521A的輸出被選擇作為輸出，用以控制分頻輸出信號CK一out的周期大小，否則，閂鎖器521B的輸出被選擇作為輸出。在本實(shí)施例中，模數(shù)選擇器523可以使用多工器來實(shí)施。模數(shù)選擇器523的輸出與模數(shù)控制信號MOD反饋至一模數(shù)邏輯門電路525(在本實(shí)施例中為一與非(NAND)門)。當(dāng)模數(shù)控制信號MOD為"1"時，即是進(jìn)行(N+0.5)分頻；否則即進(jìn)行N分頻。前述分頻電^各50還包括一分頻邏輯門電3各507(在本實(shí)施例中為一與(AND)門)，其接收切換控制電路52的模數(shù)邏輯門電路525輸出以及反相的分頻輸出信號CK—outb;分頻邏輯門電路507的輸出用以在(N+0.5)分頻模式下，于分頻輸出信號CK^out的每一周期內(nèi)抑制(或者吞下(swallow))輸入時脈CK的半個周期(如圖6B的標(biāo)號5),借此用以產(chǎn)生0.5分頻效果。圖6A顯示本發(fā)明實(shí)施例的2/2.5分頻器，其為圖5分頻器的觸發(fā)器數(shù)目k為l,且選擇信號SEL為"0"(意即，N為偶數(shù)2),以及模數(shù)控制信號MOD為"1"的特例，圖式中的奇偶選擇器505予以省略。與圖5相對應(yīng)的電路或元件，則使用相同標(biāo)號，其功能不再贅述。圖6B顯示圖6A中各信號的波形。圖6B中貫穿各信號的虛線代表分頻輸出信號CK—out的周期，其對應(yīng)至輸入時脈CK的2.5個周期。觸發(fā)器組501B由輸入時脈CK觸發(fā)，產(chǎn)生輸出信號D1B;觸發(fā)器組501A則由反相輸入時脈CKb觸發(fā)，產(chǎn)生輸出信號D1A。如前所述，當(dāng)分頻選擇器503的選擇信號為"1"時，觸發(fā)器組501A的輸出D1A被選擇作為分頻輸出信號CK—out,否則，觸發(fā)器組501B的輸出D1B被選擇作為分頻輸出信號CK^out。整體上產(chǎn)生的效果為分頻選擇器503依序于分頻輸出信號CK一out的各周期交替地(alternately)專俞出D1A(1,圖6B)與D1B(2,圖6B)。如前所述，閂鎖器521A、521B分別由反相輸入時脈CKb及輸入時脈CK來觸發(fā)，其輸出DSA、DSB分別連接至模數(shù)選擇器523的第一輸入端"1"及第二輸入端"0";當(dāng)模數(shù)選擇器523的選擇信號為"1"時，閂鎖器521A的輸出信號DSA被選擇作為輸出，否則，閂鎖器521B的輸出信號DSB被選擇作為輸出。與前述信號D1A、D1B類似的情形，模數(shù)選擇器523依序于分頻輸出信號CK—out的各周期交替地(alternately)輸出DSA(3,圖6B)與DSB(4,圖6B)。模數(shù)邏輯門電路525的輸出DS—outb以及反相的分頻輸出信號CK一outb反饋至分頻邏輯門電路507,其輸出Dff一in于分頻輸出信號CK—out的每一周期的最后抑制(或吞下)輸入時脈CK的半個周期(5,圖6B)，借此用以產(chǎn)生0.5分頻效果。圖7A顯示本發(fā)明實(shí)施例的4/4.5分頻器，其為圖5分頻器的觸發(fā)器數(shù)目k為2，且選擇信號SEL為"0"(意即，N為偶數(shù)4),以及模數(shù)控制信號MOD為"1"的特例，圖式中的奇偶選擇器505予以省略。與圖5相對應(yīng)的電路或元件，則使用相同標(biāo)號，其功能不再贅述。圖7B顯示圖7A中各信號的波形。圖7A、圖7B與圖6A、圖6B的操作類似，不同的是，分頻輸出信號CK一out的每個周期對應(yīng)至輸入時脈CK的4.5個周期。另外，圖7A的4/4.5分頻器，其觸發(fā)器組501A、501B各包括二個串聯(lián)的觸發(fā)器。由于較圖6A的2/2.5分頻器分別多使用了一個觸發(fā)器，使得觸發(fā)器組501A的輸出(D1A、D2A)產(chǎn)生一延遲(如圖7B中的箭號所示，其長度相當(dāng)于一個輸入時脈CK周期)，觸發(fā)器組501A的輸出(D1B、D2B)也產(chǎn)生一延遲。借此，分頻輸出信號CK—out總共產(chǎn)生了二個延遲時間，如圖7B中的箭號所示。圖8顯示本發(fā)明另一實(shí)施例的8/8.5分頻器，與圖5相對應(yīng)的電路或元件則使用相同標(biāo)號，其功能不再贅述。鑒于圖5分頻器中的觸發(fā)器組501A、501B需使用多個串聯(lián)觸發(fā)器，特別是當(dāng)N/(N+0.5)分頻中的N數(shù)目較大時，很可能造成輸入時脈CK、反相輸入時脈CKb的觸發(fā)驅(qū)動能力不夠。為了解決此問題，其中一種方法就是使用數(shù)目較少的串聯(lián)觸發(fā)器，再串聯(lián)一般低速的分頻電路，即可得到所需的N/(N+0.5)分頻器。如圖8的例示，其觸發(fā)器組501A、501B分別僅使用一個觸發(fā)器，因此其分頻選擇器503產(chǎn)生2/2.5的分頻；接著，再于分頻選擇器503的分頻輸出信號CK一out后面串聯(lián)二級的一般低速分頻電路801A、801B(在本實(shí)施例中使用D型觸發(fā)器)，其本身具有4的分頻，因而最后可得到8/8.5的分頻。上述的"低速"指分頻電路801A、801B的觸發(fā)頻率遠(yuǎn)低于觸發(fā)器組501A、501B的觸發(fā)頻率，借此，可以使用成本低且容易設(shè)計(jì)的一般低速分頻電路801A、801B來達(dá)到分頻目的。本實(shí)施例雖使用觸發(fā)器數(shù)目為l的觸發(fā)器組501A、501B來構(gòu)成2/2.5分頻器，然而，也可以使用觸發(fā)器數(shù)目大于1的觸發(fā)器組來構(gòu)成其他N值的N/(N+0.5)分頻器。另夕卜，本實(shí)施例雖4吏用二個串聯(lián)的分頻電3各801A、801B以得到4的分頻，然而也可以使用小于或大于二個分頻電路來得到其他的分頻值。甚至，分頻電路801A、801B之間的連接不一定需要采用如同圖所示的同步觸發(fā)(意即，分頻電路801A、801B的觸發(fā)端C同時連接至CK—out),而可以采用非同步方式。分頻電路801A輸出Q、分頻電路801B的反相輸出Q分別接至一邏輯門電路82當(dāng)中的第一與(AND)門821;該第一與門821的輸出連接至第二與門823的其中一輸入端。當(dāng)分頻電路801A、801B的輸出Q形成一特定的結(jié)果(例如，均為"1")時，則模數(shù)控制信號MOD即可通過第二與門823,而反饋至模數(shù)邏輯門電3各525。圖9顯示根據(jù)本發(fā)明實(shí)施例的可編程(programmable)雙模(dual-modulus)N/(N+0.5)分頻器，其不但可以(如圖5)選擇整數(shù)(integer)分頻或非整數(shù)(fractional)分頻，還可以動態(tài)設(shè)定、改變N/(N+0.5)分頻的各種N值。與圖5相對應(yīng)的電路或元件則使用相同標(biāo)號，其功能不再贅述。與圖5不同的是，圖9觸發(fā)器組501A、501B的多個觸發(fā)器并非直接串聯(lián)，而是通過使用多個可編程選擇器901A、901B來予以間接串聯(lián)的。例如，于觸發(fā)器組501A中，第(n-1)個可編程選擇器901A接收第n個觸發(fā)器的輸出Q以及前(n-1)個串聯(lián)觸發(fā)器的最后輸出(意即，第(n-1)個觸發(fā)器的輸出Q);再將可編程選擇器901A的輸出Y連接至下一觸發(fā)器的輸入端D。一般來講，第(n-2)個可編程選擇器901A于輸入端1接收第(n-2)個觸發(fā)器的輸出Q，以及于輸入端O接收第(n-1)個觸發(fā)器的輸出Q,再將該第(n-2)個可編程選擇器901A的輸出Y連接至第n個觸發(fā)器的輸入端D。觸發(fā)器組501B也是采同樣的連接作法。每一個可編程選4奪器901A、901B的選擇信號selJ、sel—2...sel—(n-1)與奇偶選擇器505的選擇信號SEL、模數(shù)控制信號MOD、分頻比率N/(N+0.5)之間的關(guān)系如下表所示<table>tableseeoriginaldocumentpage16</column></row><table><table>tableseeoriginaldocumentpage17</column></row><table>反之為"0";當(dāng)選擇整數(shù)(integer)N分頻時，模數(shù)控制信號MOD為"0"，而當(dāng)選擇非整數(shù)(fractional)(N+0.5)分頻時，模數(shù)控制信號MOD為"1"。以上所述的本發(fā)明實(shí)施例，其分頻分辨率(resolution)可以達(dá)到0.5個輸入信號周期，因此，前述式(1)的輸入時脈CK的總共脈波數(shù)目應(yīng)纟務(wù)正為如下(N+0.5)xs+Nx(P-S)=PxN+0.5xS…(3)使用此種分頻器于非整數(shù)頻率合成器(fractional-Nfrequencysynthesizer)時,例^口差異禾只分(sigma-delta)分凄史型頻率合成器，其量化步距(quantizationstep)決定于最小分頻分辨率。根據(jù)本發(fā)明實(shí)施例，最小分頻分辨率可達(dá)到0.5，因此，相較于傳統(tǒng)分辨率為l的分頻器，本發(fā)明實(shí)施例的量化步距為傳統(tǒng)的一半，因而使得量化噪聲(quantizationnoise)功率也相對變小，可減少6dB的噪聲。另外，相較于傳統(tǒng)非整數(shù)分頻器(例如圖4B的分頻器)，本發(fā)明實(shí)施例(如圖9所示)提供的N/(N+0.5)分頻器，其不但可進(jìn)行實(shí)質(zhì)上相當(dāng)?shù)姆诸l量N(意即，N大于l)，且還可以編程(programmable)該分頻量N(意即，可隨意控制改變N值)，使得分頻的范圍足夠大且具選擇控制彈性。以上所述僅為本發(fā)明較佳實(shí)施例，然其并非用以限定本發(fā)明的范圍，任何熟悉本項(xiàng)技術(shù)的人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可在此基礎(chǔ)上做進(jìn)一步的改進(jìn)和變化，因此本發(fā)明的保護(hù)范圍當(dāng)以本申請的權(quán)利要求書所界定的范圍為準(zhǔn)。附圖中符號的簡單說明如下:10:分頻器12:壓控振蕩器(VCO)14:參考頻率信號16:鑒相器18環(huán)路濾波器20、22:觸發(fā)器30雙才莫分頻電路32可編程計(jì)數(shù)器34:吞計(jì)數(shù)器50:分頻電路501A、501B:觸發(fā)器組503:分頻選擇器505:奇偶選擇器507:分頻邏輯門電路52:切換控制電路521A、521B:閂鎖器523:模數(shù)選擇器525:模數(shù)邏輯門電路801A、801B:分頻電路(觸發(fā)器)82:邏輯門電路821:第一與(AND)門823:第二與(AND)門901A、901B:可編程選沖奪器權(quán)利要求1.一種分頻器，其特征在于，包括二觸發(fā)器組，分別由輸入時脈及反相輸入時脈所觸發(fā)，每一該觸發(fā)器組包括一個或多個串聯(lián)的觸發(fā)器；一分頻選擇器，其選擇該二觸發(fā)器組的輸出的其中之一作為分頻輸出信號；二閂鎖器，分別由該輸入時脈及該反相輸入時脈所觸發(fā)；一模數(shù)選擇器，其選擇該二閂鎖器輸出的其中之一；一模數(shù)邏輯門電路，其根據(jù)一模數(shù)控制信號以決定該分頻輸出信號進(jìn)行N分頻模式或者(N+0.5)分頻模式，其中N為正整數(shù)；及一分頻邏輯門電路，其接收該模數(shù)邏輯門電路的輸出以及反相的該分頻輸出信號，用以在(N+0.5)分頻模式下，于該分頻輸出信號的每一周期內(nèi)抑制該輸入時脈的半個周期，借此用以產(chǎn)生0.5分頻效果。2.根據(jù)權(quán)利要求l所述的分頻器，其特征在于，還包括一奇偶選擇器，其選4f該輸入時脈及該反相輸入時脈其中之一，以控制該分頻選擇器。3.根據(jù)權(quán)利要求l所述的分頻器，其特征在于，上述的二組觸發(fā)器組包括一第一觸發(fā)器組及一第二觸發(fā)器組，其中該第一觸發(fā)器組由該反相輸入時脈所觸發(fā)，而該第二觸發(fā)器組由該輸入時^永所觸發(fā)。4.根據(jù)權(quán)利要求2所述的分頻器，其特征在于，上述各觸發(fā)器組的觸發(fā)器數(shù)目k以及奇偶選擇器的選擇信號SEL具有底下的關(guān)系N/(N+0.5)=(2xk-1xSEL)/(2xk-1xSEL+0.5)其中，當(dāng)該選擇信號SEL為"0"時，則該輸入時脈被選擇作為輸出，用以控制該分頻選擇器，此時所產(chǎn)生的N/(N+0.5)分頻，其中N即為偶數(shù)；當(dāng)該選擇信號SEL為"1"時，則該反相輸入時脈被選擇作為輸出，用以控制分頻選擇器，此時所產(chǎn)生的N/(N+0.5)分頻，其中N即為奇數(shù)。5.根據(jù)權(quán)利要求l所述的分頻器，其特征在于，上述的模數(shù)邏輯門電路包括一與非門。6.根據(jù)權(quán)利要求l所述的分頻器，其特征在于，上述的模數(shù)邏輯門電路還接收該模數(shù)選擇器的輸出。7.根據(jù)權(quán)利要求l所述的分頻器，其特征在于，上述各觸發(fā)器組的觸發(fā)器直接串聯(lián)，使得前后相鄰的該觸發(fā)器直接電性耦合。8.—種分頻器，其特征在于，包括二觸發(fā)器組，分別由輸入時脈及反相輸入時脈所觸發(fā)，每一該觸發(fā)器組包括一個或多個串聯(lián)的觸發(fā)器；一分頻選擇器，其選擇該二觸發(fā)器組的輸出的其中之一作為分頻輸出信號；二閂鎖器，分別由該輸入時脈及該反相輸入時脈所觸發(fā)；一模數(shù)選擇器，其選擇該二閂鎖器輸出的其中之一；一模數(shù)邏輯門電路，其根據(jù)一模數(shù)控制信號以決定該分頻輸出信號進(jìn)行N分頻模式或者(N+0.5)分頻模式，其中N為正整數(shù)；一分頻邏輯門電路，其接收該模數(shù)邏輯門電路的輸出以及反相的該分頻輸出信號，用以在(N+0.5)分頻模式下，于該分頻輸出信號的每一周期內(nèi)抑制該輸入時脈的半個周期，借此用以產(chǎn)生0.5分頻效果；至少一分頻電路，串接于該分頻輸出信號之后；及一邏輯門電路，當(dāng)該分頻電路達(dá)到一特定輸出時，該模數(shù)控制信號即可通過該邏輯門電路而輸入至該模數(shù)邏輯門電路。9.根據(jù)權(quán)利要求8所述的分頻器，其特征在于，上述的分頻電路為一低速分頻電路，其觸發(fā)頻率低于該觸發(fā)器組的觸發(fā)頻率。10.根據(jù)權(quán)利要求8所述的分頻器，其特征在于，上述的分頻電路包括一觸發(fā)器。11.根據(jù)權(quán)利要求8所述的分頻器，其特征在于，上述的邏輯門電路包括一第一與門，其接收各該分頻電路的輸出；及一第二與門，其接收該第一與門的輸出及該模數(shù)控制信號。12.根據(jù)權(quán)利要求8所述的分頻器，其特征在于，還包括一奇偶選擇器，其選擇該輸入時脈及該反相輸入時脈其中之一，以控制該分頻選擇器。13.根據(jù)權(quán)利要求8所述的分頻器，其特征在于，上述的模數(shù)邏輯門電路還接收該模數(shù)選擇器的輸出。14.一種分頻器，其特征在于，包括二觸發(fā)器組，分別由輸入時脈及反相輸入時脈所觸發(fā)，每一該觸發(fā)器組包括一個或多個串聯(lián)的觸發(fā)器；一分頻選擇器，其選擇該二觸發(fā)器組的輸出的其中之一作為分頻輸出信號；二閂鎖器，分別由該輸入時脈及該反相輸入時脈所觸發(fā)；一模數(shù)選擇器，其選擇該二閂鎖器輸出的其中之一；一模數(shù)邏輯門電路，其根據(jù)一模數(shù)控制信號以決定該分頻輸出信號進(jìn)行N分頻模式或者(N+0.5)分頻模式，其中N為正整數(shù)；一分頻邏輯門電路，其接收該模數(shù)邏輯門電路的輸出以及反相的該分頻輸出信號，用以在(N+0.5)分頻模式下，于該分頻輸出信號的每一周期內(nèi)抑制該輸入時脈的半個周期，借此用以產(chǎn)生0.5分頻效果；及多個可編程選擇器，用以間接串聯(lián)該多個觸發(fā)器，使得各該觸發(fā)器組中，第(n-2)個可編程選擇器接收第(n-1)個觸發(fā)器的輸出，以及接收第(n-2)個觸發(fā)器的輸出，再將該第(n-2)個可編程選擇器的輸出Y連接至第n個觸發(fā)器的輸入端，其中，n為正整數(shù)。15.根據(jù)權(quán)利要求14所述的分頻器，其特征在于，還包括一奇偶選一奪器，其選擇該輸入時脈及該反相輸入時脈其中之一，以控制該分頻選擇器。16.根據(jù)權(quán)利要求15所述的分頻器，其特征在于，上述每一該可編程選才奪器的選擇信號se1—1、sel—2...sel—(n-1)與該奇偶選擇器的選擇信號SEL、該模數(shù)控制信號M0D及分頻N/(N+0.5)之間的關(guān)系如下表所示<table>tableseeoriginaldocumentpage5</column></row><table>其中，當(dāng)N為奇數(shù)時，該奇偶選擇器的選擇信號SEL為"r,反之為"0";當(dāng)模數(shù)控制信號MOD為"0",則進(jìn)行N分頻，而當(dāng)模數(shù)控制信號MOD為"1"時，進(jìn)行(N+0.5)分頻。17.根據(jù)權(quán)利要求14所述的分頻器，其特征在于，上述的模數(shù)邏輯門電路還接收該模數(shù)選擇器的輸出。全文摘要一種分頻器。二觸發(fā)器組分別由輸入時脈及反相輸入時脈所觸發(fā)，再由分頻選擇器選擇觸發(fā)器組的其中之一輸出作為分頻輸出信號。二閂鎖器分別由輸入時脈及反相輸入時脈所觸發(fā)，再由一模數(shù)選擇器選擇二閂鎖器的其中之一輸出。模數(shù)邏輯門電路根據(jù)一模數(shù)控制信號以決定究竟是進(jìn)行N分頻或者(N+0.5)分頻。分頻邏輯門電路接收模數(shù)邏輯門電路的輸出以及反相分頻輸出信號，用以在(N+0.5)分頻模式下，于分頻輸出信號的每一周期內(nèi)抑制輸入時脈的半個周期，借此用以產(chǎn)生0.5分頻效果。本發(fā)明所述的分頻器，可用以進(jìn)行整數(shù)N或非整數(shù)(N+0.5)分頻，還可動態(tài)設(shè)定、改變分頻的各種N值。文檔編號H03L7/16GK101127522SQ20071016151公開日2008年2月20日申請日期2007年9月24日優(yōu)先權(quán)日2007年9月24日發(fā)明者劉先佑申請人:威盛電子股份有限公司