專利名稱：數(shù)據(jù)接收電路、數(shù)據(jù)驅(qū)動(dòng)器及顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到一種數(shù)據(jù)接收電路及使用該數(shù)據(jù)接收電路的顯示裝置。
背景技術(shù)：
近來，液晶顯示裝置除了移動(dòng)電話(mobile-phone 、 cellular-phone)、 筆記本電腦、監(jiān)視器外，對(duì)大畫面液晶電視機(jī)的需求也擴(kuò)大了。這些 液晶顯示裝置使用可進(jìn)行高精細(xì)顯示的有源矩陣驅(qū)動(dòng)方式的液晶顯示
裝置。首先，參照?qǐng)Dio說明有源矩陣驅(qū)動(dòng)方式的液晶顯示裝置的典型
構(gòu)造。此外，在圖10中，通過等效電路示意性地表示與液晶顯示部的 1個(gè)象素連接的主要構(gòu)造。
一般情況下，有源矩陣驅(qū)動(dòng)方式的液晶顯示裝置的顯示部21將半 導(dǎo)體基板和相對(duì)基板這兩張基板相對(duì)，并在其間封入液晶而形成，上 述半導(dǎo)體基板(例如為彩色SXGA面板時(shí)，1280X3象素列X 1024象 素行)中，將透明的象素電極214及薄膜晶體管(TFT) 213矩陣狀配 置，上述相對(duì)基板在整個(gè)面上形成一個(gè)透明的電極217。
在半導(dǎo)體基板上，數(shù)據(jù)線212和掃描線211被布線成格子狀。
數(shù)據(jù)線212上，由數(shù)據(jù)驅(qū)動(dòng)器23提供施加到各象素電極214的多 個(gè)電平電壓(灰度信號(hào)電壓)。
掃描信號(hào)通過柵極驅(qū)動(dòng)器22提供到掃描線211。
根據(jù)掃描信號(hào)控制具有開關(guān)功能的TFT213的導(dǎo)通/截止，當(dāng)TFT213導(dǎo)通時(shí)，與數(shù)據(jù)線212的顯示數(shù)據(jù)信號(hào)對(duì)應(yīng)的灰度信號(hào)電壓施 加到象素電極214，液晶的透過率根據(jù)各象素電極214和相對(duì)基板電極 217之間的電位差產(chǎn)生變化。并且，在TFT213截止后，也由液晶電容 215和輔助電容216在一定時(shí)間內(nèi)保持該電位差，從而顯示圖像。
1個(gè)畫面數(shù)據(jù)的重寫以1幀為期間(通常約0.017秒)進(jìn)行，通過 各掃描線按照每個(gè)象素行(每行)依次被選擇，在選擇期間內(nèi)，灰度 電壓信號(hào)通過各數(shù)據(jù)線被提供到象素電極214。
顯示控制器24將從未圖示的微處理器(CPU)等接收的信息信號(hào) 轉(zhuǎn)換為時(shí)序控制信號(hào)或顯示數(shù)據(jù)等。
柵極驅(qū)動(dòng)器22及數(shù)據(jù)驅(qū)動(dòng)器23由顯示控制器24控制，必要的時(shí) 鐘CLK、控制信號(hào)等分別由顯示控制器24提供，顯示數(shù)據(jù)提供到數(shù)據(jù) 驅(qū)動(dòng)器23。此外，當(dāng)前圖像數(shù)據(jù)中數(shù)字?jǐn)?shù)據(jù)是主流。
此外，在大型液晶顯示裝置中，顯示控制器24、柵格驅(qū)動(dòng)器22 及數(shù)據(jù)驅(qū)動(dòng)器23分別由單個(gè)的LSI構(gòu)成，柵極驅(qū)動(dòng)器22及數(shù)據(jù)驅(qū)動(dòng) 器23由與顯示部21的分辨率對(duì)應(yīng)的多個(gè)LSI構(gòu)成。在顯示部21的分 辨率高時(shí)，顯示控制器24也由多個(gè)LSI構(gòu)成。此外，顯示控制器24 與柵極驅(qū)動(dòng)器22或數(shù)據(jù)驅(qū)動(dòng)器23之間的信號(hào)傳送通常通過電路基板 進(jìn)行。
然而，在顯示控制器24和數(shù)據(jù)驅(qū)動(dòng)器23之間的信號(hào)傳送(接口) 中，必須傳送大電容的顯示數(shù)據(jù)。
因此，近來，大電容顯示數(shù)據(jù)的傳送釆用小振幅差動(dòng)信號(hào)傳送方 式的高速接口。
小振幅差動(dòng)信號(hào)傳送方式對(duì)數(shù)據(jù)進(jìn)行串行傳送，從而大幅減少電
路基板上的信號(hào)布線根數(shù)。并且，可抑制高傳送率引起的EMI (Electro Magnetic Interference:電磁干擾)干擾，因此為小振幅的差動(dòng)信號(hào)。這 樣一來，不僅抑制EMI干擾，并且不容易受到外部干擾的影響。并且， 通過串行傳送，低電壓差動(dòng)信號(hào)傳送方式在電路基板上的信號(hào)布線根 數(shù)也較少，可減少電路基板成本。
作為小振動(dòng)差動(dòng)信號(hào)傳送方式存在以下方案，并被實(shí)際應(yīng)用 差動(dòng)電壓信號(hào)方式的LVDS ( Low Voltage Differential Signaling:低壓差分信號(hào))、RSDS (Reduced Swing Differential Signaling (低擺幅差分信號(hào))National Semiconductor公司的注冊(cè)商標(biāo))；
差動(dòng)電流信號(hào)方式的CM ADS ( Current Mode Advanced Differential Signaling:電流模式平均差分信號(hào))等。
在小振幅差動(dòng)信號(hào)傳送方式中，數(shù)據(jù)驅(qū)動(dòng)器23的數(shù)據(jù)接收電路 (接收電路)29接收小振幅差動(dòng)信號(hào)。進(jìn)一步具體而言，數(shù)據(jù)接收電 路29將振幅50mV 400mV左右的小振幅差動(dòng)電壓信號(hào)轉(zhuǎn)換為和數(shù)據(jù) 驅(qū)動(dòng)器23內(nèi)的邏輯電路(未圖示)的電源電壓對(duì)應(yīng)的振幅(1.5V 3.3V)。此外，小振幅差動(dòng)信號(hào)為差動(dòng)電流信號(hào)時(shí)，通過數(shù)據(jù)接收電 路的輸入級(jí)進(jìn)行電流電壓轉(zhuǎn)換。
圖12是表示代表性的數(shù)據(jù)接收電路(接收電路)的構(gòu)造的一例的 圖。該數(shù)據(jù)接收電路將小振幅的差動(dòng)輸入信號(hào)放大轉(zhuǎn)換為電源電壓振 幅(VDD和VSS)的單一的數(shù)字信號(hào)(single ended digital signal)。 參照?qǐng)D12，該數(shù)據(jù)接收電路具有由PMOS晶體管M81、 M82構(gòu)成的 差動(dòng)對(duì)，上述晶體管的源極共同連接到電流源M80、柵極連接到提供 小振幅差動(dòng)信號(hào)(INK IN2)的輸入對(duì)(1、 2);和電流源M80，連 接在高位側(cè)電源VDD和差動(dòng)對(duì)(M81、 M82)的共同連接的源極之間， 向差動(dòng)對(duì)(M81、 M82)提供電流。此外，將由晶體管Ma、 Mb構(gòu)成的 差動(dòng)對(duì)記為"差動(dòng)對(duì)(Ma、 Mb)"。在差動(dòng)對(duì)(M81、 M82)的輸出對(duì)(PMOS晶體管M81、 M82的 漏極)和低位側(cè)電源VSS之間，分別連接有二極管連接的NMOS晶體 管M83、 M84。
具有NMOS晶體管M88，其柵極連接到二極管連接的NMOS晶 體管M83的柵極(節(jié)點(diǎn)3)，源極連接到低位側(cè)電源VSS，漏極連接 到輸出端子6， NMOS晶體管M83和M88構(gòu)成電流鏡。
具有NMOS晶體管M85，其柵極連接到二極管連接的晶體管M84 的柵極(節(jié)點(diǎn)4)，源極連接到低位側(cè)電源VSS， NMOS晶體管M84 和M85構(gòu)成電流鏡。將由晶體管Mc和Md構(gòu)成的電流鏡記為"電流 鏡(Mc、 Md)"。
具有PMOS晶體管M86，其源極連接到高位側(cè)電源VDD，漏極和 柵極連接到NMOS晶體管M85的漏極，并具有PMOS晶體管M87， 其柵極連接到二極管連接的晶體管M86的柵極，源極連接到高位側(cè)電 源VDD，漏極連接到輸出端子6，PMOS晶體管86和M87構(gòu)成電流鏡。
接著說明圖12的數(shù)據(jù)接收電路的動(dòng)作的概況。
接收差動(dòng)輸入電壓(IN1、 IN2)的差動(dòng)對(duì)(M81、 M82)向其輸 出對(duì)輸出電流Ia、 Ib。電流Ia輸入到電流鏡(M83、 M88)的NMOS 晶體管M83，從NMOS晶體管M88輸出電流Ic。
電流lb輸入到電流鏡(M84、 M85)的NMOS晶體管M84，從 NMOS晶體管M85暫時(shí)輸出電流，該電流進(jìn)一步輸入到電流鏡(M86、 M87)的PMOS晶體管M86，從PMOS晶體管M87輸出電流Id。
輸出端子6的電位根據(jù)電流Ic和電流Id的差產(chǎn)生變動(dòng)，轉(zhuǎn)換為高 電位VDD和低電位VSS的電源電壓振幅的數(shù)字信號(hào)。此外，也可使
各電流鏡的輸入電流和輸出電流之比在1以上，將電流Ia和Ic的電流
比、與電流Ib和Id的電流比設(shè)定為基本相等。
例如，差動(dòng)輸入信號(hào)(IN1、 IN2)在IN1為低電平(L) 、 IN2為 高電平(H)時(shí)，NMOS晶體管M81的柵極-源極間電壓大于NMOS 晶體管M82的柵極-源極間電壓，差動(dòng)對(duì)(M81、 M82)的輸出對(duì)的電 流Ia、 Ib為Ia〉Ib。
因此，差動(dòng)對(duì)(M81、 M82)的輸出對(duì)的電流Ia、 Ib所對(duì)應(yīng)的電 流Ic、 Id為IOld，對(duì)輸出端子6進(jìn)行放電的電流Id，大于對(duì)輸出端子 6進(jìn)行充電的電流Ic，輸出端子6的輸出信號(hào)OUT的電壓向低位側(cè)電 源電壓VSS變化。
并且，IN1為高電平(H) 、 IN2為低電平(L)時(shí)，各電流信號(hào) 的大小關(guān)系變?yōu)橄喾?Ia<Ib、 Ic<Id)，輸出信號(hào)OUT的電壓向高位側(cè) 電源電壓VDD變化。
輸出端子6的輸出信號(hào)(串行的二值信號(hào))通過后級(jí)的串行并行 轉(zhuǎn)換電路(未圖示)，根據(jù)時(shí)序控制信號(hào)展開為多相(轉(zhuǎn)換為并行信 號(hào))，最終轉(zhuǎn)換為和數(shù)據(jù)線的驅(qū)動(dòng)對(duì)應(yīng)的驅(qū)動(dòng)頻率的數(shù)據(jù)信號(hào)。
此外，在專利文獻(xiàn)1中公開了以下構(gòu)造在線對(duì)線(rail-to-rail)
差動(dòng)放大電路中，通過電流鏡將流過n溝道差動(dòng)對(duì)的負(fù)荷電路的電流 折返，流入到構(gòu)成p溝道差動(dòng)對(duì)的負(fù)荷電路的n溝道晶體管。
專利文獻(xiàn)l:日本專利公開平11-150427號(hào)公報(bào)
近來，搭載了液晶顯示裝置的電子設(shè)備得到廣泛普及，特別是液 晶電視的大型化、多色化(多灰度化)獲得推進(jìn)，要求為1680萬色(RGB 各8位顯示數(shù)據(jù))到10億色(RGB各IO位顯示數(shù)據(jù))以上。
并且，在桌面顯示器、筆記本型微機(jī)中，對(duì)應(yīng)于DVD (Digital Versatile Disk)、因特網(wǎng)等數(shù)字圖像源的增加，高分辨率化/多色化等 高畫質(zhì)化得到快速發(fā)展。
因此，顯示數(shù)據(jù)逐漸變大，數(shù)據(jù)傳送率進(jìn)一步上升，需要數(shù)據(jù)接 收電路高速動(dòng)作。
但是，由數(shù)據(jù)接收電路接收傳送率高的差動(dòng)輸入信號(hào)時(shí)，寄存器 的寄生電容的影響變得明顯，因延遲或波形歪曲，例如產(chǎn)生從差動(dòng)輸 入信號(hào)輸入開始在規(guī)定時(shí)間內(nèi)無法輸出和該差動(dòng)輸入信號(hào)對(duì)應(yīng)的數(shù)據(jù) 信號(hào)的情況，容易產(chǎn)生數(shù)據(jù)取入故障。即，變?yōu)閳D10的顯示部21中 的錯(cuò)誤顯示，成為損壞液晶顯示裝置的顯示質(zhì)量的主要原因。
作為判斷數(shù)據(jù)接收電路中的數(shù)據(jù)取得的切實(shí)性的指標(biāo)，使用占空 比。其中，占空比是相對(duì)于2個(gè)數(shù)據(jù)的脈沖寬期待值的、l個(gè)數(shù)據(jù)的數(shù) 據(jù)接收電路的輸出信號(hào)脈沖寬。例如，以占空比50%為理想值，必須 將偏離50%的偏差限制在規(guī)定的允許范圍內(nèi)(例如±5%)。
當(dāng)數(shù)據(jù)接收電路的輸出信號(hào)的占空比超過規(guī)定的允許范圍時(shí)，后 級(jí)的串行并行轉(zhuǎn)換電路的轉(zhuǎn)換時(shí)序不匹配，導(dǎo)致后級(jí)電路的數(shù)據(jù)取入 故障。
此 外，作為偏離占空比的理想值(50%)的原因，還與構(gòu)成數(shù)據(jù) 接收電路的晶體管的制造工藝引起的特性偏差、溫度等動(dòng)作環(huán)境、以 及輸入到數(shù)據(jù)接收電路的小振幅差動(dòng)信號(hào)的振幅或數(shù)據(jù)傳送率等有 關(guān)。
根據(jù)本發(fā)明人的分析可知在圖12所示的現(xiàn)有的數(shù)據(jù)接收電路 中，接收數(shù)據(jù)傳送率較高的小振幅差動(dòng)信號(hào)時(shí)，當(dāng)同一數(shù)據(jù)值(低電
平或高電平)較長時(shí)間連續(xù)持續(xù)時(shí)，之后的不同數(shù)據(jù)值(高電平或低 電平)的輸出信號(hào)OUT的占空比偏離50。/。，占空比偏離較大時(shí)，在數(shù) 據(jù)接收電路的后級(jí)電路中，產(chǎn)生數(shù)據(jù)取入故障引起的顯示質(zhì)量下降。
以下，簡單易懂地說明本發(fā)明人的分析結(jié)果(此外，再次聲明， 以下記載不構(gòu)成本發(fā)明的現(xiàn)有技術(shù))。
在液晶顯示裝置的顯示數(shù)據(jù)的信號(hào)傳送(接口)中，傳送顯示部 21上顯示的所有圖像的顯示數(shù)據(jù)。
根據(jù)顯示圖案，存在同一數(shù)據(jù)值至少在一個(gè)水平期間的數(shù)分之一 左右的期間內(nèi)連續(xù)持續(xù)的情況。
圖9是示意性地表示圖12的數(shù)據(jù)接收電路中的、偏離占空比的理 想值(占空比惡化)的現(xiàn)象的時(shí)序圖。圖9中表示了圖12的小振幅差 動(dòng)信號(hào)(IN1、 IN2)、及輸出信號(hào)OUT的時(shí)序波形。與差動(dòng)信號(hào)(IN1、 IN2)的數(shù)據(jù)Dl、 D2、…、Dw、 Dx、 Dy、 Dz對(duì)應(yīng)的輸出信號(hào)OUT 的數(shù)據(jù)表示為Ol、 02、、 Ow、 Ox、 Oy、 Oz。
小振幅差動(dòng)信號(hào)(IN1、 IN2)和輸出信號(hào)OUT的各數(shù)據(jù)的時(shí)序偏 差與在圖12的數(shù)據(jù)接收電路29內(nèi)信號(hào)放大所需的時(shí)間相關(guān)。
在圖9所示的例子中，小振幅差動(dòng)信號(hào)(IN1、 IN2)的數(shù)據(jù)值在 從D2到Dw的較長期間保持為同一值，在為Dx時(shí)數(shù)據(jù)值再次變化。 此外，該Dx在l個(gè)數(shù)據(jù)期間輸出后，輸出其他的數(shù)據(jù)值Dy。
小振幅差動(dòng)信號(hào)的數(shù)據(jù)值從D2到Dw為止連續(xù)為同一值后，在 Dx時(shí)數(shù)據(jù)值產(chǎn)生變化時(shí)，輸出信號(hào)OUT的數(shù)據(jù)Ox從低電平(VSS) 變化為高電平(VDD)，但該變化的時(shí)序和本來的位置相比，滯后延 遲時(shí)間dt。
小振幅差動(dòng)信號(hào)的數(shù)據(jù)值在DX (1個(gè)數(shù)據(jù)期間)的下一個(gè)Dy時(shí)
變化，輸出低電平的數(shù)據(jù)Oy。
和小振幅差動(dòng)信號(hào)Dx對(duì)應(yīng)的輸出信號(hào)OUT的數(shù)據(jù)Ox的高電平 期間減少延遲時(shí)間dt，數(shù)據(jù)Ox的占空比比本來的50%低，在后級(jí)電路 中存在產(chǎn)生數(shù)據(jù)取入故障的情況。
并且，上述輸出信號(hào)OUT的占空比的惡化問題在數(shù)據(jù)接收電路 29的差動(dòng)對(duì)晶體管M81、 M82中的一個(gè)截止時(shí)產(chǎn)生。
在通常動(dòng)作中，在差動(dòng)對(duì)晶體管M81、 M82均導(dǎo)通的狀態(tài)下動(dòng)作 時(shí)，也存在因動(dòng)作環(huán)境變化引起的晶體管的閾值電壓或設(shè)定電流值的 變化、及差動(dòng)信號(hào)的振幅擴(kuò)大等，差動(dòng)對(duì)晶體管M81、 M82中的一個(gè) 變?yōu)榻刂範(fàn)顟B(tài)的情況。
在圖12中，當(dāng)輸入的差動(dòng)信號(hào)(IN1、 IN2)的數(shù)據(jù)值(高電平/ 低電平)頻繁變化時(shí)，即使差動(dòng)對(duì)晶體管M81和M82中的一個(gè)截止， 漏極和柵極連接到該截止的晶體管的漏極的NMOS晶體管(M83或 M84)的柵極電位也僅下降到其閾值電壓Vt。
但是，輸入的差動(dòng)信號(hào)(IN1、 IN2)在較長期間內(nèi)連續(xù)取同一數(shù) 據(jù)值時(shí)，漏極和柵極連接到差動(dòng)對(duì)晶體管M81和M82中截止的一個(gè)晶 體管的漏極的、負(fù)荷電路的一個(gè)晶體管(M83或M84)的柵極電位， 通過晶體管截止時(shí)的漏電流，進(jìn)一步降低到閾值電壓以下，下降到低 位側(cè)電源電壓VSS附近。
在該狀態(tài)下(同一數(shù)據(jù)值較長期間連續(xù)持續(xù)，負(fù)荷電路的一個(gè)晶 體管(M83或M84)的柵極電位下降到低位側(cè)電源電壓VSS的附近的 狀態(tài))，當(dāng)輸入的差動(dòng)信號(hào)(IN1、 IN2)的數(shù)據(jù)值改變時(shí)，該負(fù)荷電
路的一個(gè)晶體管(M83或M84)的柵極電位從低位側(cè)電源電壓VSS的 附近開始上升。此時(shí)的負(fù)荷電路的一個(gè)晶體管(M83或M84)的柵極 電位的變化和從閾值電壓附近上升時(shí)相比，柵極電容的充放電較大， 因此信號(hào)電平的變化中產(chǎn)生延遲。
艮P，輸入的差動(dòng)信號(hào)(IN1、 IN2)的數(shù)據(jù)值在較長期間連續(xù)持續(xù) 取同一值時(shí)，同一數(shù)據(jù)值之后的不同數(shù)據(jù)值的輸出信號(hào)OUT的占空比 大幅偏離。
然而，為了避免上述占空比偏離的產(chǎn)生，在圖12的構(gòu)造中，例如 可將電流源M80的電流值設(shè)定得非常大。但是，這種情況下，在所有 條件下必須將差動(dòng)對(duì)晶體管M81和M82設(shè)定為導(dǎo)通狀態(tài)，因此產(chǎn)生數(shù) 據(jù)接收電路的耗電大幅增加這一新的問題。

發(fā)明內(nèi)容
因此，本發(fā)明要解決的課題是，提供一種可以以低耗電接收高數(shù) 據(jù)傳送率的差動(dòng)信號(hào)的數(shù)據(jù)接收電路(接收電路)。
并且，本發(fā)明要解決的其他課題是，通過使用上述數(shù)據(jù)接收電路， 提供一種可接收高數(shù)據(jù)傳送率的差動(dòng)信號(hào)的顯示裝置的數(shù)據(jù)驅(qū)動(dòng)器。
進(jìn)一步，本發(fā)明要解決的其他課題是，通過使用上述數(shù)據(jù)接收電 路，提供一種低耗電、高顯示質(zhì)量的顯示裝置。
本發(fā)明公開的發(fā)明為了解決上述課題大致具有以下構(gòu)造。
本發(fā)明涉及的一種數(shù)據(jù)接收電路具有差動(dòng)對(duì)，由電流源提供電 流，在輸入對(duì)接收差動(dòng)輸入信號(hào)；
第1及第2轉(zhuǎn)換電路，分別接收從上述差動(dòng)對(duì)的輸出對(duì)輸出的第 l及第2電流信號(hào)，將其轉(zhuǎn)換為第3及第4電流信號(hào)并輸出；以及
將由上述第1及第2轉(zhuǎn)換電路輸出的第3及第4電流信號(hào)進(jìn)行結(jié) 合所獲得的輸出信號(hào)輸出到數(shù)據(jù)接收電路的輸出端子的電路， 上述第1及第2轉(zhuǎn)換電路的至少一個(gè)具有
第1晶體管，第1端子連接到第1電源，與控制端子共同連接的 第2端子上輸入有上述差動(dòng)對(duì)的第1輸出電流信號(hào)；和
第2晶體管，連接到上述第1晶體管的控制端子和第2端子連接 的連接點(diǎn)，在控制端子上施加有第l偏壓信號(hào)，
上述第1偏壓信號(hào)被設(shè)定為如下電壓使輸入來自上述第2晶體 管的電流的上述第1晶體管的控制端子與上述第1電源的差電壓和規(guī) 定值相等或大于規(guī)定值。
在本發(fā)明中，上述輸出信號(hào)的振幅在上述差動(dòng)輸入信號(hào)的振幅以上。
在本發(fā)明中，上述第2晶體管連接在上述第1晶體管的控制端子
和第2端子連接的連接點(diǎn)、與第2電源之間。
在本發(fā)明中，上述第1晶體管的控制端子和上述第1電源的差電 壓或差電壓的絕對(duì)值不取決于上述差動(dòng)輸入信號(hào)的值，而是通過來自
上述第2晶體管的電流保持在上述第1晶體管的閾值電壓或閾值電壓
的絕對(duì)值以上。
在本發(fā)明中，上述第l及第2轉(zhuǎn)換電路的另一個(gè)具有 第 3晶體管，第1端子連接到上述第1電源，與控制端子共同連
接的第2端子上輸入有上述差動(dòng)對(duì)的第2輸出電流信號(hào)；和
第4晶體管，連接到上述第3晶體管的控制端子和第2端子連接
的連接點(diǎn)，在控制端子上施加有第2偏壓信號(hào)，
上述第2偏壓信號(hào)被設(shè)定為如下電壓使輸入來自上述第4晶體
管的電流的上述第3晶體管的控制端子與上述第1電源的差電壓和規(guī)
定值相等或大于規(guī)定值。在本發(fā)明中，上述第4晶體管連接在上述第3晶體管的控制端子 和第2端子連接的連接點(diǎn)、與第2電源之間。
在本發(fā)明中，上述第3晶體管的控制端子和上述第1電源的差電
壓或差電壓的絕對(duì)值不取決于上述差動(dòng)輸入信號(hào)的值，而是通過來自
上述第4晶體管的電流保持在上述第3晶體管的閾值電壓或閾值電壓 的絕對(duì)值以上。
在本發(fā)明中，上述第1及第2轉(zhuǎn)換電路的另一個(gè)還具有第3晶體 管，第1端子連接到上述第1電源，與控制端子共同連接的第2端子 上輸入有上述差動(dòng)對(duì)的第2輸出信號(hào)，
上述第2晶體管連接在上述第1晶體管的控制端子和第2端子連 接的連接點(diǎn)、與上述第3晶體管的控制端子和第2端子連接的連接點(diǎn) 之間。
本發(fā)明涉及的一種數(shù)據(jù)接收電路具有差動(dòng)對(duì)，由一端連接到第 1電源的電流源驅(qū)動(dòng)，包括在第1及第2輸入差動(dòng)地接收輸入信號(hào)的第 l及第2晶體管；
負(fù)荷電路，包括分別連接在上述差動(dòng)對(duì)的第1及第2輸出與第2 電源之間、二極管連接的第3及第4晶體管；
利用和分別流過二極管連接的上述第3及第4晶體管的電流對(duì)應(yīng) 的電流，對(duì)數(shù)據(jù)接收電路的輸出端子進(jìn)行充電、放電的電路；以及
電流供給電路，輸入有偏壓信號(hào)，向二極管連接的上述第3及第 4晶體管分別提供電流，
上述電流供給電路進(jìn)行控制，以使二極管連接的上述第3及第4 晶體管各自的柵極-源極間電壓或其絕對(duì)值不取決于上述輸入信號(hào)的 值，而是保持在閾值電壓或閾值電壓的絕對(duì)值以上。
在本發(fā)明中，上述電流供給電路具有第5及第6晶體管，在柵極
共同接收上述偏壓信號(hào)，連接在二極管連接的上述第3及第4晶體管 的漏極和柵極連接的連接點(diǎn)、與對(duì)應(yīng)的電源之間。
在本發(fā)明中，上述第5及第6晶體管分別構(gòu)成恒定電流源。
在本發(fā)明中，上述第5及第6晶體管分別構(gòu)成源極跟隨器電路。
在本發(fā)明中，上述電流供給電路具有第1導(dǎo)電型的第5晶體管， 在柵極上接收偏壓信號(hào)，連接在二極管連接的上述第2導(dǎo)電型的第3、 第4晶體管的漏極和柵極連接的連接點(diǎn)之間。
在本發(fā)明中具有第7晶體管，與二極管連接的上述第3晶體管 構(gòu)成第1電流鏡，將過上述第3晶體管的電流的鏡像電流提供到上述 數(shù)據(jù)接收電路的輸出端子；
第8晶體管，與二極管連接的上述第4晶體管構(gòu)成第2電流鏡；
以及
第9及第10晶體管，構(gòu)成第3電流鏡，輸入有上述第8晶體管的 輸出電流，將上述第8晶體管的輸出電流的鏡像電流提供到上述數(shù)據(jù) 接收電路的輸出端子。
在本發(fā)明中，可構(gòu)成為具有第2差動(dòng)對(duì)，由一端連接到上述第 2電源的電流源驅(qū)動(dòng)，包括在第1及第2輸入差動(dòng)地接收上述輸入信號(hào) 的第11及第12晶體管；
第2負(fù)荷電路，包括分別連接在上述第2差動(dòng)對(duì)的第1及第2輸 出和上述第1電源之間、二極管連接的第13及第14晶體管；以及
第2電流供給電路，分別向二極管連接的上述第13及第14晶體 管提供電流，并進(jìn)行控制，以使二極管連接的上述第13及第14晶體 管的柵極-源極間電壓或其絕對(duì)值不取決于上述輸入信號(hào)的值，而是保 持在閾值電壓或閾值電壓的絕對(duì)值以上，
上述電流供給電路具有第15晶體管，連接在二極管連接的上述
第3晶體管的漏極和柵極連接的連接點(diǎn)、與上述第1電源之間，與上 述第13晶體管構(gòu)成電流鏡；和
第16晶體管，連接在二極管連接的上述第4晶體管的漏極和柵極 連接的連接點(diǎn)、與上述第1電源之間，與上述第14晶體管構(gòu)成電流鏡。
在本發(fā)明中，也可構(gòu)成為，上述第2電流供給電路具有第17及第18
晶體管，在柵極上共同接收輸入的偏壓信號(hào)，連接在二極管連接的上
述第13及第14晶體管的漏極和柵極連接的連接點(diǎn)、與上述第2電源 之間。
本發(fā)明涉及的一種數(shù)據(jù)接收電路，也可構(gòu)成為，具有差動(dòng)對(duì)， 包括在第1及第2輸入差動(dòng)地接收輸入信號(hào)的第1及第2晶體管；
第1轉(zhuǎn)換電路，輸入從上述差動(dòng)對(duì)輸出的第1電流信號(hào)，輸出第
3電流信號(hào)；
第2轉(zhuǎn)換電路，輸入從上述差動(dòng)對(duì)輸出的第2電流信號(hào)，輸出第 4電流信號(hào)；
第1電流鏡電路，接收上述第1轉(zhuǎn)換電路的第3電流信號(hào)，輸出 其鏡像電流；
第2電流鏡電路，接收上述第2轉(zhuǎn)換電路的第4電流信號(hào)，輸出 其鏡像電流；
第3電流鏡電路，接收上述第1電流鏡電路的輸出電流，輸出其 鏡像電流；以及
電流供給電路，輸入偏壓信號(hào)，分別向上述第1電流鏡電路的輸 入側(cè)晶體管和上述第2電流鏡電路的輸入側(cè)晶體管提供電流，
上述第2電流鏡電路的輸出端和上述第3電流鏡電路的輸出端的 連接點(diǎn)連接到數(shù)據(jù)接收電路的輸出端子。
在本發(fā)明中，也可構(gòu)成為，具有第2差動(dòng)對(duì)，由一端連接到第 3電源的電流源驅(qū)動(dòng)，由在第l、第2輸入差動(dòng)地接收第2輸入信號(hào)的 第19及第20晶體管對(duì)構(gòu)成；和第2負(fù)荷電路，包括連接在上述第2 差動(dòng)對(duì)的輸出對(duì)和第4電源之間的第1及第2電阻，上述第2差動(dòng)對(duì)
的輸出對(duì)和上述第1及第2電阻連接的連接點(diǎn)的電壓，作為差動(dòng)的上 述輸入信號(hào)，被提供到上述差動(dòng)對(duì)的輸入對(duì)。
在本發(fā)明的一種顯示裝置，具有單位象素，該單位象素在數(shù)據(jù)線 和掃描線的交叉部上包括象素開關(guān)和顯示元件，上述數(shù)據(jù)線的信號(hào)通 過由上述掃描線導(dǎo)通的象素開關(guān)寫入到顯示元件，上述顯示裝置中， 作為驅(qū)動(dòng)上述數(shù)據(jù)線的數(shù)據(jù)驅(qū)動(dòng)器，具有具備上述數(shù)據(jù)接收電路的數(shù) 據(jù)驅(qū)動(dòng)器。
根據(jù)本發(fā)明，在數(shù)據(jù)接收電路的輸入級(jí)的差動(dòng)對(duì)晶體管的一個(gè)截 止的條件下，同一數(shù)據(jù)值較長期間連續(xù)持續(xù)時(shí)，也可抑制數(shù)據(jù)接收電 路的占空比惡化，維持正常動(dòng)作。因此，根據(jù)本發(fā)明，可實(shí)現(xiàn)能接收 高數(shù)據(jù)傳送率的小振幅差動(dòng)信號(hào)的數(shù)據(jù)接收電路。并且，根據(jù)本發(fā)明， 即使不增加消耗電流，也可實(shí)現(xiàn)可靠性高的動(dòng)作。
進(jìn)一步，根據(jù)本發(fā)明，通過使用上述數(shù)據(jù)接收電路，可實(shí)現(xiàn)以低 耗電接收高數(shù)據(jù)傳送率的小振幅差動(dòng)信號(hào)的顯示裝置的數(shù)據(jù)驅(qū)動(dòng)器。
進(jìn)一步，根據(jù)本發(fā)明，通過使用上述數(shù)據(jù)接收電路，可實(shí)現(xiàn)低耗 電、高顯示質(zhì)量的顯示裝置。


圖1是表示本發(fā)明的第1實(shí)施例的構(gòu)造的圖。 圖2是表示本發(fā)明的第2實(shí)施例的構(gòu)造的圖。
圖3是表示本發(fā)明的第3實(shí)施例的構(gòu)造的圖。 圖4是表示本發(fā)明的第4實(shí)施例的構(gòu)造的圖。 圖5是表示本發(fā)明的第5實(shí)施例的構(gòu)造的圖。 圖6是表示本發(fā)明的第6實(shí)施例的構(gòu)造的圖。 圖7是表示本發(fā)明的第7實(shí)施例的構(gòu)造的圖。 圖8是對(duì)本發(fā)明和現(xiàn)有例的動(dòng)作原理進(jìn)行比較說明的圖。
圖9是說明現(xiàn)有電路的問題的時(shí)序圖。
圖IO是表示現(xiàn)有的液晶顯示裝置的構(gòu)造的一例的圖。
圖11是表示本發(fā)明的第8實(shí)施例的構(gòu)造的圖。
圖12是表示現(xiàn)有的數(shù)據(jù)接收電路的構(gòu)造的一例的圖。
具體實(shí)施例方式
對(duì)本發(fā)明參照附圖進(jìn)行以下更詳細(xì)的說明。圖1是表示本發(fā)明的 一個(gè)實(shí)施方式的構(gòu)造的圖。圖1中表示了可接收顯示裝置的高速接口
中的高數(shù)據(jù)傳送率的小振幅差動(dòng)信號(hào)(Low Voltage Differential Signaling,低壓差動(dòng)信號(hào))的數(shù)據(jù)接收電路(接收器電路)的構(gòu)造。
參照?qǐng)D1，本實(shí)施方式的數(shù)據(jù)接收電路具有差動(dòng)對(duì)(M81、M82)， 由電流源(M80)提供電流，在輸入對(duì)接收小振幅差動(dòng)信號(hào)(IN1、 IN2); 第1及第2轉(zhuǎn)換電路，接收從差動(dòng)對(duì)(M81、 M82)的輸出對(duì)輸出的第 l和第2輸出電流信號(hào)，分別生成并輸出對(duì)應(yīng)的電流信號(hào)；以及輸出電 路(M87、 M88)，將通過第l及第2轉(zhuǎn)換電路轉(zhuǎn)換的電流信號(hào)結(jié)合， 從輸出端子(6)輸出電源電壓振幅(VDD-VSS)的二值的輸出信號(hào) (OUT)。
在本實(shí)施方式中，第l轉(zhuǎn)換電路具有第1晶體管(M83)，其 第1端子連接到第1電源(VSS)，向與控制端子共同連接的第2端子 輸入差動(dòng)對(duì)(M81、 M82)的第1輸出電流信號(hào)；和第2晶體管(Mil)， 連接在第l晶體管(M83)的控制端子和第2端子的連接點(diǎn)。
在第1轉(zhuǎn)換電路中，向第2晶體管(Mil)的控制端(柵極)施 加控制第2晶體管(Mil)的電流的偏壓信號(hào)(BP1)，以使第l晶體 管(M83)的控制端子和第1電源(VSS)之間的電位差在規(guī)定值(第 1晶體管(M83)的閾值電壓的絕對(duì)值)以上。
在第1轉(zhuǎn)換電路中，由于第1晶體管(M83)中流過由第2晶體
管(Mil)提供的電流，因此第1晶體管(M83)的控制端子的電位相
對(duì)于第1電源(vss)，保持在閾值電壓(vt)以上。因此，即使在差
動(dòng)信號(hào)(IN1、 IN2)的IN1連續(xù)取同一數(shù)據(jù)值、差動(dòng)對(duì)(M81、 M82) 中的一個(gè)晶體管(M81)長時(shí)間截止時(shí)，也可維持正常動(dòng)作。
并且，在本實(shí)施方式中，第2轉(zhuǎn)換電路具有第3晶體管(M84)， 其第1端子連接到第1電源(VSS)，向與控制端子共同連接的第2端 子輸入差動(dòng)對(duì)(M81、M82)的第2輸出電流信號(hào)；和第4晶體管(M12)， 連接在第3晶體管(M84)的控制端子和第2端子的連接點(diǎn)。
在第2轉(zhuǎn)換電路中，向第4晶體管(M12)的控制端子(柵極) 施加控制第4晶體管(M12)的電流的偏壓信號(hào)(BP1)，以使第3晶 體管(M84)的控制端子和第1電源(VSS)的電位差在規(guī)定值(第3 晶體管(M84)的閾值電壓的絕對(duì)值)以上。
在第2轉(zhuǎn)換電路中，由于第3晶體管(M84)中流過由第4晶體 管(M12)提供的電流，因此第3晶體管(M84)的控制端子的電位相 對(duì)于第1電源(VSS)，保持在閾值電壓以上。因此，即使在差動(dòng)信號(hào) (IN1、 IN2)的IN2連續(xù)取同一數(shù)據(jù)值、差動(dòng)對(duì)(M81、 M82)的另一 個(gè)晶體管(M82)長時(shí)間截止時(shí)，也可維持正常動(dòng)作。
并且，在第1轉(zhuǎn)換電路中也可以是如下構(gòu)造將第2晶體管(Mll) 連接在第1晶體管(M83)的第2端子和控制端子連接的連接點(diǎn)、與第 2電源(VDD)之間。
并且，在第2轉(zhuǎn)換電路中也可以是如下構(gòu)造將第4晶體管(M12) 連接在第3晶體管(M84)的第2端子和控制端子連接的連接點(diǎn)、與第 2電源(VDD)之間。
在本實(shí)施方式中，從第2及第4晶體管(Mll、 M12)分別提供到
第1及第3晶體管(M83、 M84)的電流和電流源(M80)的電流相比， 可以是非常小的電流值，基本不會(huì)增加耗電。
根據(jù)本實(shí)施方式涉及的數(shù)據(jù)接收電路，其構(gòu)造是從第2及第4晶 體管(Mll、 M12)向構(gòu)成差動(dòng)對(duì)(M81、 M82)的負(fù)荷電路的晶體管 (M83、 M84)分別提供電流，從而在差動(dòng)對(duì)(M81、 M82)中的一個(gè) 截止的條件下，即使在較長時(shí)間連續(xù)接收同一數(shù)據(jù)值的小振幅差動(dòng)信 號(hào)(IN1、 IN2)的情況下，也可抑制輸出信號(hào)(OUT)的占空比惡化， 實(shí)現(xiàn)可靠性高的動(dòng)作。因此，向差動(dòng)對(duì)(M81、 M82)提供尾電流的電 流源(M80)不需要設(shè)定為在各種動(dòng)作環(huán)境條件下差動(dòng)對(duì)(M81、 M82) 兩者都均在導(dǎo)通狀態(tài)下動(dòng)作的非常大的電流值，可減小至必要的最小 限度的電流值。結(jié)果可抑制消耗電流的增加，有助于抑制、降低耗電 的增大。
根據(jù)本實(shí)施方式涉及的數(shù)據(jù)接收電路，圖9所示的延遲dt等被消 除，可確保與輸入信號(hào)的占空比對(duì)應(yīng)的輸出信號(hào)的占空比，提高高速 動(dòng)作的界限值，可應(yīng)對(duì)更高數(shù)據(jù)傳送率的小振幅差動(dòng)信號(hào)。
在本實(shí)施方式中，第1轉(zhuǎn)換電路具有第1晶體管(M83)和構(gòu)成 第1電流鏡的晶體管(M88)，第1電流鏡(M83、 M88)輸入從差動(dòng) 對(duì)(M81、 M82)的輸出對(duì)輸出的第l輸出電流信號(hào)(Ia)，并將其轉(zhuǎn) 換為從輸出端子(6)流向第1電源(VSS)側(cè)的電流信號(hào)(Ic)。
在本實(shí)施方式中，第2轉(zhuǎn)換電路具有第3晶體管(M84)和構(gòu)成 第2電流鏡的晶體管(M85)，并具有接收該晶體管(M85)的輸出電 流的第3電流鏡(M86、 M87)。第2電流鏡(M84、 M85)及第3電 流鏡(M86、 M87)輸入從差動(dòng)對(duì)(M81、 M82)的輸出對(duì)輸出的第2 輸出電流信號(hào)(Ib)，并將其轉(zhuǎn)換為從第2電源(VDD)流入到輸出 端子(6)的電流信號(hào)(Id)。
第1電流鏡(M83、 M88)、第2電流鏡(M84、 M85)各自的輸 入端(二極管連接的M83、 M84的漏極和柵極的連接點(diǎn))可直接連接 到差動(dòng)對(duì)(M81、 M82)的輸出對(duì)。
此外，在本實(shí)施方式中，第1電流鏡(M83、 M88)及第2電流鏡 (M84、 M85)各自的輸入端、與差動(dòng)對(duì)(M81、 M82)的輸出對(duì)之間， 也可連接不含有二極管連接的晶體管的轉(zhuǎn)換電路或規(guī)定的元件。對(duì)于 輸入了差動(dòng)對(duì)(M81、 M82)的輸出對(duì)的輸出電流信號(hào)的、最上位的二 極管連接的晶體管，具有將其柵極-源極間電壓保持控制在規(guī)定值(該 晶體管的閾值電壓Vt的絕對(duì)值)以上的電流供給電路是非常重要的。 將共射共基/電流鏡電路等、晶體管多級(jí)縱向?qū)臃e的電路作為差動(dòng)對(duì)的 負(fù)荷電路設(shè)置時(shí)，對(duì)于最上位的二極管連接的晶體管，將該柵極-源極 間電壓保持控制在規(guī)定值(閾值電壓的絕對(duì)值)以上。
通過最上位的二極管連接的晶體管的柵極-源極間電壓的控制，下 位的二極管連接的晶體管的柵極-源極間電壓被自動(dòng)控制為規(guī)定值以 上。
圖4是表示本發(fā)明的其他實(shí)施方式的構(gòu)造的圖。參照?qǐng)D4，本實(shí) 施方式的數(shù)據(jù)接收電路具有小振幅的差動(dòng)信號(hào)(IN1、 IN2);電源 電壓振幅(VDD-VSS)的輸出信號(hào)(OUT);差動(dòng)對(duì)(M81、 M82)， 由電流源(M80)提供電流，由輸入對(duì)接收差動(dòng)信號(hào)(IN1、 IN2); 第1及第2轉(zhuǎn)換電路，接收由差動(dòng)對(duì)(M81、 M82)的輸出對(duì)輸出的第 l及第2輸出電流信號(hào)，分別輸出對(duì)應(yīng)的電流；以及輸出端子(6)， 將通過第1及第2轉(zhuǎn)換電路轉(zhuǎn)換輸出的電流信號(hào)結(jié)合，輸出輸出信號(hào) (OUT)。
第1轉(zhuǎn)換電路具有第1晶體管(M83)，第1端子連接到第1 電源(VSS)，向與控制端子共同連接的第2端子輸入差動(dòng)對(duì)(M81、 M82)的上述第l輸出電流信號(hào)；和第2晶體管(M31)，連接在第l晶體管(M83)的控制端子和第2端子的連接點(diǎn)。
向第2晶體管(M31)的控制端施加控制第2晶體管(M31)的電 流的偏壓信號(hào)(BN3)，以使第1晶體管(M83)的控制端子和第1電 源(VSS)之間的電位差在規(guī)定值(第1晶體管(M83)的閾值電壓的 絕對(duì)值)以上。
并且，第2轉(zhuǎn)換電路具有第3晶體管(M84)，其第1端子連接 到第1電源(VSS)，向與控制端子共同連接的第2端子輸入上述差動(dòng) 對(duì)(M81、 M82)的第2輸出電流信號(hào)，第2晶體管(M31)連接在第 1晶體管(M83)的第2端子和控制端子連接的連接點(diǎn)、與第3晶體管 (M84)的第2端子和控制端子連接的連接點(diǎn)之間。
在本實(shí)施方式中，二極管連接的第1和第3晶體管(M83、 M84) 的共同連接的控制端子和第2端子的連接點(diǎn)的各電位根據(jù)差動(dòng)信號(hào) (IN1、 IN2)，在一個(gè)為高電位時(shí)，另一個(gè)為低電位。
低電位側(cè)的連接點(diǎn)在與第1電源(VSS)的電位差小于閾值電壓 (Vt)時(shí)，通過偏壓信號(hào)(BN3)從高電位側(cè)的連接點(diǎn)提供電流，因此 第1及第3晶體管(M83、M84)的控制端子的電位相對(duì)于第1電源(VSS) 保持在閾值電壓(Vt)以上。
因此，即使在差動(dòng)信號(hào)(IN1、 IN2)連續(xù)為同一數(shù)據(jù)值、差動(dòng)對(duì) 晶體管(M81、 M82)中的一個(gè)長時(shí)間截止時(shí)，也可維持正常動(dòng)作。
根據(jù)本實(shí)施方式，高速動(dòng)作的界限值提高，可應(yīng)對(duì)更高的數(shù)據(jù)傳 送率的小振幅差動(dòng)信號(hào)。并且，根據(jù)本實(shí)施方式，還可降低向差動(dòng)對(duì) (M81、 M82)提供電流的電流源(M80)的電流值，降低耗電。以下 根據(jù)實(shí)施例進(jìn)行說明。(實(shí)施例) (實(shí)施例1)
圖1是表示本發(fā)明的第1實(shí)施例的構(gòu)造的圖。并且，圖1所示的 構(gòu)造將本發(fā)明適應(yīng)于如下數(shù)據(jù)接收電路(接收電路)將顯示裝置的 高速接口中的高數(shù)據(jù)傳送率的小振幅差動(dòng)信號(hào)放大轉(zhuǎn)換為電源電壓振 幅的脈沖信號(hào)。參照?qǐng)D1，本實(shí)施例的數(shù)據(jù)接收電路具有圖12的電路
構(gòu)造中的、電流分別向二極管連接的NMOS晶體管M83、 M84流入的 電流源晶體管Mll、 M12。在圖1中，對(duì)于和圖12相同構(gòu)造的要素標(biāo) 以相同的參照標(biāo)號(hào)。并且，在圖1中，各電流鏡在輸入電流和鏡像電 流的比、差動(dòng)對(duì)(M81、 M82)的輸出電流信號(hào)Ia、 Ib及晶體管M88、 M87的電流信號(hào)Ic、 Id的關(guān)系方面，與圖12所示的構(gòu)造相同。
具體而言，參照?qǐng)D1，本實(shí)施例的數(shù)據(jù)接收電路具有由PMOS 晶體管M81、 M82構(gòu)成的差動(dòng)對(duì)(記為差動(dòng)對(duì)(M81、 M82))，其 柵極連接到接收小振幅的差動(dòng)信號(hào)(IN1、 IN2)的輸入對(duì)(1、 2); 和電流源M80， 一端連接到高位側(cè)電源VDD，另一端連接到差動(dòng)對(duì)
(M81、 M82)的共同源極，向差動(dòng)對(duì)(M81、 M82)提供電流，差動(dòng) 對(duì)(M81、 M82)的輸出對(duì)(PM0S晶體管M81、 M82的漏極)、與低 位側(cè)電源VSS之間分別連接有二極管連接的NMOS晶體管M83、 M84
(負(fù)荷電路)。
本實(shí)施例的數(shù)據(jù)接收電路具有NMOS晶體管M88，其柵極連接到 二極管連接的NMOS晶體管M83的柵極(節(jié)點(diǎn)3)、源極連接到低位 側(cè)電源VSS、漏極連接到輸出端子6。 NMOS晶體管M83和M88構(gòu)成
電流鏡。
本實(shí)施例的數(shù)據(jù)接收電路具有NMOS晶體管M85，其柵極連接到 二極管連接的晶體管M84的柵極(節(jié)點(diǎn)4)、源極連接到低位側(cè)電源 VSS。 NMOS晶體管M84和M85構(gòu)成電流鏡。
并且，本實(shí)施例的數(shù)據(jù)接收電路具有PMOS晶體管M86，其源極 連接到高位側(cè)電源VDD、漏極和柵極連接到NMOS晶體管M85的漏 極，并且具有PMOS晶體管M87，其柵極連接到二極管連接的晶體管 M86的柵極、源極連接到高位側(cè)電源VDD、漏極連接到輸出端子6， PMOS晶體管M86和M87構(gòu)成電流鏡。
進(jìn)一步，本實(shí)施例的數(shù)據(jù)接收電路具有PMOS晶體管Mll，連 接在節(jié)點(diǎn)3和高位電源VDD之間，其柵極上施加有偏壓信號(hào)BP1;和 PMOS晶體管M12，連接在節(jié)點(diǎn)4和高位電源VDD之間，其柵極上施 加有偏壓信號(hào)BP1。 PMOS晶體管Mll、 M12分別形成恒定電流源。
在本實(shí)施例中，二極管連接的NMOS晶體管M83、 M84通過由電 流源Mll、 M12提供的電流，柵極-源極間電壓與差動(dòng)對(duì)(M81、 M82) 的動(dòng)作無關(guān)(因此，不取決于輸入差動(dòng)信號(hào)的值)地保持在閾值電壓 Vt以上。這樣一來，即使在差動(dòng)對(duì)(M81、 M82)中的一個(gè)長時(shí)間連 續(xù)截止時(shí)，NMOS晶體管M83、 M84也不會(huì)截止，可正常動(dòng)作。
并且，在本實(shí)施例中，電流源Mll、 M12的電流II和電流源M80
的電流Is相比，可以是非常小的電流，因此耗電基本不會(huì)增加。這構(gòu) 成了本發(fā)明的特征之一。
此外，通過將接收差動(dòng)對(duì)(M81、 M82)的輸出對(duì)的電流信號(hào)的、 最上位的二極管連接的NMOS晶體管M83、M84的柵極-源極間電壓保 持控制在閾值電壓Vt以上，從而不僅包括晶體管M83、 M84的最上位 (此時(shí)，配置成最接近VSS)的電流鏡(M83、 M88) 、 (M84、 M85)， 而且包括下位的電流鏡(M86、 M87)在內(nèi)的各晶體管的柵極-源極間 電壓均保持在閾值電壓以上。
圖8是用于對(duì)比說明圖1的本實(shí)施例的作用效果、與作為比較例 的圖12的構(gòu)造的作用效果的圖。圖8表示與二極管連接的NMOS晶體
管M83、M84的漏極-源極間電流(IDS)對(duì)應(yīng)的柵極-源極間電壓(VGS) 的特性曲線。二極管連接的晶體管M83、 M84具有同一特性。在圖8 中，將差動(dòng)對(duì)(M81、 M82)中的一個(gè)導(dǎo)通、另一個(gè)截止的狀態(tài)下的、 二極管連接的NMOS晶體管M83、 M84的動(dòng)作點(diǎn)A、 B、 C表示在特 性曲線上。
圖8的動(dòng)作點(diǎn)A是連接到差動(dòng)對(duì)(M81、 M82)中導(dǎo)通的晶體管 的、二極管連接的NMOS晶體管(M83或M84)的動(dòng)作點(diǎn)。動(dòng)作點(diǎn)A 的漏極-源極間電流接近電流源M80的電流Is。
圖8的動(dòng)作點(diǎn)B是連接到輸入短時(shí)間內(nèi)變化的差動(dòng)信號(hào)的差動(dòng)對(duì) (M81、 M82)的截止的晶體管的、二極管連接的NMOS晶體管(M83 或M84)的動(dòng)作點(diǎn)。動(dòng)作點(diǎn)B的柵極-源極間電壓(=Vb)接近閾值電 壓Vt，漏極-源極間電流是非常小的值。
圖8的動(dòng)作點(diǎn)C是連接到輸入長時(shí)間保持恒定的差動(dòng)信號(hào)的差動(dòng) 對(duì)(M81、 M82)的截止的晶體管的、二極管連接的NMOS晶體管(M83 或M84)的動(dòng)作點(diǎn)。在動(dòng)作點(diǎn)C，柵極-源極間電壓(=Vc)是比閾值 電壓Vt非常小的值Vc，漏極-源極間電流基本為0。
在圖12的數(shù)據(jù)接收電路中，接收短時(shí)間內(nèi)變化的差動(dòng)信號(hào)時(shí)，二 極管連接的NMOS晶體管M83和M84在動(dòng)作點(diǎn)A和B之間變化。但 是，當(dāng)接收長時(shí)間恒定的差動(dòng)信號(hào)時(shí)，連接到差動(dòng)對(duì)(M81、 M82)的 截止的晶體管的、二極管連接的晶體管通過截止/漏電流，柵極電容的 電荷放電，從動(dòng)作點(diǎn)B逐漸轉(zhuǎn)移到動(dòng)作點(diǎn)C。此外，動(dòng)作點(diǎn)C在上述 二極管連接的晶體管、與差動(dòng)對(duì)(M81、 M82)的截止的晶體管的各自 的截止/漏電流平衡的位置上變?yōu)榉€(wěn)定狀態(tài)。并且，不僅二極管連接的 NMOS晶體管M83和M84，而且將差動(dòng)對(duì)(M81、 M82)的截止的晶
體管的輸出電流依次轉(zhuǎn)換的各電流鏡的二極管連接的晶體管也在各自 的特性曲線上轉(zhuǎn)移到和動(dòng)作點(diǎn)C相同的動(dòng)作點(diǎn)。
并且，差動(dòng)信號(hào)從長時(shí)間恒定的狀態(tài)變化時(shí)，處于截止?fàn)顟B(tài)的二 極管連接的晶體管從圖8的動(dòng)作點(diǎn)C向?qū)顟B(tài)的動(dòng)作點(diǎn)A變化。
但是，從圖8的動(dòng)作點(diǎn)C到A的變化和從動(dòng)作點(diǎn)B到A的變化相 比，柵極-源極間電壓的電位差較大。因此，從動(dòng)作點(diǎn)C向A變化時(shí)， 柵極電容(節(jié)點(diǎn)3、 4的電容)的充電所需的時(shí)間變長。即，這是使輸 出信號(hào)OUT產(chǎn)生延遲、使占空比惡化的原因。
與之相對(duì)，在圖1所示的本實(shí)施例的數(shù)據(jù)接收電路中，二極管連 接的NMOS晶體管M83、 M84通過由電流源晶體管Mll、 M12提供的 電流，任何柵極-源極間電壓均不會(huì)比動(dòng)作點(diǎn)B低。因此，即使在接收 長時(shí)間恒定的差動(dòng)信號(hào)(IN1、 IN2)時(shí)，二極管連接的NMOS晶體管 M83、 M84的動(dòng)作點(diǎn)也在圖8的A和B之間變化。因此，圖1所示的 本實(shí)施例的數(shù)據(jù)接收電路可將輸出信號(hào)的占空比保持在理想值附近。
根據(jù)本實(shí)施例，通過所述構(gòu)造，可提高高速動(dòng)作的界限值，可應(yīng) 對(duì)更高的數(shù)據(jù)傳送率的小振幅差動(dòng)信號(hào)。
此外，差動(dòng)對(duì)(M81、 M82)均不截止的構(gòu)造的數(shù)據(jù)接收電路中， 二極管連接的NMOS晶體管M83、 M84的動(dòng)作點(diǎn)變成在圖8的動(dòng)作點(diǎn) A、 B之間的范圍內(nèi)位于動(dòng)作點(diǎn)A、 B的內(nèi)側(cè)的動(dòng)作點(diǎn)(例如A'、 B')。
并且，在圖8中，在動(dòng)作點(diǎn)A和動(dòng)作點(diǎn)B的范圍內(nèi)，特性曲線的 斜率(=AVGS/AIDS)比動(dòng)作點(diǎn)C和動(dòng)作點(diǎn)B的范圍平緩，相對(duì)于晶 體管的漏極-源極間電流IDS的變化AIDS，柵極-源極間電壓VGS的變 化AVGS較小。
因此，即使在動(dòng)作點(diǎn)A和動(dòng)作點(diǎn)B范圍內(nèi)多少產(chǎn)生變動(dòng)，對(duì)占空 比的影響也小。
然而，在圖12的現(xiàn)有的數(shù)據(jù)接收電路中，為了防止占空比惡化，
可以將差動(dòng)對(duì)(M81、 M82)控制為各晶體管總是導(dǎo)通。但是，這樣一 來也如上所述，必須將電流源M80的電流值設(shè)定得非常大，耗電顯著 增加。
與之相對(duì)，在圖1所示的本實(shí)施例的數(shù)據(jù)接收電路中，電流源M80 的電流值可以是現(xiàn)有的電流值，由偏壓BP1規(guī)定了電流值的電流源 Mil和M12的電流值也可以是比電流源M80的電流值小的值，從而和 現(xiàn)有構(gòu)造(電流源M80的電流值大)相比，可抑制耗電增加，同時(shí)可 進(jìn)行高速動(dòng)作。
(實(shí)施例2)
接著說明本發(fā)明的第2實(shí)施例。圖2是表示本發(fā)明的第2實(shí)施例 的構(gòu)造的圖。本實(shí)施例是圖1所示的第1實(shí)施例的應(yīng)用例。
參照?qǐng)D2，本實(shí)施例的數(shù)據(jù)接收電路是在圖12的數(shù)據(jù)接收電路上 附加電路90的構(gòu)造。電路90以外的構(gòu)造和圖12為同一構(gòu)造，省略其 說明。在圖2中，對(duì)于和圖12相同的構(gòu)成要素標(biāo)以相同的參照標(biāo)號(hào)。
電路卯具有由NMOS晶體管M91、 M92構(gòu)成的差動(dòng)對(duì)，共同 源極連接到電流源M90、柵極分別連接到接收小振幅差動(dòng)信號(hào)(IN1、 IN2)的輸入端子1、 2; 二極管連接的PMOS晶體管M93、 M95，連 接在高位側(cè)電源VDD和差動(dòng)對(duì)晶體管M91、 M92的漏極之間；NMOS 晶體管M13，源極連接到低位側(cè)電源VSS，柵極接收偏壓BN1，漏極 連接到PMOS晶體管M93的柵極(節(jié)點(diǎn)8) ; NMOS晶體管M14，源 極連接到低位側(cè)電源VSS，柵極接收偏壓BN1，漏極連接到PMOS晶 體管M95的柵極(節(jié)點(diǎn)7) ; PMOS晶體管M94，源極連接到高位側(cè) 電源VDD，柵極連接到PMOS晶體管M93的柵極；以及PMOS晶體 管M96，源極連接到高位側(cè)電源VDD，柵極連接到PMOS晶體管M95
的柵極。PMOS晶體管M94的漏極連接在二極管連接的NMOS晶體管 M84的漏極和柵極的連接點(diǎn)。PMOS晶體管M96的漏極連接在二極管 連接的NMOS晶體管M83的漏極和柵極的連接點(diǎn)。PMOS晶體管M93、 M94構(gòu)成電流鏡。并且，PMOS晶體管M95、 M96構(gòu)成電流鏡。
在差動(dòng)對(duì)(M91、 M92)的負(fù)荷電路(二極管連接的PMOS晶體 管M93、 M95)上總是提供來自由偏壓BN1偏置的電流源M13、 M14 的電流(吸收電流)，因此即使在差動(dòng)信號(hào)(IN1、 IN2)的數(shù)據(jù)值連 續(xù)恒定時(shí)，二極管連接的PMOS晶體管M93、 M95的柵極-源極間電壓
(柵極電壓-VDD)的絕對(duì)值也在PMOS晶體管的閾值電壓Vt的絕對(duì) 值以上。這樣一來，即使在差動(dòng)對(duì)(M91、 M92)中的一個(gè)長時(shí)間截止 時(shí)，PMOS晶體管M93、 M95也不會(huì)截止，可以進(jìn)行無延遲的動(dòng)作。 并且，從PMOS晶體管M94、 M96的漏極向構(gòu)成差動(dòng)對(duì)(M81、 M82) 的負(fù)荷電路的、二極管連接的NMOS晶體管M84、 M83分別提供電流
(晶體管M93、 M95的鏡像電流)。因此，即使在差動(dòng)信號(hào)(IN1、 IN2) 的數(shù)據(jù)值連續(xù)恒定時(shí)，二極管連接的NMOS晶體管M83、 M84的柵極 -源極間電壓(柵極電壓-VSS)也在NMOS晶體管的閾值電壓Vt以上。
圖2所示的本實(shí)施例的數(shù)據(jù)接收電路的構(gòu)造是，由PMOS差動(dòng)對(duì) (M81、 M82)及NMOS差動(dòng)對(duì)(M91、 M92)接收差動(dòng)信號(hào)(IN1、 IN2)。這樣一來，無論差動(dòng)信號(hào)(IN1、 IN2)的信號(hào)電位為從低位側(cè) 電源VSS到高位側(cè)電源VDD的任意電平的信號(hào)，均可以接收。另一 方面，圖12及圖1的數(shù)據(jù)接收電路無法接收PMOS差動(dòng)對(duì)(M81、M82) 截止的高位側(cè)電源VDD附近的信號(hào)電位的差動(dòng)信號(hào)(IN1、 IN2)。
并且，在圖2所示的本實(shí)施例的數(shù)據(jù)接收電路中，通過從電流源 M13、 M14提供的電流，將接收差動(dòng)對(duì)(M91、 M92)的輸出電流信號(hào) 的最上位的二極管連接的晶體管M93、 M95的柵極-源極間電壓保持在 閾值電壓以上。這樣一來，不僅包括晶體管M93、 M95的最上位的電 流鏡(M93、 M94) 、 (M95、 M96)，而且包括其下位的電流鏡(M83、
M88) 、 (M84、 M85) 、 (M86、 M87)的各晶體管的柵極-源極間電 壓也保持在閾值電壓以上。
此外，晶體管M83、 M84是接收差動(dòng)對(duì)(M81、 M82)的輸出電 流信號(hào)的最上位的二極管連接的晶體管，但相對(duì)于差動(dòng)對(duì)(M91、 M92) 的輸出電流信號(hào)位于下位，因此晶體管M83、 M84的柵極-源極間電壓 也由電流源M13、 M14控制在閾值電壓以上。該控制即使在差動(dòng)對(duì) (M91、 M92)截止的低位側(cè)電源電壓VSS附近的信號(hào)電位的差動(dòng)信 號(hào)時(shí)也進(jìn)行。
因此，圖2所示的本實(shí)施例的數(shù)據(jù)接收電路具有和圖1相同的效 果，進(jìn)一步可接收電源電壓范圍的任意電平信號(hào)的小振幅差動(dòng)信號(hào)。
(實(shí)施例3)
以下說明本發(fā)明的第3實(shí)施例。圖3是表示本發(fā)明的第3實(shí)施例 的構(gòu)造的圖。在圖3中，對(duì)于和圖1相同的構(gòu)成要素采用同一參照標(biāo) 號(hào)。參照?qǐng)D3，本實(shí)施例的數(shù)據(jù)接收電路改變圖1所示的數(shù)據(jù)接收電路 的PMOS晶體管Mll、 M12的極性，置換為NMOS晶體管M21、 M22。
NMOS晶體管M21、 M22的柵極上施加偏壓信號(hào)BN2。 NMOS晶 體管M21、 M22以外的構(gòu)造和圖1相同，省略其說明。
NMOS晶體管M21、 M22不是恒定電流源，以源極跟隨(Source follower)方式連接。NMOS晶體管M21、 M22通過偏壓信號(hào)BN2，在 二極管連接的NMOS晶體管M83或M84的柵極-源極間電壓在閾值電 壓Vt以下時(shí)，提供電流，起到將晶體管M83或M84的柵極-源極間電
壓保持在閾值電壓以上的作用。
從NMOS晶體管M21、 M22的源極提供到晶體管M83或M84的 電流是和晶體管M83或M84的柵極與漏極的連接點(diǎn)、與偏壓信號(hào)BN2
的電位差對(duì)應(yīng)的值的電流，即，是和NMOS晶體管M21、 M22各自的 柵極-源極間電壓對(duì)應(yīng)的值的電流。
如上所述，在圖3所示的本實(shí)施例的數(shù)據(jù)接收電路中，進(jìn)行將二 極管連接的NMOS晶體管M83、M84的柵極-源極間電壓保持在閾值電 壓以上的控制。因此，本實(shí)施例也具有和圖1的第1實(shí)施例相同的效 果。
(實(shí)施例4)
接著說明本發(fā)明的第4實(shí)施例。圖4是表示本發(fā)明的第4實(shí)施例 的構(gòu)造的圖。在圖4中，對(duì)和圖12相同的構(gòu)成要素使用同一參照標(biāo)號(hào)。 參照?qǐng)D4，本實(shí)施例的數(shù)據(jù)接收電路的構(gòu)造是，在圖12的現(xiàn)有的數(shù)據(jù) 接收電路上附加在柵極接收偏壓BN3的NMOS晶體管M31。
NMOS晶體管M31連接在二極管連接的NMOS晶體管M83、M84 各自的柵極和漏極的連接點(diǎn)(節(jié)點(diǎn)3及4)之間，在柵極上施加有偏壓 信號(hào)BN3。晶體管M31以外的構(gòu)造和圖12相同，省略其說明。
NMOS晶體管M31起到以下作用通過偏壓信號(hào)BN3的控制， 當(dāng)二極管連接的NMOS晶體管M83、M84中的一個(gè)柵極-源極間電壓在 閾值電壓以下時(shí)，從二極管連接的NMOS晶體管M83、 M84中的另一 個(gè)柵極和漏極的連接點(diǎn)提供電流，保持在閾值電壓以上。
此時(shí)的供給電流是和晶體管M83、 M84的低電位側(cè)的柵極和漏極 的連接點(diǎn)、與偏壓信號(hào)BN3的電位差對(duì)應(yīng)的電流。
NMOS晶體管M31起到和圖3的NMOS晶體管M21、 M22相同 的作用。但是，相對(duì)于圖3的源極跟隨器構(gòu)造的NMOS晶體管M21、 M22從高位側(cè)電源VDD提供電流，在圖4的構(gòu)造中，NMOS晶體管 M31從NMOS晶體管M83和M84中高電位側(cè)的晶體管的柵極和漏極
的連接點(diǎn)，向低電位側(cè)的晶體管的漏極提供電流。
因此，在圖4所示的本實(shí)施例中，不會(huì)由于附加NMOS晶體管
M31而增加耗電。并且，由偏壓信號(hào)BN3控制的NMOS晶體管M31 的電流從晶體管M83、 M84的高電位側(cè)的柵極和漏極的連接點(diǎn)向低電 位側(cè)的柵極和漏極的連接點(diǎn)流動(dòng)，但是當(dāng)?shù)碗娢粋?cè)的柵極和漏極的連 接點(diǎn)在閾值電壓Vt以上時(shí)，可控制為停止NMOS晶體管M31的電流 供給。因此，不會(huì)對(duì)數(shù)據(jù)接收電路的動(dòng)作產(chǎn)生影響。
如上所述，在圖4所示的本實(shí)施例的數(shù)據(jù)接收電路中，進(jìn)行將二 極管連接的NOMS晶體管M83、M84的柵極-源極間電壓保持在閾值電 壓以上的控制，具有和圖1所示的上述第1實(shí)施例相同的效果。
(實(shí)施例5)
接著說明本發(fā)明的第5實(shí)施例。圖5是表示本發(fā)明的第5實(shí)施例 的構(gòu)造的圖。參照?qǐng)D5，本實(shí)施例的數(shù)據(jù)接收電路具有由柵極連接到 接收小振幅差動(dòng)信號(hào)(IN1、 IN2)的輸入對(duì)(1、 2)的PMOS晶體管 M81、M82構(gòu)成的差動(dòng)對(duì)；和電流源M80，一端連接到高位側(cè)電源VDD、 另一端連接到差動(dòng)對(duì)(M81、 M82)的共同源極。
差動(dòng)對(duì)(M81、 M82)的輸出對(duì)上連接有接收輸出電流信號(hào)、進(jìn)行 向?qū)?yīng)的輸出電流信號(hào)轉(zhuǎn)換的轉(zhuǎn)換的轉(zhuǎn)換電路IE1、 IE2。在本實(shí)施例 中，作為直接連接差動(dòng)對(duì)(M81、 M82)的輸出對(duì)的電路，不含有二極 管連接的晶體管。轉(zhuǎn)換電路IE1、 IE2只要是輸入電流并輸出對(duì)應(yīng)的電 流的電路，則可使用任意的構(gòu)造。例如轉(zhuǎn)換電路IE1、 IE2也可具有 連接在晶體管M81、 M82的漏極和電源VSS之間的電流源(未圖示)； 和晶體管(未圖示)，源極連接到電源VSS，柵極連接到晶體管M81、 M82的漏極，將漏極電流作為輸出電流。
轉(zhuǎn)換電路IE1的輸出電流信號(hào)通過電流鏡(M71、 M72) 、 (M73、M74)轉(zhuǎn)換，晶體管M74的輸出電流信號(hào)是從輸出端子6到低位側(cè)電 源VSS的放電電流。
并且，轉(zhuǎn)換電路IE2的輸出電流信號(hào)通過電流鏡(M75、 M76)轉(zhuǎn) 換，晶體管M76的輸出電流信號(hào)是從高位側(cè)電源VDD到輸出端子6 的充電電流。
在構(gòu)成電流鏡(M71、 M72)的二極管連接的晶體管M71的柵極 和漏極的連接點(diǎn)，連接有源極連接到低位側(cè)電源VSS、柵極上施加有 偏壓信號(hào)BN4的NMOS晶體管M41。并且，在構(gòu)成電流鏡(M75、 M76)的二極管連接的晶體管M75的柵極和漏極的連接點(diǎn)，連接有源 極連接到低位側(cè)電源VSS、柵極上施加有偏壓BN4的NMOS晶體管 M42。晶體管M41、 M42形成恒定電流源。
在本實(shí)施例中，和上述第1至第4實(shí)施例不同，二極管連接的晶 體管是不與差動(dòng)對(duì)(M81、 M82)的輸出對(duì)直接連接的構(gòu)造。這種情況 下，通過具有電流供給電路(晶體管M41、M42)，將接收差動(dòng)對(duì)(M81、 M82)的輸出電流信號(hào)的最上位的二極管連接的晶體管M71、 M75的 柵極-源極間電壓控制在閾值電壓以上，從而可實(shí)現(xiàn)和圖1同樣的作用 及效果。
并且，電流供給電路(晶體管M41、 M42)也可如圖3所示變更 為源極跟隨器連接構(gòu)造，或如圖4所示變更為連接在晶體管M71、 M75 的各柵極和漏極的連接點(diǎn)之間、在柵極上接收偏壓信號(hào)的l個(gè)晶體管。
(實(shí)施例6)
以下說明本發(fā)明的第6實(shí)施例。圖6是表示本發(fā)明的第6實(shí)施例 的構(gòu)造的圖。參照?qǐng)D6，本實(shí)施例的數(shù)據(jù)接收電路在圖1的數(shù)據(jù)接收電 路的輸入對(duì)(1、 2)的前級(jí)具有將差動(dòng)信號(hào)的振幅放大的電路50。尤 其是當(dāng)輸入的小振幅差動(dòng)信號(hào)的振幅非常小時(shí)，和由圖1的數(shù)據(jù)接收
電路直接接收該差動(dòng)信號(hào)相比，由圖1的數(shù)據(jù)接收電路接收將輸入的 小振幅差動(dòng)信號(hào)放大為規(guī)定倍數(shù)的振幅的差動(dòng)信號(hào)的構(gòu)造更好。例如，
將50mV振幅的差動(dòng)信號(hào)轉(zhuǎn)換為3.2V的電源電壓振幅的輸出信號(hào)時(shí)， 信號(hào)振幅放大為64倍。當(dāng)用圖1的數(shù)據(jù)接收電路實(shí)現(xiàn)64倍的放大率 時(shí)，需要顯著增加晶體管的尺寸或電流。但是，通過由電路50和圖1 的數(shù)據(jù)接收電路分擔(dān)放大率(例如，分別分擔(dān)8倍的放大率等)，可 有效構(gòu)成各電路。
電路50具有PMOS差動(dòng)對(duì)(M51、 M52)，共同源極連接到電 流源M50、在輸入對(duì)(11、 12)接收小振幅差動(dòng)信號(hào)(INOl、 IN02); 電流源M50， 一端連接到高位側(cè)電源VDD、向差動(dòng)對(duì)(M51、 M52) 提供電流；以及在差動(dòng)對(duì)(M51、 M52)的輸出對(duì)和低位側(cè)電源VSS 之間作為負(fù)荷電路的電阻元件R53和R54。差動(dòng)對(duì)(M51、 M52)的輸 出對(duì)和電阻元件R53、 R54的連接點(diǎn)分別連接到差動(dòng)對(duì)(M81、 M82) 的輸入對(duì)(1、 2)，輸出差動(dòng)信號(hào)(IN1、 IN2)。電路50以外的構(gòu)造 和圖1相同，省略其說明。并且，在圖6中，對(duì)于和圖1相同的構(gòu)成 元件，標(biāo)以同一參照標(biāo)號(hào)。
在電路50中，由于負(fù)荷電路是電阻元件R53、 R54，因此不會(huì)如 圖12所示的電路，產(chǎn)生在負(fù)荷電路為二極管連接的晶體管時(shí)所產(chǎn)生的 占空比的惡化(作為差動(dòng)信號(hào)，同一數(shù)據(jù)值連續(xù)持續(xù)時(shí)產(chǎn)生的占空比 的惡化)。
另一方面，接收從小振幅差動(dòng)信號(hào)(INOl、 IN02)以規(guī)定倍數(shù)放 大振幅的差動(dòng)信號(hào)(IN1、 IN2)的差動(dòng)對(duì)(M81、 M82)即使在通常動(dòng) 作時(shí)， 一個(gè)差動(dòng)晶體管截止的概率也變高。因此，接收電路50的輸出 差動(dòng)信號(hào)的電路在圖12的構(gòu)造下，切實(shí)地產(chǎn)生占空比的惡化。
因此，在本實(shí)施例中，接收電路50的輸出差動(dòng)信號(hào)的電路使用參 照?qǐng)D1所說明的第1實(shí)施例的構(gòu)造。
通過上述構(gòu)造，在本實(shí)施例(圖6)中，不會(huì)產(chǎn)生占空比的惡化， 通過電路50對(duì)差動(dòng)信號(hào)的放大作用，可實(shí)現(xiàn)能進(jìn)行比圖l更穩(wěn)定的高 速動(dòng)作的數(shù)據(jù)接收電路。
此外，電路50當(dāng)然也可以是和圖6不同構(gòu)造的具有差動(dòng)信號(hào)的振
幅放大作用的電路。
以上，參照?qǐng)D1至圖6，說明了本發(fā)明的數(shù)據(jù)接收電路的實(shí)施例， 在圖1至圖6中，替換晶體管及電源的極性的構(gòu)造當(dāng)然也具有同樣的 作用及效果。
(實(shí)施例7)
圖7是表示具有圖1至圖6所示的上述各實(shí)施例的數(shù)據(jù)接收電路 之一的顯示裝置的數(shù)據(jù)驅(qū)動(dòng)器的構(gòu)造的圖。圖7用框圖表示了數(shù)據(jù)驅(qū) 動(dòng)器的主要部分。
參照?qǐng)D7，該數(shù)據(jù)驅(qū)動(dòng)器具有數(shù)據(jù)接收電路41、串行并行轉(zhuǎn)換 電路42、鎖存地址選擇器及鎖存器43、電平移動(dòng)器44、數(shù)字模擬轉(zhuǎn)換 電路45、輸出緩沖器46、以及參照電壓生成電路47。
數(shù)據(jù)接收電路41由圖l至圖6的數(shù)據(jù)接收電路構(gòu)成，該電路以小 振幅差動(dòng)信號(hào)接收顯示數(shù)據(jù)。數(shù)據(jù)接收電路41的輸出信號(hào)輸入到串行 并行轉(zhuǎn)換電路42，根據(jù)時(shí)序控制信號(hào)1，轉(zhuǎn)換為降低頻率的多相數(shù)據(jù) 信號(hào)。鎖存地址選擇器及鎖存器43輸入多相數(shù)據(jù)信號(hào)，根據(jù)時(shí)序控制 信號(hào)2，確定數(shù)據(jù)鎖存的時(shí)序，鎖存顯示數(shù)據(jù)，并且以規(guī)定的時(shí)序?qū)⒑?輸出數(shù)對(duì)應(yīng)的顯示數(shù)據(jù)通過電平移動(dòng)器44 一起輸出到數(shù)字模擬轉(zhuǎn)換電 路45。數(shù)字模擬轉(zhuǎn)換電路45將由參照電壓生成電路生成的參照電壓， 根據(jù)顯示數(shù)據(jù)(數(shù)字?jǐn)?shù)據(jù))按各輸出分別選擇，并輸出到輸出緩沖器 46。輸出緩沖器46將輸入的參照電壓放大轉(zhuǎn)換為灰度電壓信號(hào)，輸出
到數(shù)據(jù)線。
此外， 一般情況下，數(shù)據(jù)接收電路41、串行并行轉(zhuǎn)換電路42、鎖
存地址選擇器及鎖存器43由邏輯用的低壓電路(VDD=1.5V 3.3V) 構(gòu)成，其他電路模塊由模擬用高壓電路(VDD2=5V 20V)構(gòu)成。
圖7所示的數(shù)據(jù)驅(qū)動(dòng)器可適用參照?qǐng)D1至圖6說明的各實(shí)施例的 數(shù)據(jù)接收電路。如上所述，圖1至圖6所示的數(shù)據(jù)接收電路可通過高 速動(dòng)作接收大容量的顯示數(shù)據(jù)，并且在后級(jí)電路中，可進(jìn)行沒有數(shù)據(jù) 取入故障的、可靠性高的動(dòng)作。進(jìn)一步，圖1至圖6所示的數(shù)據(jù)接收 電路可實(shí)現(xiàn)低耗電。
將圖7所示的數(shù)據(jù)驅(qū)動(dòng)器用作圖IO的液晶顯示裝置的數(shù)據(jù)驅(qū)動(dòng)器 29，可實(shí)現(xiàn)高顯示質(zhì)量的液晶顯示裝置。并且，可實(shí)現(xiàn)低耗電。
(實(shí)施例8)
圖11是表示移動(dòng)電話等移動(dòng)用液晶顯示裝置的構(gòu)造的圖。圖11 中，顯示部31的象素構(gòu)造和圖10的顯示部21相同。
顯示部31的分辨率和大型液晶顯示裝置相比較低，柵極驅(qū)動(dòng)器 32或數(shù)據(jù)驅(qū)動(dòng)器33可分別由單一的LSI構(gòu)成。此外，在圖11中，數(shù) 據(jù)驅(qū)動(dòng)器33與顯示控制器34 —體形成控制器驅(qū)動(dòng)器35。和圖10同樣 地，柵極驅(qū)動(dòng)器32及數(shù)據(jù)驅(qū)動(dòng)器33由顯示控制器34控制。并且，控 制器驅(qū)動(dòng)器35中輸入和整個(gè)畫面對(duì)應(yīng)的顯示數(shù)據(jù)。在顯示數(shù)據(jù)朝向控 制器驅(qū)動(dòng)器35的信號(hào)傳送中，也采用信號(hào)布線根數(shù)較少、可抑制EMI (Electro Magnetic Interference)干擾的、小振幅差動(dòng)信號(hào)傳送方式的 高速接口。
數(shù)據(jù)接收電路39被設(shè)置在控制器驅(qū)動(dòng)器35的輸入部，由數(shù)據(jù)接 收電路39接收的顯示數(shù)據(jù)通過串行并行轉(zhuǎn)換電路(未圖示)輸入到顯
示控制器34，與所需的時(shí)鐘CLK、控制信號(hào)等共同提供到數(shù)據(jù)驅(qū)動(dòng)器
33。此外，控制器驅(qū)動(dòng)器35的主要部分的模塊構(gòu)造是在圖7的模塊 構(gòu)造的串行并行轉(zhuǎn)換電路42、和鎖存地址選擇器及鎖存器43之間加入 顯示控制器34的功能模塊。并且，在移動(dòng)用途的驅(qū)動(dòng)器中，也存在具 有存儲(chǔ)器電路的情況。
近來，在移動(dòng)用途的液晶顯示裝置中，高分辨率、多色化也取得 進(jìn)展，因此對(duì)可高速處理大容量顯示數(shù)據(jù)的控制器驅(qū)動(dòng)器35的要求也 越來越高。顯示數(shù)據(jù)的大容量化下的數(shù)據(jù)接收電路39的問題點(diǎn)與參照 圖10及圖12說明的大型液晶顯示裝置的情況相同。
圖l至圖6所示的各實(shí)施例的數(shù)據(jù)接收電路也適用于圖ll所示的 移動(dòng)用途的液晶顯示裝置。
艮P，通過適用圖1至圖6所示的各實(shí)施例的數(shù)據(jù)接收電路，控制 器驅(qū)動(dòng)器35可接收大容量的顯示數(shù)據(jù)，并且可進(jìn)行不存在數(shù)據(jù)取入故 障的、可靠性高的動(dòng)作。并且可實(shí)現(xiàn)低耗電。此外，還可實(shí)現(xiàn)具有顯 示質(zhì)量高、低耗電的液晶顯示裝置的移動(dòng)電話等移動(dòng)電子設(shè)備。
以上，根據(jù)上述實(shí)施例說明了本發(fā)明，但本發(fā)明不限于上述實(shí)施 例的構(gòu)造，在本發(fā)明的范圍內(nèi)，當(dāng)然也包括本領(lǐng)域技術(shù)人員可獲得的 各種變形、修正。
權(quán)利要求
1.一種數(shù)據(jù)接收電路，其特征在于，具有差動(dòng)對(duì)，由電流源提供電流，在輸入對(duì)接收差動(dòng)輸入信號(hào)；第1及第2轉(zhuǎn)換電路，分別接收從上述差動(dòng)對(duì)的輸出對(duì)輸出的第1及第2電流信號(hào)，將其轉(zhuǎn)換為第3及第4電流信號(hào)并輸出；以及將由上述第1及第2轉(zhuǎn)換電路輸出的第3及第4電流信號(hào)進(jìn)行結(jié)合所獲得的輸出信號(hào)輸出到數(shù)據(jù)接收電路的輸出端子的電路，上述第1及第2轉(zhuǎn)換電路的至少一個(gè)具有第1晶體管，第1端子連接到第1電源，與控制端子共同連接的第2端子上輸入有上述差動(dòng)對(duì)的第1輸出電流信號(hào)；和第2晶體管，連接到上述第1晶體管的控制端子和第2端子連接的連接點(diǎn)，在控制端子上施加有第1偏壓信號(hào)，上述第1偏壓信號(hào)被設(shè)定為如下電壓使輸入來自上述第2晶體管的電流的上述第1晶體管的控制端子與上述第1電源的差電壓和規(guī)定值相等或大于規(guī)定值。
2. 根據(jù)權(quán)利要求1所述的數(shù)據(jù)接收電路，其特征在于，上述輸出信號(hào)的振幅在上述差動(dòng)輸入信號(hào)的振幅以上。
3. 根據(jù)權(quán)利要求1所述的數(shù)據(jù)接收電路，其特征在于，上述第2晶體管連接在上述第1晶體管的控制端子和第2端子連 接的連接點(diǎn)、與第2電源之間。
4. 根據(jù)權(quán)利要求l所述的數(shù)據(jù)接收電路，其特征在于，上述第1晶體管的控制端子和上述第1電源的差電壓或差電壓的 絕對(duì)值不取決于上述差動(dòng)輸入信號(hào)的值，而是通過來自上述第2晶體 管的電流保持在上述第1晶體管的閾值電壓或閾值電壓的絕對(duì)值以上。
5. 根據(jù)權(quán)利要求1所述的數(shù)據(jù)接收電路，其特征在于， 上述第1及第2轉(zhuǎn)換電路的另一個(gè)具有第3晶體管，第1端子連接到上述第1電源，與控制端子共同連 接的第2端子上輸入有上述差動(dòng)對(duì)的第2輸出電流信號(hào)；和第4晶體管，連接到上述第3晶體管的控制端子和第2端子連接 的連接點(diǎn)，在控制端子上施加有第2偏壓信號(hào)，上述第2偏壓信號(hào)被設(shè)定為如下電壓使輸入來自上述第4晶體管的電流的上述第3晶體管的控制端子與上述第1電源的差電壓和規(guī)定值相等或大于規(guī)定值。
6. 根據(jù)權(quán)利要求5所述的數(shù)據(jù)接收電路，其特征在于，上述第4晶體管連接在上述第3晶體管的控制端子和第2端子連 接的連接點(diǎn)、與第2電源之間。
7. 根據(jù)權(quán)利要求5所述的數(shù)據(jù)接收電路，其特征在于，上述第3晶體管的控制端子和上述第1電源的差電壓或差電壓的 絕對(duì)值不取決于上述差動(dòng)輸入信號(hào)的值，而是通過來自上述第4晶體 管的電流保持在上述第3晶體管的閾值電壓或閾值電壓的絕對(duì)值以上。
8. 根據(jù)權(quán)利要求l所述的數(shù)據(jù)接收電路，其特征在于， 上述第1及第2轉(zhuǎn)換電路的另一個(gè)還具有第3晶體管，第1端子連接到上述第1電源，與控制端子共同連 接的第2端子上輸入有上述差動(dòng)對(duì)的第2輸出信號(hào)，上述第2晶體管連接在上述第1晶體管的控制端子和第2端子連 接的連接點(diǎn)、與上述第3晶體管的控制端子和第2端子連接的連接點(diǎn) 之間。
9. 一種數(shù)據(jù)接收電路，其特征在于，具有差動(dòng)對(duì)，由一端連接到第1電源的電流源驅(qū)動(dòng)，包括在第1及第2輸入差動(dòng)地接收輸入信號(hào)的第1及第2晶體管；負(fù)荷電路，包括分別連接在上述差動(dòng)對(duì)的第1及第2輸出與第2電源之間的、二極管連接的第3及第4晶體管；利用和分別流過二極管連接的上述第3及第4晶體管的電流對(duì)應(yīng) 的電流，對(duì)數(shù)據(jù)接收電路的輸出端子進(jìn)行充電、放電的電路；以及電流供給電路，輸入有偏壓信號(hào)，向二極管連接的上述第3及第 4晶體管分別提供電流，上述電流供給電路進(jìn)行控制，以使二極管連接的上述第3及第4 晶體管各自的柵極-源極間電壓或其絕對(duì)值不取決于上述輸入信號(hào)的 值，而是保持在閾值電壓或閾值電壓的絕對(duì)值以上。
10. 根據(jù)權(quán)利要求9所述的數(shù)據(jù)接收電路，其特征在于， 上述電流供給電路具有第5及第6晶體管，在柵極共同接收上述偏壓信號(hào)，連接在二極管連接的上述第3及第4晶體管的漏極和柵極 連接的連接點(diǎn)、與上述第1電源之間。
11. 根據(jù)權(quán)利要求IO所述的數(shù)據(jù)接收電路，其特征在于， 上述第5及第6晶體管分別構(gòu)成恒定電流源、或源極跟隨器電路。
12. 根據(jù)權(quán)利要求9所述的數(shù)據(jù)接收電路，其特征在于， 上述電流供給電路具有第5晶體管，在柵極上接收上述偏壓信號(hào)，連接在二極管連接的上述第3、第4晶體管的漏極和柵極連接的連接點(diǎn) 之間。
13. 根據(jù)權(quán)利要求9至12中任一項(xiàng)所述的數(shù)據(jù)接收電路，其特征 在于具有第7晶體管，連接在上述數(shù)據(jù)接收電路的輸出端子與上述第2電 源之間，與上述二極管連接的上述第3晶體管構(gòu)成第1電流鏡，將流 過上述第3晶體管的電流的鏡像電流提供到上述數(shù)據(jù)接收電路的輸出 端子；第8晶體管，其一端連接到上述第2電源，與二極管連接的上述 第4晶體管構(gòu)成第2電流鏡；以及第9及第10晶體管，分別連接在上述第1電源與上述第8晶體管的輸出端之間、和上述第1電源與上述數(shù)據(jù)接收電路的輸出端子之間，構(gòu)成第3電流鏡，輸入有上述第8晶體管的輸出電流，將上述第8晶 體管的輸出電流的鏡像電流提供到上述數(shù)據(jù)接收電路的輸出端子。
14. 根據(jù)權(quán)利要求9至13中任一項(xiàng)所述的數(shù)據(jù)接收電路，其特征 在于，具有第2差動(dòng)對(duì)，由一端連接到上述第2電源的電流源驅(qū)動(dòng)，包括在 第l及第2輸入差動(dòng)地接收上述輸入信號(hào)的第11及第12晶體管；第2負(fù)荷電路，包括分別連接在上述第2差動(dòng)對(duì)的第1及第2輸 出和上述第l電源之間的、二極管連接的第13及第14晶體管；以及第2電流供給電路，分別向二極管連接的上述第13及第14晶體 管提供電流，并進(jìn)行控制，以使二極管連接的上述第13及第14晶體 管的柵極-源極間電壓或其絕對(duì)值不取決于上述輸入信號(hào)的值，而是保 持在閾值電壓或閾值電壓的絕對(duì)值以上，上述電流供給電路具有第15晶體管，連接在二極管連接的上述 第3晶體管的漏極和柵極連接的連接點(diǎn)、與上述第1電源之間，與上 述第13晶體管構(gòu)成電流鏡；和第16晶體管，連接在二極管連接的上述第4晶體管的漏極和柵極 連接的連接點(diǎn)、與上述第1電源之間，與上述第14晶體管構(gòu)成電流鏡。
15. 根據(jù)權(quán)利要求14所述的數(shù)據(jù)接收電路，其特征在于， 上述第2電流供給電路具有第17及第18晶體管，在柵極上共同接收輸入的偏壓信號(hào)，連接在二極管連接的上述第13及第14晶體管 的漏極和柵極連接的連接點(diǎn)、與上述第2電源之間。
16. —種數(shù)據(jù)接收電路，其特征在于，具有差動(dòng)對(duì)，包括在第1及第2輸入差動(dòng)地接收輸入信號(hào)的第1及第 2晶體管；第1轉(zhuǎn)換電路，輸入從上述差動(dòng)對(duì)的第1輸出輸出的第1電流信號(hào)，輸出第3電流信號(hào)；第2轉(zhuǎn)換電路，輸入從上述差動(dòng)對(duì)的第2輸出輸出的第2電流信號(hào)，輸出第4電流信號(hào)；第1電流鏡電路，接收上述第1轉(zhuǎn)換電路的第3電流信號(hào)，輸出 上述第3電流信號(hào)的鏡像電流；第2電流鏡電路，接收上述第2轉(zhuǎn)換電路的第4電流信號(hào)，輸出 上述第4電流信號(hào)的鏡像電流；第3電流鏡電路，接收上述第1電流鏡電路的輸出電流，輸出上 述輸出電流的鏡像電流；以及電流供給電路，輸入有偏壓信號(hào)，分別向上述第1電流鏡電路的 輸入側(cè)晶體管和上述第2電流鏡電路的輸入側(cè)晶體管提供電流，上述第2電流鏡電路的輸出端和上述第3電流鏡電路的輸出端連 接的連接點(diǎn)連接到數(shù)據(jù)接收電路的輸出端子。
17. 根據(jù)權(quán)利要求9至15中任一項(xiàng)所述的數(shù)據(jù)接收電路，其特征 在于，具有第2差動(dòng)對(duì)，由一端連接到第3電源的電流源驅(qū)動(dòng)，由在第1、 第2輸入差動(dòng)地接收第2輸入信號(hào)的第19及第20晶體管對(duì)構(gòu)成；和第2負(fù)荷電路，包括連接在上述第2差動(dòng)對(duì)的第1輸出和第2輸 出與第4電源之間的第1及第2電阻，上述第2差動(dòng)對(duì)的第1輸出與上述第1電阻連接的連接點(diǎn)、和上 述第2差動(dòng)對(duì)的第2輸出與上述第2電阻連接的連接點(diǎn)的電壓，作為 差動(dòng)的上述輸入信號(hào)，被提供到上述差動(dòng)對(duì)的第1、第2輸入。
18. 根據(jù)權(quán)利要求IO所述的數(shù)據(jù)接收電路，其特征在于， 上述第l、第2、第5、第6晶體管是第1導(dǎo)電型， 上述第3、第4晶體管是第2導(dǎo)電型。
19. 根據(jù)權(quán)利要求10或11所述的數(shù)據(jù)接收電路，其特征在于， 上述第1、第2晶體管是第1導(dǎo)電型， 上述第3、第4、第5、第6晶體管是第2導(dǎo)電型。
20. 根據(jù)權(quán)利要求13所述的數(shù)據(jù)接收電路，其特征在于， 上述第1、第2、第9、第10晶體管是第1導(dǎo)電型， 上述第3、第4、第7、第8晶體管是第2導(dǎo)電型。
21. 根據(jù)權(quán)利要求15所述的數(shù)據(jù)接收電路，其特征在于， 上述第ll、第12、第17、第18晶體管是第2導(dǎo)電型， 上述第13、第14、第15、第16晶體管是第1導(dǎo)電型。
22. 根據(jù)權(quán)利要求1至21中任一項(xiàng)所述的數(shù)據(jù)接收電路，其特征 在于，輸入小振幅差動(dòng)信號(hào)(Low Voltage Differential Signaling)，放大轉(zhuǎn)換為電源電壓振幅的二值信號(hào)。
23. —種數(shù)據(jù)驅(qū)動(dòng)器，其中，具有權(quán)利要求1至22中任一項(xiàng)所述 的數(shù)據(jù)接收電路。
24. —種顯示裝置，具有單位象素，該單位象素在數(shù)據(jù)線和掃描 線的交叉部上包括象素開關(guān)和顯示元件，上述數(shù)據(jù)線的信號(hào)通過由上 述掃描線導(dǎo)通的象素開關(guān)寫入到顯示元件，上述顯示裝置中，作為驅(qū)動(dòng)上述數(shù)據(jù)線的數(shù)據(jù)驅(qū)動(dòng)器，具有權(quán)利要求23所述的上述 數(shù)據(jù)驅(qū)動(dòng)器。
25. —種顯示裝置，其特征在于，具有 多根數(shù)據(jù)線，在一個(gè)方向上彼此平行地延伸；多根掃描線，在和上述一個(gè)方向正交的方向上彼此平行地延伸；以及多個(gè)象素電極，在上述多根數(shù)據(jù)線和上述多根掃描線的交叉部配 置成矩陣狀，并具有多個(gè)晶體管，與上述多個(gè)象素電極分別對(duì)應(yīng)，漏極及源極 中的一個(gè)的輸入連接到對(duì)應(yīng)的上述象素電極，上述漏極及源極中的另 一個(gè)的輸入連接到的對(duì)應(yīng)的上述數(shù)據(jù)線，柵極連接到對(duì)應(yīng)的上述掃描 線，具有柵極驅(qū)動(dòng)器，將掃描信號(hào)分別提供到上述多根掃描線；和 數(shù)據(jù)驅(qū)動(dòng)器，將和輸入數(shù)據(jù)對(duì)應(yīng)的灰度信號(hào)分別提供到上述多根 數(shù)據(jù)線，上述數(shù)據(jù)驅(qū)動(dòng)器由權(quán)利要求23所述的上述數(shù)據(jù)驅(qū)動(dòng)器構(gòu)成。
全文摘要
本發(fā)明提供一種數(shù)據(jù)接收電路、數(shù)據(jù)驅(qū)動(dòng)器、以及顯示裝置，上述數(shù)據(jù)接收電路(接收電路)可以以低耗電接收高數(shù)據(jù)傳送率的差動(dòng)信號(hào)。上述數(shù)據(jù)接收電路具有差動(dòng)對(duì)，在第1、第2輸入接收以差動(dòng)形式傳送數(shù)據(jù)的二值信號(hào)，包括第1導(dǎo)電型的第1、第2晶體管(M81、M82)；負(fù)荷電路，連接到上述差動(dòng)對(duì)的第1、第2輸出，由二極管連接的第2導(dǎo)電型的第1、第2晶體管(M83、M84)構(gòu)成；輸出電路(M87、M88)，利用和流過上述第2導(dǎo)電型的第1、第2晶體管(M83、M84)的電流(1a、Ib)分別對(duì)應(yīng)的電流(Ic、Id)，對(duì)輸出端子(6)進(jìn)行充電、放電；以及電流供給電路(M11、M12)，輸出電流輸入到上述第2導(dǎo)電型的第1、第2晶體管的至少一個(gè)。
文檔編號(hào)H03F3/45GK101179258SQ200710186359
公開日2008年5月14日 申請(qǐng)日期2007年11月12日 優(yōu)先權(quán)日2006年11月10日
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