專利名稱：低功耗無交疊四相時(shí)鐘電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及集成電路領(lǐng)域的一種低功耗、無交疊的四相時(shí)鐘電路。
技術(shù)背景隨著社會(huì)的進(jìn)步，人們的生活水平逐漸提高，所需求的能源日益增加。而 隨著自然資源的日益枯竭，能源問題越來越嚴(yán)峻。為了減輕能源問題的壓力，各國(guó)都把提高資源利用率、減少浪費(fèi)提到了首位。 家用電器、電子儀器等電氣產(chǎn)品作為電力的直接終端，其功耗的高低決定其產(chǎn) 品的成敗。各種電氣產(chǎn)品都朝自動(dòng)化、智能化方向發(fā)展。實(shí)現(xiàn)這種控制大多數(shù)都是使用的MCU控制器。作為控制器，其自身的功耗相對(duì)于整機(jī)功耗，特別是待機(jī)功耗 具有重要的意義。在精簡(jiǎn)指令集(RISC)計(jì)算機(jī)結(jié)構(gòu)的微控制單元(MCU)中，時(shí)鐘電路作 為系統(tǒng)運(yùn)行的根本對(duì)于微控制單元(MCU)工作的穩(wěn)定性和功耗起著決定性的 作用。使用較多的是4相時(shí)鐘，如附圖1所示。圖中，如果時(shí)鐘Q1^Q4的高電 平發(fā)生交疊，則會(huì)增加系統(tǒng)的功耗，并對(duì)微控制單元(MCU)的穩(wěn)定性產(chǎn)生較 大的影響。在以往的做法中，常采用延時(shí)的方法實(shí)現(xiàn)時(shí)鐘的無交疊，但溫度和 工藝的變化對(duì)電路的穩(wěn)定性會(huì)產(chǎn)生嚴(yán)重的影響。為了消除這種影響，往往采用 額外的延時(shí)模塊，這樣做無疑會(huì)增加電路的成本。實(shí)用新型內(nèi)容本實(shí)用新型要解決的技術(shù)問題在于提供一種低功耗、無交疊的四相時(shí)鐘電 路，不采用延時(shí)模塊，利用門電路自身的延時(shí)來實(shí)現(xiàn)時(shí)鐘無交疊，在保持電路 穩(wěn)定性的同時(shí)，降低系統(tǒng)的功耗。為實(shí)現(xiàn)上述目的，本實(shí)用新型采用如下技術(shù)方案一種低功耗無交疊四相時(shí)鐘電路，其特征在于所述四相時(shí)鐘電路包括第一組合邏輯模塊，用于接收主'時(shí)鐘信號(hào)并輸—出與主時(shí)鐘信號(hào)同相或反相的四個(gè)時(shí)鐘信號(hào)；一時(shí)序邏輯模塊，接收所述四個(gè)時(shí)鐘信號(hào)作為內(nèi)部鎖存器的時(shí)鐘輸入，并輸出四個(gè)分頻時(shí)鐘信號(hào)；第二組合邏輯模塊，用于接收所述四個(gè)分頻時(shí)鐘信號(hào)，并輸出相鄰時(shí)鐘之間相位相差90。的四相時(shí)鐘。具體來說，所述第一組合邏輯模塊包拮含有三個(gè)輸入端的第一、第二或非 門和含有三個(gè)輸入端的第一、第二與非門，第一或非門和第二與非門分別輸出 與主時(shí)鐘信號(hào)反相的兩個(gè)時(shí)鐘信號(hào)，第一與非門和第二或非門分別輸出與主時(shí) 鐘信號(hào)同相的兩個(gè)時(shí)鐘信號(hào)，主時(shí)鐘信號(hào)通過一級(jí)非邏輯運(yùn)算得到反相主時(shí)鐘 信號(hào)，再通過一級(jí)非邏輯運(yùn)算得到正相主時(shí)鐘信號(hào)，反相主時(shí)鐘信號(hào)分別輸入 到第二或非門和第一與非門的一個(gè)輸入端，同相主時(shí)鐘信號(hào)分別輸入到第一或 非門和第二與非門的一個(gè)輸入端，第一或非門的輸出信號(hào)輸入到第二或非門的 第二個(gè)輸入端，第二或非門的輸出信號(hào)分別輸入到第一或非門和第二與非門的 第二個(gè)輸入端，第二或非門的輸出信號(hào)經(jīng)過非邏輯運(yùn)算后輸入到第一與非門的 第二個(gè)輸入端，第一與非門的輸出信號(hào)分別輸入到第一或非門和第二與非門的 第三個(gè)輸入端，第一與非門的輸出信號(hào)經(jīng)過非邏輯運(yùn)算后輸入到第二或非門的 第三個(gè)輸入端，第二與非門的輸出信號(hào)輸入到第一與非門的第三個(gè)輸入端。所述時(shí)序邏輯模塊包括兩級(jí)鎖存器，兩級(jí)鎖存器受第一組合邏輯模塊輸出 的四個(gè)時(shí)鐘信號(hào)同步控制，第一級(jí)鎖存器的正輸出端連接第二級(jí)鎖存器的數(shù)據(jù) 輸入端，第二級(jí)鎖存器的正輸出端通過一非門連接第一級(jí)鎖存器的數(shù)據(jù)輸入端， 第一級(jí)、第二級(jí)鎖存器的負(fù)輸出端分別輸出正相分頻時(shí)鐘信號(hào)，正相分頻時(shí)鐘 信號(hào)分別通過非邏輯運(yùn)算得到反相分頻時(shí)鐘信號(hào)。所述鎖存器包括第一、第二、第三和第四傳輸門，每個(gè)傳輸門有一輸入端、 一輸出端、 一高電平控制端和一低電平控制端，第一傳輸門的輸入端作為鎖存 器的數(shù)據(jù)輸入端，第一傳輸門的輸出端輸出信號(hào)和鎖存器的清零信號(hào)進(jìn)行與非 邏輯后輸入到第二傳輸門的輸入端，第二傳輸門的輸出端連接一非門，該非門 的輸出端作為鎖存器的正輸出端，第二傳輸門的輸入端通過一非門連接第三傳 輸門的輸入端，第三傳輸門的輸出端連接第一傳輸門的輸出端，鎖存器的正輸 出端通過一非門連接第四傳輸門的輸入端，第四傳輸門的輸出端連接第二傳輸 門的輸出端，第一、第四傳輸門的高、低電平控制端分別輸入一組時(shí)鐘信號(hào)， 第二、第三傳輸門的高、低電平控制端分別輸入另一組時(shí)鐘信號(hào)。所述第二組合邏輯模塊包括含有三個(gè)輸入端釣第三、第四、第五和第六或 非門，四個(gè)或非門的輸出信號(hào)分別經(jīng)過兩級(jí)非門后依次得到四相時(shí)鐘，其中270°相位時(shí)鐘和兩個(gè)反相分頻時(shí)鐘信號(hào)分別輸入到第三或非門的三個(gè)輸入端， 0°相位時(shí)鐘和一正相一反相兩個(gè)分頻時(shí)鐘信號(hào)分別輸入到第四或非門的三個(gè) 輸入端，90°相位時(shí)鐘和兩個(gè)正相分頻時(shí)鐘信號(hào)分別輸入到第五或非門的三個(gè) 輸入端，180°相位時(shí)鐘和一反相一正相兩個(gè)分頻時(shí)鐘信號(hào)分別輸入到第六或非 門的三個(gè)輸入端。本實(shí)用新型的有益效果在于利用門電路自身的延時(shí)來實(shí)現(xiàn)時(shí)鐘無交疊， 電路結(jié)構(gòu)簡(jiǎn)單，可靠性高，性能好。電路采用門電路搭建，功耗低，面積小， 成本低。與傳統(tǒng)的四相時(shí)鐘電路相比較，本實(shí)用新型具有如下顯著優(yōu)點(diǎn)-1. 電路面積縮小l/2;2. 平均功耗縮小luw/30nw=33倍；3. 具有可靠的穩(wěn)定性，電路性能不受工藝及溫度變化影響。


以下結(jié)合附圖和具體實(shí)施方式
對(duì)本實(shí)用新型作進(jìn)一步的闡述。 附圖1為四相時(shí)鐘時(shí)序圖；附圖2為本實(shí)用新型所述低功耗無交疊四相時(shí)鐘電路的結(jié)構(gòu)圖； 附圖3為附圖2中鎖存器的內(nèi)部電路圖；附圖4為時(shí)鐘信號(hào)CK1N、 CK1P、 CK2N、 CK2P的波形示意圖； 附圖5為本實(shí)用新型所述低功耗無交疊四相時(shí)鐘電路一應(yīng)用實(shí)例框圖。
具體實(shí)施方式
如圖2所示的低功耗無交疊四相時(shí)鐘電路，包括第一、第二組合邏輯模塊 和一時(shí)序邏輯模塊。第一組合邏輯模塊包括含有三個(gè)輸入端A、 B、 C的第一或非門I5、第二或 非門12、第一與非門14和第二與非門13。第一或非門15和第二與非門13分別 輸出與主時(shí)鐘信號(hào)clk反相的兩個(gè)時(shí)鐘信號(hào)CKlN、 CK2P，第一與非門I4和第 二或非門I2分別輸出與主時(shí)鐘信號(hào)clk同相的兩個(gè)時(shí)鐘信號(hào)CKlP、 CK2N。主 時(shí)鐘信號(hào)clk通過非門10得到反相主時(shí)鐘信號(hào)ck，再通過非門II得到正相主時(shí)鐘信號(hào)ck一。反相主時(shí)鐘信號(hào)ck分別輸入到第三或非門的輸入端B和第一與 非門14的輸入端B，同相主時(shí)鐘信號(hào)cl^分別輸入到第一或非門15的輸入端C 和第二與非門13的輸入端A。第一或非門15的輸出信號(hào)CK1N輸入到第二或非 門12的輸入端C，第二或非門12的輸出信號(hào)CK2N分別輸入到第一或非門15 的輸入端A和第二與非門13的輸入端B。第二或非門12的輸出信號(hào)CK2N還經(jīng) 過非門16輸入到第一與非門14-的輸入端C。第一與非門14的輸出信號(hào)CK1P 分別輸入到第一或非門15的輸入端B和第二與非門13的輸入端C，第一與非門 14的輸出信號(hào)CK1P還經(jīng)過非門17輸入到第二或非門12的輸入端A。第二與非 門13的輸出信號(hào)CK2P輸入到第一與非門14的輸入端A。時(shí)鐘信號(hào)CK1N、 CK1P、 CK2N、 CK2P的波形如圖4所示，其中CK1N和CK1P是一對(duì)反相波形， CK2N、 CK2P是一對(duì)反相波形。時(shí)序邏輯模塊包括兩級(jí)鎖存器147、 148。鎖存器147、 148有四個(gè)鐘控端clkl 、 clkl—、clk2、clk2—分別接收第一組合邏輯模塊輸出的四個(gè)時(shí)鐘信號(hào)CK1N、CK1P、 CK2N、 CK2P。鎖存器148的正輸出'端Q連接鎖存器147的數(shù)據(jù)輸入端D，鎖存 器147的正輸出端Q通過非門151連接鎖存器148的數(shù)據(jù)輸入端D。鎖存器148、 147的負(fù)輸出端0_分別輸出正相分頻時(shí)鐘信號(hào)PH1、 PH2。正相分頻時(shí)鐘信號(hào) PH1、 PH2分別通過非門I49、 150得到反相分頻時(shí)鐘信號(hào)PH1—、 PH2—。鎖存器I47、 148的內(nèi)部電路如圖3所示，包括四個(gè)傳輸門，每個(gè)傳輸門有 一輸入端A、 一輸出端Y、 一高電平控制端ck+和一低電平控制端ck-。第一傳 輸門的輸入端A作為鎖存器的數(shù)據(jù)輸入端D，第一傳輸門的輸出端Y和鎖存器 的清零信號(hào)端CLR一連接到一與非門的兩輸入端，進(jìn)行與非邏輯后輸入到第二傳 輸門的輸入端A，第二傳輸門的輸出端Y連接一非門的輸入端，該非門的輸出 端作為鎖存器的正輸出端Q。第二傳輸門的輸入端A通過一非門連接第三傳輸 門的輸入端A，第三傳輸門的輸出端Y連接第一傳輸門的輸出端Y。鎖存器的 正輸出端Q通過一非門連接第四傳輸門的輸入端A，第四傳輸門的輸出端Y連 接第二傳輸門的輸出端Y。第一、第四傳輸門的高電平控制端ck+和低電平控制 端ck-作為鎖存器的鐘控端clkl、 clkl—分別輸入時(shí)鐘信號(hào)CK1N、 CK1P，第二、 第三傳輸門的高電平控制端ck+和低電平控制端ck-作為鎖存器的鐘控端clk2、 clk2—分別輸入時(shí)鐘信號(hào)CK2N、 CK2P。對(duì)于鎖存器147、 148，由于CK1N和 CK2N總是在對(duì)方從高變低之后才從低變高，從而能有效避免信號(hào)的沖突，從而 達(dá)到了降低功耗和提高穩(wěn)定性的目的。第二組合邏輯模塊包括含有三個(gè)輸入端A、 B、 C的第三、第四、第五和第六或非門I31、 125、 117和119。第蘭或非門B1釣輸出信號(hào)經(jīng)過兩級(jí)非門I55、 128得到0°相位時(shí)鐘Ql，第四或非門125的輸出信號(hào)經(jīng)過兩級(jí)非門154、 110 得到90°相位時(shí)鐘Q2，第五或非門I17的輸出信號(hào)經(jīng)過兩級(jí)非門I53、 113得到 180°相位時(shí)鐘Q3，第六或非門119的輸出信號(hào)經(jīng)過兩級(jí)非門152、 129得到 270°相位時(shí)鐘Q4。四相時(shí)鐘Q1、 Q2、 Q3和Q4的時(shí)序見圖1。 270°相位時(shí) 鐘Q4和分頻時(shí)鐘信號(hào)PH2—、PH1一分別輸入到第三或非門131的三個(gè)輸入端A、 B、 C， 0°相位時(shí)鐘Ql和分頻時(shí)鐘信號(hào)PH2一、 PH1分別輸入到第四或非門125 的三個(gè)輸入端A、 B、 C， 90°相位時(shí)鐘Q2和分頻時(shí)鐘信號(hào)PH2、 PH1分別輸 入到第五或非門I17的三個(gè)輸入端A、 B、 C， 180°相位時(shí)鐘Q3和分頻時(shí)鐘信 號(hào)PH2、 PHL分別輸入到第六或非門I19的三個(gè)輸入端A、 B、 C。由于采用以 上結(jié)構(gòu)，四相時(shí)鐘Q1~Q4互相控制，Ql為高電平時(shí)，Q2必為低電平，Q2和 Q3、 Q3和Q4、 Q4和Ql之間的電平關(guān)系與此類似，這樣就實(shí)現(xiàn)了無交疊時(shí)序。如圖5所示為低功耗無交疊四相時(shí)鐘電路的應(yīng)用實(shí)例框圖，將本實(shí)用新型 所述低功耗無交疊四相時(shí)鐘電路應(yīng)用于MCU電路中。在RISC結(jié)構(gòu)的四位MCU 和八位MCU中，時(shí)鐘電路是系統(tǒng)工作的基本電路。如圖5所示，四相時(shí)鐘電路 產(chǎn)生的四相時(shí)鐘用于控制MCU的每個(gè)功能模塊，MCU的每個(gè)功能模塊都在四 相時(shí)鐘的控制下一步步工作。盡管本實(shí)用新型的實(shí)施方案已公開如上，但其并不僅僅限于說明書和實(shí)施 方式中所列運(yùn)用，它完全可以被適用于各種適合本實(shí)用新型的領(lǐng)域，對(duì)于熟悉 本領(lǐng)域的人員而言，可容易地實(shí)現(xiàn)另外的修改，因此在不背離權(quán)利要求及等同 范圍所限定的一般概念下，本實(shí)用新型并不限于特定的細(xì)節(jié)和這里示出與描述 的圖例。
權(quán)利要求1. 一種低功耗無交疊四相時(shí)鐘電路，其特征在于所述四相時(shí)鐘電路包括第一組合邏輯模塊，用于接收主時(shí)鐘信號(hào)(clk)并輸出與主時(shí)鐘信號(hào)同相或反相的四個(gè)時(shí)鐘信號(hào)(CK1N、CK1P、CK2N、CK2P)；一時(shí)序邏輯模塊，接收所述四個(gè)時(shí)鐘信號(hào)(CK1N、CK1P、CK2N、CK2P)作為內(nèi)部鎖存器的時(shí)鐘輸入，并輸出四個(gè)分頻時(shí)鐘信號(hào)(PH1、PH1_、PH2、PH2_)；第二組合邏輯模塊，用于接收所述四個(gè)分頻時(shí)鐘信號(hào)(PH1、PH1_、PH2、PH_2)，并輸出相鄰時(shí)鐘之間相位相差90°的四相時(shí)鐘(Q1、Q2、Q3、Q4)。
2. 如權(quán)利要求l所述的低功耗無交疊四相時(shí)鐘電路，其特征在于所述第一 組合邏輯模塊包括含有三個(gè)輸入端的第一、第二或非門和含有三個(gè)輸入端的第 一、第二與非門，第一或非門和第二與非門分別輸出與主時(shí)鐘信號(hào)(clk)反相 的兩個(gè)時(shí)鐘信號(hào)(CK1N、 CK2P)，第一與非門和第二或非門分別輸出與主時(shí)鐘 信號(hào)(clk)同相的兩個(gè)時(shí)鐘信號(hào)(CK1P、 CK2N)，主時(shí)鐘信號(hào)(clk)通過一 級(jí)非邏輯運(yùn)算得到反相主時(shí)鐘信號(hào)(ck)，再通過一級(jí)非邏輯運(yùn)算得到正相主時(shí) 鐘信號(hào)(ck—)，反相主時(shí)鐘信號(hào)(ck)分別輸入到第二或非門和第一與非門的一 個(gè)輸入端，同相主時(shí)鐘信號(hào)(ck—)分別輸入到第一或非門和第二與非門的一個(gè) 輸入端，第一或非門的輸出信號(hào)(CK1N)輸入到第二或非門的第二個(gè)輸入端， 第二或非門的輸出信號(hào)(CK2N)分別輸入到第一或非門和第二與非門的第二個(gè) 輸入端，第二或非門的輸出信號(hào)(CK2N)經(jīng)過非邏輯運(yùn)算后輸入到第一與非門 的第二個(gè)輸入端，第一與非門的輸出信號(hào)(CK1P)分別輸入到第一或非門和第 二與非門的第三個(gè)輸入端，第一與非門的輸出信號(hào)(CK1P)經(jīng)過非邏輯運(yùn)算后 輸入到第二或非門的第三個(gè)輸入端，第二與非門的輸出信號(hào)(CK2P)輸入到第 一與非門的第三個(gè)輸入端。
3. 如權(quán)利要求l所述的低功耗無交疊四相時(shí)鐘電路，其特征在于所述時(shí)序 邏輯模塊包括兩級(jí)鎖存器，兩級(jí)鎖存器受第一組合邏輯模塊輸出的四個(gè)時(shí)鐘信 號(hào)(CK1N、 CK1P、 CK2N、 CK2P)同步控制，第一級(jí)鎖存器的正輸出端(Q) 連接第二級(jí)鎖存器的數(shù)據(jù)輸入端(D)，第二級(jí)鎖存器的正輸出端(Q)通過一 非門連接第一級(jí)鎖存器的數(shù)據(jù)輸入端(D)，第一級(jí)、第二級(jí)鎖存器的負(fù)輸出端(Q_)分別輸出正相分頻時(shí)鐘信號(hào)(PH1、 PH2)，正相分頻時(shí)鐘信號(hào)(PH1、 PH2)分別通過非邏輯運(yùn)算得到反相分頻時(shí)鐘信號(hào)(PHI—、 PH2_)。
4.如權(quán)利要求3所述的低功耗無交疊四相時(shí)鐘電路，其特征在于所述鎖存 器包括第一、第二、第三和第四傳輸門，每個(gè)傳輸門有一輸入端、 一輸出端、 一高電平控制端和一低電平控制端，第一傳輸門的輸入端作為鎖存器的數(shù)據(jù)輸 入端(D)，第一傳輸門的輸出端輸出信號(hào)和鎖存器的清零信號(hào)(CLR一)進(jìn)行與 非邏輯后輸入到第二傳輸門的輸入端，第二傳輸門的輸出端連接一非門，該非 門的輸出端作為鎖存器的正輸出端(Q)，第二傳輸門的輸入端通過一非門連接 第三傳輸門的輸入端，第三傳輸門的輸出端連接第一傳輸門的輸出端，鎖存器 的正輸出端(Q)通過一非門連接第四傳輸門的輸入端，第四傳輸門的輸出端連 接第二傳輸門的輸出端，第一、第四傳輸門的高、低電平控制端分別輸入一組 時(shí)鐘信號(hào)(CK1N 、 CK1P)，第二、第三傳輸門的高、低電平控制端分別輸入 另一組時(shí)鐘信號(hào)(CK2N 、 CK2P)。
5.如權(quán)利要求1所述的低功耗無交疊四相時(shí)鐘電路，其特征在于所述第 二組合邏輯模塊包括含有二個(gè)輸入端的第三、第四、第五和第六或非門，四個(gè) 或非門的輸出信號(hào)分別經(jīng)過兩級(jí)非門后依次得到四相時(shí)鐘(Ql、 Q2、 Q3、 Q4)， 其中270°相位時(shí)鐘(Q4)和兩個(gè)反相分頻時(shí)鐘信號(hào)(PH1—、 PH2_)分別輸入 到第三或非門的三個(gè)輸入端，0°相位時(shí)鐘(Ql)和一正相一反相兩個(gè)分頻時(shí)鐘 信號(hào)(PH1、 PH2_)分別輸入到第四或非門的三個(gè)輸入端，卯°相位時(shí)鐘(Q2) 和兩個(gè)正相分頻時(shí)鐘信號(hào)(PH1、 PH2)分別輸入到第五或非門的三個(gè)輸入端， 180°相位時(shí)鐘(Q3)和一反相一正相兩個(gè)分頻時(shí)鐘信號(hào)(PH1—、 PH2)分別輸 入到第六或非門的三個(gè)輸入端。
專利摘要本實(shí)用新型公開一種低功耗無交疊四相時(shí)鐘電路，其特征在于包括第一組合邏輯模塊，用于接收主時(shí)鐘信號(hào)并輸出與主時(shí)鐘信號(hào)同相或反相的四個(gè)時(shí)鐘信號(hào)；一時(shí)序邏輯模塊，接收所述四個(gè)時(shí)鐘信號(hào)作為內(nèi)部鎖存器的時(shí)鐘輸入，并輸出四個(gè)分頻時(shí)鐘信號(hào)；第二組合邏輯模塊，用于接收所述四個(gè)分頻時(shí)鐘信號(hào)，并輸出相鄰時(shí)鐘之間相位相差90°的四相時(shí)鐘。本實(shí)用新型的有益效果在于利用門電路自身的延時(shí)來實(shí)現(xiàn)時(shí)鐘無交疊，電路結(jié)構(gòu)簡(jiǎn)單，可靠性高，性能好，功耗低，面積小，成本低。
文檔編號(hào)H03K3/027GK201122939SQ200720175668
公開日2008年9月24日 申請(qǐng)日期2007年9月25日 優(yōu)先權(quán)日2007年9月25日
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