專利名稱：用于連接雙導線全雙工總線和雙向單導線總線的電平移動多路復用電路的制作方法
技術領域：
本發(fā)明一般涉及無線通信系統(tǒng)，更具體地涉及用于連接雙導線全 雙工總線和雙向單導線總線的電平移動多路復用電路。
背景技術：
處理器通過總線交換數(shù)據(jù)從而與其它裝置和其它處理器進行通
信。通常的配置包括利用通用異步收發(fā)機(UART)與一個或多個裝 置(例如從屬處理器)進行通信的雙線裝置?？偩€允許多個裝置通過 一根或多根導線(例如電線)進行通信。由于與尺寸、電源和其它因 素有關的設計局限，限制封裝的電子裝置上的管腳數(shù)量、以及限制電 線和其它導線的數(shù)量常常是有利的。與多導線總線相比，單導線總線 允許較少的管腳和導線。然而，利用單導線總線的傳統(tǒng)設計的局限性 在于連接到單導線總線的裝置的工作電壓必須和該裝置與雙導線總線 通信時的工作電壓相同。
因此，迫切需要用于連接雙導線全雙工總線和雙向單導線總線的 電平移動多路復用電路。

發(fā)明內容
電平移動多路復用電路在雙導線全雙工總線(雙導線總線)和單 導線雙向半雙工總線(單導線總線)之間提供了接口，其中，雙導線 總線工作在第一電源電壓下而單導線總線工作在第二電源電壓下。當 超過第一開關電壓閾值時，連接在單導線總線和雙導線總線的接收導 線之間的第 一開關電路配置為向接收導線提供低邏輯信號，否則提供 高邏輯信號。當發(fā)送導線的電壓超過第二開關電壓闊值時，除非單導 線總線接收到低邏輯信號，否則連接在單導線總線和雙導線總線的發(fā)
送導線之間的第二開關電路配置為提供低于第一開關電壓閾值的電 壓。當發(fā)送導線電壓超過第二開關電壓閾值時，第二開關電路進一步 配置為提供高于第一開關電壓的電壓，除非在單導線總線上接收到低 邏輯信號。


圖1是根據(jù)本發(fā)明示例性實施方式的電平移動多路復用電路的框
圖2是根據(jù)本發(fā)明示例性實施方式連接雙線裝置和單線裝置的電 平移動多路復用電路的框圖。
具體實施例方式
圖1是根據(jù)本發(fā)明示例性實施方式連接雙導線全雙工總線(two conductor full duplex bus) 102和單導線雙向總線(single conductor bidirectional bus) 106的電平移動多路復用電路的框圖。如圖1所示的 框圖的功能和操作可以以任意數(shù)量的裝置、電路或元件來實現(xiàn)。兩個 或多個功能塊可集成在單個裝置中且所述的功能可在任何單個裝置中 實現(xiàn)，也可在幾個裝置中實現(xiàn)。在示例性實施方式中，開關電路包括 N-溝道金屬氧化物半導體場效應晶體管(MOSFET)和電阻器。雖然 在圖1中開關電路由電平移動多路復用電路100內的兩塊表示，但是 作為開關電路116、 118的一部分描述的開關電路116、 118的一些組 件可實現(xiàn)為連接到總線102和106之一的裝置的一部分。如下所述， 例如，在示例性實施方式中，第二開關電路118的電阻器實現(xiàn)為連接 到單導線總線106的單總線裝置的一部分。
電平移動多路復用電路100對從雙導線全雙工總線(雙導線總線) 102到單導線雙向總線(單導線總線)106的信號進行復用，其中，雙 導線總線102參考第一電源104的第一電源電壓(VDD1),單導線總 線106參考第二電源108的第二電源電壓(VDD2)。連接到雙導線總 線102的裝置在發(fā)送(TX)導線110上發(fā)送數(shù)據(jù)并在接收(RX)導 線112上接收數(shù)據(jù)。在雙導線總線102上通信的裝置連接到第一電源104。因此，雙導線總線上的信號在地電位或接近地電位的低電壓與第 一電源104的第一電源電壓或接近第一電源電壓的高電壓之間變化。 在單導線總線106上通信的裝置連接到第二電源108。單導線114上 的信號在地電位或接近地電位的低電壓與第二電源108的第二電源電 壓或接近第二電源電壓的高電壓之間變化。
電平移動多路復用電路100包括第一開關電路116和第二開關電 路118，以便根據(jù)發(fā)送導線110上的數(shù)據(jù)和在單導線總線106上通信 的單總線裝置(圖1未示出)所發(fā)送的數(shù)據(jù)，在接收導線112和單導 線114上建立并呈現(xiàn)數(shù)據(jù)。除非數(shù)據(jù)由在單導線總線106上通信的單 總線裝置發(fā)送，否則開關電路116和118進一步被配置為呈現(xiàn)單導線 總線106和接收總線112上的TX數(shù)據(jù)。由在單導線總線106上通信 的單導線裝置發(fā)送的數(shù)據(jù)出現(xiàn)在接收導線112上。因此，由在單導線 總線106上通信的單導線裝置發(fā)送的數(shù)據(jù)覆蓋在發(fā)送導線110上發(fā)送 的數(shù)據(jù)，以便將單總線數(shù)據(jù)呈現(xiàn)給接收導線112。進一步的詳情如下 所述，在示例性實施方式中，接收導線112上的數(shù)據(jù)相對于單導線總 線106上的數(shù)據(jù)進行反轉，而發(fā)送導線IIO上的數(shù)據(jù)相對于單導線總 線106進行反轉。因此，在示例性實施方式中，單導線裝置發(fā)送和接 收極性反轉的數(shù)據(jù)。
當?shù)谝婚_關電路116的柵極120的電壓超過第一開關電壓閾值時， 第一開關電路116被激活且傳導電流。當?shù)诙_關電路118的柵極122 的電壓超過第二開關電壓閾值時，第二開關電路118被激活且傳導電 流。如果未超過閾值，則只有少量電流或無電流流過裝置。
當在單導線總線106上通信的裝置未發(fā)送數(shù)據(jù)時，單導線總線106 具有高阻抗值。在該狀態(tài)中，在單導線總線106上通信的裝置處于接 收狀態(tài)(或休眠狀態(tài))，發(fā)送導線IIO上的數(shù)據(jù)出現(xiàn)在接收導線112上。 當發(fā)送導線110上的電壓高于第二開關電壓閾值時，第二開關電路118 -故激活以允許電流流經(jīng)電路118,這將導致第一開關電路116的輸入 為低邏輯電平。參考圖2更為詳細的描述如下，在示例性實施方式中， 電流流經(jīng)電阻器時形成壓降以降低單導線總線106的電壓，使其低于 第一開關電路116的開關電壓閾值。結果是，第一開關電路116未被
激活或"打開"，且接收端口 112保持在高電平。在示例性實施方式中， 上拉電阻器將電壓保持在第一電源電壓或接近第一電源電壓。
在單導線總線106上通信的裝置未發(fā)送數(shù)據(jù)的情形繼續(xù)存在，當 低邏輯電壓出現(xiàn)在發(fā)送導線110上時，高邏輯電壓出現(xiàn)在單導線總線 106上。當發(fā)送導線110上的電壓低于第二開關電壓閾值時，第二開 關電路118保持在未激活狀態(tài)或"關"狀態(tài)，且無電流流動。在示例 性實施方式中，電阻上無壓降且單導線總線106上的電壓保持在第二 電源108的第二電源電壓或接近第二電源電壓。結果是，超過第一開 關電路116的第一開關電壓閾值且第一開關電路116處于允許電流流 經(jīng)第一開關電路116的"開"狀態(tài)。進一步的詳情如下所述，電流導 致上拉電阻器上產(chǎn)生壓降，從而使接收導線112處呈現(xiàn)邏輯低。
在示例性實施方式中，在單導線總線106上通信的裝置接收和發(fā) 送極性反轉的數(shù)據(jù)。在大多數(shù)情況下，所述裝置能夠被配置為使通信 反轉。在一些情況下可能需要額外的邏輯器件來反轉數(shù)據(jù)。當在雙導 線總線102上通信的裝置處于空閑狀態(tài)時，發(fā)送導線IIO具有高邏輯 電平，從而具有第一電源電壓或接近第一電源電壓。如上所述，在單 導線總線106上通信的裝置發(fā)送的任何數(shù)據(jù)覆蓋發(fā)送導線110上的數(shù) 據(jù)。當發(fā)送導線IIO具有高邏輯電壓且在單導線總線106上通信的裝 置發(fā)送低邏輯值時，第一開關電路116保持在關狀態(tài)且接收導線112 處于高邏輯電平。第二開關電路118以這樣的方式配置，即，當在單 導線總線106上通信的裝置發(fā)送高邏輯信號時，單導線上的電壓上升 并高于第一開關閾值電壓。結果是，該高邏輯電平覆蓋單導線總線106 上的低值，其中單導線總線106上的低值由發(fā)送導線IIO上的高邏輯 電平產(chǎn)生。
當發(fā)送導線IIO具有低邏輯電平時，除非在單導線總線106上通 信的裝置發(fā)送低邏輯信號，否則單導線總線106保持高邏輯電平。第 二開關電路118以這樣的方式配置，即，當在單導線總線106上通信 的裝置發(fā)送低邏輯信號時，甚至當發(fā)送導線IIO具有低邏輯電壓時， 單導線總線106上的電壓下降至第一開關電路116的第一開關電壓閾 值以下。如下所述，在示例性實施方式中，在第二開關電路118中由 電阻器構成的分壓器允許單導線114上的低電壓覆蓋由發(fā)送導線110 上的低邏輯電壓產(chǎn)生的其它高電壓。
圖2是根據(jù)本發(fā)明示例性實施方式連接雙線裝置202和單線裝置 204的電平移動多路復用電路100的框圖，其中，雙線裝置202在雙 導線總線102上通信，單線裝置204在單導線總線106上通信。第一 開關電路116和第二開關電路118能夠使用電器件的任意組合來實現(xiàn)， 以方便如上所述的開關電路116、 118的操作。在示例性實施方式中， 開關電路116、 118包括場效應晶體管(FET)和電阻器，其中至少一 些組件可以是分立器件。然而，某些器件可以以單個器件來實現(xiàn)。例 如，組件可作為特定用途集成電路(ASIC)的一部分實現(xiàn)。本領域的 技術人員會很容易地將下面針對N-溝道FET的討論應用到其它類型 的晶體管和開關器件，例如雙極性晶體管(BJT)。下文中提到的FET 的柵極、源極和漏極能夠分別與BJT的基極、集電極和發(fā)射極相互關 聯(lián)。
在示例性實施方式中，第一開關電路116包括第一晶體管206和 第一電阻器208,第二開關電路118包括第二晶體管210、第二電阻器 212、第三電阻器214、第四電阻器216和第五電阻器218。在某些情 況下可以省略某些組件，而某些組件可作為其它器件的一部分實現(xiàn)。 例如，雖然第四電阻器216^ 皮作為第二開關電^各118的一部分描述， 但是第四電阻器也可作為單線裝置204的一部分實現(xiàn)。因此，當單線 裝置204包括第四電阻器216時，電平移動多路復用電路100不包括 第四電阻器216。雖然在圖2中將第一電阻器208和第四電阻器216 作為分立塊進行了說明，但是在某些情況下，第一電阻器208和第四 電阻器216可分別作為雙線裝置202的一部分和單線裝置204的一部 分實現(xiàn)。
雖然在某些情況下可使用其它類型的晶體管，但是晶體管206、 210是N-溝道金屬氧化物半導體場效應晶體管(MOSFET )。如上所述， 晶體管206、 210例如可包括其它類型的場效應晶體管(FET)或雙極 性晶體管(BJT)。而且，在某些情況下，根據(jù)相對于地面的電壓參考 值，F(xiàn)ET可以是P-溝道晶體管。在下面的討論中，參考名稱的選擇，
例如第一、第二等，僅僅是用作參考和說明目的的，這種命名并不暗 含操作的任何順序以及組件的相對重要性。
在工作過程中，第一開關電路116和第二開關電路118將雙導線 總線102上的雙線裝置202所發(fā)送和接收的信號和單導線總線106上 的單線裝置204所接收的信號進行復用。由于雙線裝置202連接到第 一電源104且單線裝置連接到第二電源108，因此開關電路116、 118 將信號進行電平移動，以便在雙導線總線102和單導線總線106之間 提供接口。在參考圖2討論的實施例中，雙線裝置202中的通用異步 收發(fā)機(URAT) 220在雙導線總線102上通信。
第一晶體管206和第二晶體管210分別具有柵極224、柵極226， 漏極228、漏極230以及源極232、源極234。如果漏4及228、 230連 接到正電源，當柵極224、柵極226的電壓高于開關電壓閾值時，電 流流經(jīng)晶體管206、 210。因此，第一晶體管206的第一開關電壓閾值 對應于第一開關電路116的第一開關電壓閾值，且第二晶體管210的 第二開關電壓閾值對應與第二開關電路118的第二開關電壓閾值。因 此，在示例性實施方式中，第一晶體管206的Vgs閾值是第一開關電 壓閾值而第二晶體管210的Vgs閾值是第二開關電壓閾值。以這樣的 方式選擇第二晶體管210,即，漏極230的最大允許電壓與第二電源 108的最大可能電壓相適合。雖然在某些情況下晶體管206、晶體管 210的Vgs閾值可以是不同的，但是在示例性實施方式中它們是相同 的。
第一晶體管的漏極228連接到接收導線212并通過第一電阻器 208連接到第一電源104。柵極224連接到單導線總線106。進一步的 詳情如下所述，在示例性實施方式中，源極232連接到雙線裝置202 的RX使能輸出端口 238,以對單導線114和接收導線112的連接進行 控制。在一些情況下，源極232可接地。第二晶體管的漏極230通過 第二電阻器212連接到單導線總線106。第二晶體管210的柵極226 連接到發(fā)送導線110并通過第三電阻器214接地。源極234接地。如 本文所述，第二開關電路118包括第四電阻器216和第五電阻器218， 其中，第四電阻器216連接單導線114和第二電源108 ( VDD2),第
五電阻器218連接單導線1M和地。在很多情況下，由于在單導線總 線106上通信的裝置附近最容易接近第二電源108，所以第四電阻器 216定位于單線裝置216附近。例如，當雙線裝置202是工作在蜂窩 通信裝置內的處理器而單線裝置204作為可分離的電池的一部分實現(xiàn) 時，電池和蜂窩裝置之間的連接包括單管腳，即單導線114。因此， 通常更易于在電路內靠近單線導線裝置204連接第四電阻器216。由 于不同的電池和裝置可以以不同的第二電源電壓工作，因此對于不同 的單導線裝置，電阻器值可以是不同的值。然而，所選的值必須滿足 當?shù)诙w管210導通且第二電源位于其最大電壓時，第二電阻器和 第四電阻器的比率分配建立了一個足夠低的電壓，從而不能激活第一 晶體管。
單線裝置204通過通用輸入輸出(GPIO)端口 236連接到單導線 總線106。當單線裝置204處于監(jiān)聽狀態(tài)時，GPIO端口 236被設置為 導致高阻抗的開路。在發(fā)送過程中，在低電平可解釋為接地的低阻抗 而高電平可解釋為連接到第二電源108的低阻抗的情況下，GPIO端口 236時而為所述^f氐電平，時而為所述高電平。
在工作過程中，發(fā)送導線IIO上的信號在高低電平之間切換柵極。 當雙線裝置202空閑時，發(fā)送導線IIO保持在高電平狀態(tài)。在該狀態(tài) 中，在柵極226處超過第二開關電壓閾值，因此第二晶體管的漏極230 被構成分壓器的第二電阻器212和第四電阻器216拉低。第二電阻器 212的值和第四電阻器216的值以這樣的方式選擇，即當?shù)诙娫?08 具有最大可能電壓時，第一晶體管206的柵極224的電壓比第一晶體 管206的第一開關電壓閾值低足夠的余量(margin)。第二電阻器212 和第四電阻器216的電阻值的合適比率的實施例是1/10。在示例性實 施方式中，第二電阻器212的阻值是3.3KQ而第四電阻器216的阻值 是33KQ。當發(fā)送導線IIO上的電壓降到低于第二開關電壓閾值(Vgs 閾值)時，第二晶體管210處于關閉狀態(tài)，無電流流動且單導線總線 106上的電壓上升到(或接近)第二電源電壓。當單導線總線106上 的電壓超過第一晶體管的第一開關電壓閾值(Vgs)時，第一晶體管 206導通，且由于第一電阻器208的壓降，漏極的電壓被拉低。因此，
發(fā)送導線IIO上的數(shù)據(jù)在接收導線112上通過UART220進行接收。由 于通過開關電路116、 118的雙反轉，數(shù)據(jù)的極性仍保持不變。除了上 述要求之外，第二電阻器212的阻值必須足夠低以充分釋放由于單導 線總線106上的電容而積聚的任何電荷。單導線總線106上的電容包 括第二晶體管210的電容。第二晶體管210的阻值應該足夠低以處理 下降沿，且當將第 一電阻器208和第四電阻器216的阻值分別應用到 連接到導線112、導線114的裝置的寄生電容時，第一電阻器208和 第四電阻器216的阻值應該足夠低以提供與波特率相適應的上升沿。
在接收模式中，單線裝置204可使用單導線總線106上的轉換 (transition)而/人休眠才莫式中醒來或讀取由雙線裝置202發(fā)送的串4亍 數(shù)據(jù)。當一個以上的單線裝置在單導線總線106上通信時，可使用用 于在單導線總線106上管理多個裝置的眾所周知的技術。例如，尋址 可應用于數(shù)據(jù)流以從單導線總線106上的多個裝置中選擇目標裝置。
單線裝置204通過使GPIO端口 236在低值和高值之間切換而發(fā) 送數(shù)據(jù)。因此，GPIO端口 236從接收模式下的高阻抗變化到發(fā)送模式 下的低阻抗。由單線裝置204發(fā)送的數(shù)據(jù)覆蓋由雙線裝置202發(fā)送的 任何數(shù)據(jù)。
由于只要柵極224上的電壓高于第 一 開關電壓閾值(Vgs閾值)， 第一晶體管206的漏極228就被拉低，因此開關電壓閱值決定數(shù)據(jù)的 最小電壓，其中所述數(shù)據(jù)可由所述雙線裝置通過第四電阻器216的上 拉動作發(fā)送和接收，或者在設置為輸出模式時由GPIO端口 236發(fā)送 和接收。第一電阻器208為雙線裝置202的接收端口提供正偏置，且 具有能夠使接收端口 112上的高比特的上升沿的速度與數(shù)據(jù)的波特率 相適應的阻值。當發(fā)送導線110為低電平、第二晶體管210關閉且第 一晶體管206導通時，基于期望的電流消耗來選擇第一電阻器208的 阻值。在示例性實施方式中，第一電阻器208的阻值是IOOK歐姆。
如果單線裝置上的GPIO端口 236被設置為邏輯"低"且發(fā)送導 線110為"低"，則由于第四電阻器216通過GPIO端口 236接地，因 此單導線114不能達到邏輯高值而保持低值。如果GPIO端口 236被 設置為高邏輯電壓且發(fā)送導線110通過主處理器被設置為高，則單導
線總線106保持在高電平。在該狀態(tài)中，第二晶體管210導通且電流 流經(jīng)第二電阻器210。然而，由于GPIO端口 236凈皮設置為第二電源電 壓108或接近第二電源電壓108,因此單導線總線106上的電壓保持 為邏輯高。如上所述，在示例性實施方式中，單線裝置204發(fā)送和接 收極性反轉的數(shù)據(jù)。
如果關閉雙線裝置202，則第三電阻器214將以這樣的方式下拉 電壓，即，發(fā)送導線110上的電壓將不會高于第二晶體管的第二開關 電壓閾值，單導線總線106的電勢將上升到第二電源電壓，且只從第 二電源通過第五電阻器218供給相對小的電流。
當單線裝置204和第二電源108與單導線總線106斷開時，第五 電阻器218提供下拉阻抗。在示例性實施方式中，第五電阻器為1MQ 并且是根據(jù)以下標準進行選擇的，即，與第四電阻器216相比，第五 電阻器218的阻值提供可以忽略不計的分壓。當未連接單線裝置204 和第四電阻器216時，斷開雙導線總線102的接收導線112,以允許 另一裝置通過雙導線總線102連接到雙線裝置202并提供發(fā)送給單導 線總線106并可被單線裝置204忽略的數(shù)據(jù)。由于接收導線112上存 在寄生電容，該寄生電容增大了接收導線112對從其它導線或能量源 耦合的噪聲的抗擾度，因此第一電阻器208為接收導線112提供了上 拉阻抗，從而提供了更快的上升時間。
雙線裝置202可通過幾種技術中的任何一種^^測到單線裝置204 的存在。在示例性實施方式中，由于單線裝置204的內部電路或外部 電路包括第四電阻器216，因此當發(fā)送導線110上發(fā)送的數(shù)據(jù)沒有被 接收導線112接收到且接收導線112保持在高邏輯電平時，雙線裝置 202可檢測到未連接單線裝置202。由于不存在上拉電阻器，因此第一 晶體管的柵極224保持在低電平。
當連接到單導線總線106的裝置包括第四電阻器216但雙線裝置 202未接收到發(fā)送命令的響應時，雙線裝置202確定未連接單線裝置 204。例如，該情況可發(fā)生在裝置包括電阻器216但不含處理器時。
當單線裝置204已連接或未連接而雙線裝置202正在工作時，雙 線裝置202檢測接收導線212上的電壓轉變。當單線裝置204已連接
且發(fā)送導線IIO為低電平時，單導線總線106從低電平轉變到高電平 且接收導線212從高電平轉變到低電平。在連接過程中，第四電阻器 216將該電壓從先前由起到下拉作用的第五電阻器218而導致的低電 壓進行提升。當單線裝置204未連接時，雙線裝置202檢測到接收導 線112從低電平到高電平的轉變。
通過將晶體管206的源極232連接到雙線裝置202的RX使能端 口 238,可控制接收導線112和單導線114之間的連接。當RX使能端 口 112輸出為低時，源極232有效接地且多路復用電路IOO如上所述 那樣工作。然而，如果RX使能端口被設置為高，由于不考慮柵極224 的電壓的情況下無電流流動，所以第一晶體管被有效地關閉。該控制 允許與如前所述連接到雙導線裝置102的其它裝置進行通信。
因此，示例性開關電路在標準UART220和單導線雙向總線106 之間提供了接口。主裝置的雙線裝置202使用標準雙線RS串行接口 與從裝置的單線裝置204進行通信。當雙線裝置202被停用或斷電時， 單線裝置204的電流消耗達到最小。由于通過提供命令響應交易序列 以及通過消除重要的時間需求而使流控制最小化，所以當雙線裝置 202通過單導線總線106與單線裝置204進行通信時，處理開銷達到 最小。由于外圍裝置或從裝置的接口被限制為單管腳，因此降低了利 用電平移動多路復用電路100的許多應用的成本。而且，利用單管腳 更容易控制靜電放電問題。示例性電路100允許雙線裝置202檢測單 線裝置的存在。另外，當去除從裝置時，第二RS232裝置可連接到雙 導線總線102。
明顯地，通過以上教導，本發(fā)明的其它實施方式和〗務改對本領域 技術人員來說是顯而易見的。上述的描述是說明性的而非限制性的。 本發(fā)明只由權利要求來限制，在結合上述說明書和附圖瀏覽本發(fā)明時， 權利要求中包括所有這些實施方式和修改。因此，本發(fā)明的范圍不應 該由上述"i兌明書確定，而應該由^5L利要求及其等同的全部范圍確定。
權利要求
1. 一種用于連接雙導線全雙工總線與單導線雙向半雙工總線的電平移動多路復用電路，其中，所述雙導線全雙工總線參考第一電源電壓，所述單導線雙向半雙工總線參考第二電源電壓，所述電路包括:第一開關電路，其配置為連接雙導線全雙工總線的接收導線和單導線雙向總線并具有第一開關電壓閾值，當連接到所述單導線總線的第一柵極電壓超過所述第一開關電壓閾值時，所述第一開關電路使得所述接收導線具有低邏輯電平；第二開關電路，其配置為連接所述雙導線全雙工總線的發(fā)送導線和所述單導線雙向總線，所述第二開關電路被配置為:當所述發(fā)送導線上的發(fā)送導線電壓低于所述第二開關電路的第二電壓閾值時，使得第一柵極具有超過所述第一開關電路的所述第一開關電壓閾值的高電壓，除非在所述單導線總線上接收到低邏輯信號；以及當所述發(fā)送導線電壓高于所述第二開關電壓閾值時，使得所述第一柵極具有低于所述第一開關電路的所述開關電壓閾值的低電壓，除非在所述單導線總線上接收到高邏輯信號。
2. 如權利要求l所述的電路，其中，所述第一開關電路包括 第一晶體管，所述第一晶體管具有接地的第一源極、連接到所述單導線總線的第一柵極、以及第一漏極；連接在所述第 一 漏極和電源電壓之間的第 一 電阻器；以及 其中，所述第二開關電路包括第二晶體管，所述第二晶體管具有接地的第二源極、連接到所述 發(fā)送導線的所述第二柵極、以及第二漏極；連接在所述第二漏極和所述第 一柵極之間的第二電阻器；連接在所述第二柵極和地之間的第三電阻器；以及連接在所述第二電源電壓和所述單導線總線之間的第四電阻器。
3. 如權利要求2所述的電路，其中，所述第二開關電路包括連接 在所述單導線總線和地之間的第五電阻器。
4. 如權利要求2所述的電路，其中，當所述第二控制輸入端出現(xiàn) 高邏輯電平時，由所述第四電阻器和第二電阻器構成的分壓器導致第 一柵極電壓低于所述第一開關電壓閾值，除非在所述單導線總線上接 收到高邏輯信號。
5. 如權利要求4所述的電路，其中，當所述單導線總線上接收到 所述高邏輯信號時，所述第一柵極電壓高于所述第一開關電壓閾值。
6. 如權利要求2所述的電路，其中所述第一晶體管是第一場效應晶體管(FET)且所述第一柵極是 所述第一 FET的第 一柵極，所述第 一漏極是所述第一 FET的第 一漏極， 以及所述第一源極是所述第一FET的第一源極；以及所述第二晶體管是第二 FET，且所述第二柵極是所述第二 FET的 第二柵極，所述第二漏極是所述第二FET的第二漏極，以及所述第二 源極是所述第二 FET的第二源極。
7. 如權利要求6所述的電路，其中所述第一晶體管和所述第二晶 體管是N-溝道金屬氧化物半導體場效應晶體管(MOSFET )。
8. —種用于連接雙導線全雙工總線與單導線雙向半雙工總線的 電路，其中，所述雙導線全雙工總線參考第一電源電壓，所述單導線 雙向半雙工總線參考第二電源電壓，所述電路包括第一場效應晶體管(FET),所述FET具有通過第一電阻器連接到 所述第 一電源電壓的第 一漏極、接地的第 一源極和配置為連接到所述 單導線雙向半雙工總線的第一柵極，所述第一漏極配置為連接到所述 雙導線全雙工總線的接收導線；以及第二 FET,所述第二 FET具有通過第二電阻器連接到所述第 一柵 極的第二漏極、接地的第二源極和配置為連接到所述雙導線全雙工總 線的發(fā)送導線的第二柵極。
9. 如權利要求8所述的電路，其中，所述單導線雙向半雙工總線 包括連接所述第二電源電壓和所述單導線雙向半雙工總線的上拉電阻 器。
10. 如權利要求9所述的電路，其中，所述第二電阻器的阻值低 于上拉電阻器的阻值。
11. 如權利要求IO所述的電路，其中，所述第二電阻器的所述阻 值是所述上拉電阻器的阻值的十分之一。
12. 如權利要求9所述的電路，進一步包括連接所述第二柵極和 地的第三電阻器。
13. 如權利要求12所述的電路，進一步包括連接所述單導線雙向 半雙工總線和地的下拉電阻器。
14. 如權利要求13所述的電路，其中，所述下拉電阻器的下拉阻 值是所述上拉電阻器的上拉阻值的至少三十倍。
15. 如權利要求13所述的電路，其中，所述第一FET具有第一柵 極到源極的電壓閾值(第一 Vgs閾值)且所述第二 FET具有第二柵極 到源極的電壓閾值(第二 Vgs閾值)，其中，當所述第二FET的第二 柵極電壓低于所述第二 Vgs閾值時，所述第二電阻器的阻值和所述上 拉電阻器的阻值之比導致第一柵極電壓高于所述第一 Vgs闊值，除非 連接到所述單導線雙向半雙工總線的裝置發(fā)送低邏輯電平。
16. 如權利要求13所述的電路，其中，所述第一FET具有第一柵 極到源極的電壓閾值(第一 Vgs閾值)且所述第二FET具有第二柵極 到源極的電壓閾值(第二 Vgs閾值)，其中，當所述第二FET的第二 柵極電壓低于所述第二 Vgs閾值時，所述下拉電阻器的阻值與所述上 拉電阻器的阻值之比導致第一柵極電壓低于所述第一 Vgs闞值，除非 連接到所述單導線雙向半雙工總線的裝置發(fā)送低邏輯電平。
17. 如權利要求16所述的電路，其中，當所述第二柵極電壓高于 所述第二 Vgs閾值時，所述比值導致第一柵極電壓j氐于所述第一 Vgs 閾值，除非連接到所述單導線雙向半雙工總線的所述裝置發(fā)送高邏輯 電平。
18. —種用于連接雙導線全雙工總線到單導線雙向半雙工總線的 電平移動多路復用電路，其中，所述雙導線全雙工總線參考第一電壓， 所述單導線雙向半雙工總線參考第二電壓，所述電路包括當所述單導線雙向總線上高于第一開關電壓閾值時，第一開關裝 置將所述雙導線全雙工總線切換到低邏輯電平，且當所述單導線雙向 總線上未高于所述第一電壓閾值時，所述第一開關意味著為所述雙導 線全雙工總線打開高邏輯電平。第二開關裝置，基于所述雙導線全雙工總線的發(fā)送導線電壓和連 接到所述單導線雙向總線的裝置發(fā)送的邏輯電平，打開相對于所述單 導線雙向總線的所述第一開關電壓閾值的低電壓和高電壓。
19. 如權利要求18所述的電路，其中，所述第二開關裝置是指 當所述發(fā)送導線上的所述發(fā)送導線電壓低于所述第二開關電路的第二開關電壓閾值時，除非所述單導線總線接收到低邏輯信號，打開 的所述高電壓高于所述第一開關電路的所述第一開關電壓閾值；以及 當所述發(fā)送導線電壓高于所述第二開關電壓閾值時，除非所述單 導線總線接收到高邏輯信號，打開的所述低電壓低于所述第一開關電 路的所述開關電壓閾值。
全文摘要
當雙導線總線(102)工作在第一電源電壓(VDD1)且單導線總線(106)工作在第二電源電壓(VDD2)時，電平移動多路復用電路在雙導線全雙工總線(雙導線總線102)和單導線雙向半雙工總線(單導線總線106)之間提供了接口。當高于第一開關電壓閾值時，連接在單導線總線(105)和雙導線總線(102)的接收導線(112)之間的第一開關電路(116)配置為向接收導線(112)提供低邏輯信號，否則提供高邏輯信號。當發(fā)送導線(110)的電壓高于第二開關電壓閾值時，除非單導線總線(106)接收到高邏輯信號，否則連接在單導線總線(106)和雙導線總線(102)的發(fā)送導線(110)之間的第二開關電路(118)配置為提供低于第二開關電壓閾值的電壓。當發(fā)送導線電壓高于第二開關電壓閾值時，除非單導線總線(106)上接收到低邏輯信號，第二開關電路(118)進一步配置為提供高于第一開關電壓的電壓。
文檔編號H03K19/02GK101379705SQ200780004988
公開日2009年3月4日 申請日期2007年2月7日 優(yōu)先權日2006年2月8日
發(fā)明者約翰·飛利浦·泰勒 申請人:京瓷無線公司