專利名稱：支持單個或多個aes操作的雙模aes實(shí)現(xiàn)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及加密方案，以及，更具體地，涉及一種支持
單個或多個AES操作的雙模高級加密標(biāo)準(zhǔn)(AES)實(shí)現(xiàn)。
背景技術(shù)：
AES是一種用于若干加密方案的流行的加密標(biāo)準(zhǔn)。AES —般可 以在128位上工作。現(xiàn)在又開發(fā)了一些基于AES的加密方案，可以 在大于128位的數(shù)據(jù)量(data size )上工作。在沖丸行核心AES操作 的同時，基于AES的加密方案不能提供可以有效使用AES核心單 元的4妻口 ，所述AES核心單元在128位上工作。
這個問題的一種可能的解決方案是在AES核心單元周圍配置 直接存儲器存取(DMA)接口。這種DMA接口由主處理才幾編程。 DMA接口可以(i)從同步動態(tài)隨機(jī)存取存儲器(SDRAM)取數(shù) 據(jù)，(ii)將數(shù)據(jù)提供至AES核心單元，以及(iii)將經(jīng)加密的/解 密的數(shù)據(jù)存儲至SDRAM。使用這種接口，就可以在遠(yuǎn)大于128位 的數(shù)據(jù)塊上執(zhí)行AES操作。
DMA ^妾口的主要在夾陷是與^殳置DMA 4妾口才喿作相關(guān)的系統(tǒng)開 銷。設(shè)計(jì)者必須對(i)輸入數(shù)據(jù)和輸出數(shù)據(jù)的地址和(ii)扇區(qū)計(jì) 數(shù)進(jìn)行編程。當(dāng)扇區(qū)大小/計(jì)數(shù)大時，系統(tǒng)開銷小。然而，在需要 128位或256位的加密/解密的AES應(yīng)用的情況下，與實(shí)際纟喿作相 比，系統(tǒng)開銷可能會4艮大。傳統(tǒng)方法的另一缺陷在于，通常會有新的基于AES的加密方 案被開發(fā)出來。這些方案中的某些可能會包括這樣的巧合(quirk), 即，由于DMA接口自動處理輸入數(shù)據(jù)，DMA接口模式不支持的 巧合。這種方法的備選方案是使用微控制器在軟件中執(zhí)行整個加密 方案。使用微控制器會減慢加密/解密處理。
我們需要提供一種用于執(zhí)行單個和多個AES操作的雙模AES 實(shí)施的方法和/或裝置。

發(fā)明內(nèi)容
本發(fā)明涉及一種包含才莫式電路和加密電3各的裝置。沖莫式電路可 以用于選擇性地在處于第 一模式時提供由輸出信號承載的寄存器 輸入數(shù)據(jù)，而在處于第二模式時提供由輸出信號承載的存儲器數(shù) 據(jù)。加密電路可以用于在寄存器輸入數(shù)據(jù)和存^f諸器數(shù)據(jù)之間可互換 ;也加密/解密。
本發(fā)明的目的、特征和優(yōu)點(diǎn)包括提供了一種支持單個和多個 AES操作的雙模AES實(shí)現(xiàn)的方法和/或裝置，其可以(i)僅需要很 小的數(shù)據(jù)量，(ii)使用寄存器接口從而利用更小的系統(tǒng)開銷來執(zhí)行， (iii)避免經(jīng)加密的/解密的數(shù)據(jù)被泄密，以及(iv)慮及了 DMA 模式不支持的基于AES的加密方案，從而每次執(zhí)行一個塊。


通過詳細(xì)描述下面的說明書和所附權(quán)利要求以及附圖，本發(fā)明 的這些和其〗也目的、特4正和^尤點(diǎn)可以變4尋顯而易見，其中
圖1是本發(fā)明的優(yōu)選實(shí)施例的圖示；
圖2是本發(fā)明的優(yōu)選實(shí)施例的詳7圖3是示出了鏈接AES命令的實(shí)例的圖示； 圖4是本發(fā)明的備選實(shí)施例的圖示。
具體實(shí)施例方式
參照圖1，示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的系統(tǒng)100的框圖。 系統(tǒng)100通常包括塊(或電i 各)102、塊(或電if各)104、塊(或電 ^各)106、以及塊(或電路)108。電^各102可以作為主處理機(jī)來實(shí) 現(xiàn)。電路104可以作為才莫式電路來實(shí)現(xiàn)。電路106可以作為AES 電路來實(shí)現(xiàn)。電路108可以作為存儲器來實(shí)現(xiàn)。在一個實(shí)例中，存 儲器108可以作為SDRAM來實(shí)現(xiàn)。主處理機(jī)102可以具有能傳遞 (present)信號(例如，AES_DATA )的輸出110和能傳遞信號(例 如，DMA—CONTROL)的l命出114。沖莫式電路104可以具有能4妾收 信號AES—DATA的專餘入112、能接收信號DMA—CONTROL的輸入 116、能接收信號(例如，AES—OUTPUT)的輸入124和能接收/ 傳遞信號(例如，DATA)的輸入/輸出126。才莫式電路104可以具 有能傳遞信號(例如，OUTPUT)的輸出118。 AES電i 各106可以 具有能接收信號OUTPUT的輸入120。 AES電路106可以具有能傳 遞信號AES—OUTPUT的輸出122。存4諸器108可以具有能傳遞/接 收信號DATA的輸入/l釘出128。
在系統(tǒng)處于第一模式(或寄存器模式)時，模式電路104可以 提供由信號OUTPUT承載的寄存器輸入數(shù)據(jù)。在系統(tǒng)處于第二模 式(或DMA模式)時，模式電路104可以提供由信號OUTPUT承 載的存儲器數(shù)據(jù)。AES電路106根據(jù)AES加密/解密方案在寄存器 輸入數(shù)據(jù)和存儲器數(shù)據(jù)之間可互換地加密/解密。通過提供處于寄存 器模式的輸入寄存器數(shù)據(jù)和處于DMA模式的存儲器數(shù)據(jù)，由AES 電路122執(zhí)行的數(shù)據(jù)的加密/解密可以使用比傳統(tǒng)系統(tǒng)更少的系統(tǒng) 開銷。主處理機(jī)102可以生成用于執(zhí)行AES加密/解密|喿作的AES密鑰。主處理才幾102可以通過信號AES—DATA傳遞AES密鑰。當(dāng) 系統(tǒng)IOO處于寄存器模式或處于DMA模式時，AES密鑰通常需要 執(zhí)行AES加密/解密。AES密鑰(作為不對稱密鑰的公私密鑰對的 私人密鑰、作為數(shù)據(jù)流的部分)可以由偽隨扭4t發(fā)生器或利用另一 恰當(dāng)?shù)腲L制來生成。
參照圖2,示出了系統(tǒng)100的更為詳細(xì)的圖示。模式電路104 包括塊(或電路)140、塊(或電路)142、塊(或電3各)144和 塊(或電路)146。電路140可以作為一個或多個AES輸入數(shù)據(jù)寄 存器來實(shí)現(xiàn)。電路142可以作為DMA接口電路來實(shí)現(xiàn)。電路144 可以作為多路復(fù)用器(multiplexer )來實(shí)現(xiàn)。電i 各146可以作為DMA 引擎電路來實(shí)現(xiàn)。DMA引擎146可以作為一個或多個FIFO電路來 實(shí)現(xiàn)。AES輸入數(shù)據(jù)寄存器140可以具有能傳遞信號(例如，RID) 的輸出162。 DMA接口電路142可以具有能傳遞信號DMA控制的 輸出166。多路復(fù)用器144可以具有能接收信號RID的輸入164和 能接收信號(例如，MD)的輸入172。 DMA引擎146可以具有能 接收信號DMA_CONTROL的輸入168和能傳遞信號MD的輸出 170。 AES電路106通常包括塊(或電路)148和塊(或電i 各)150。 電路148可以作為AES核心電路來實(shí)現(xiàn)。電路150可以作為一個或 多個AES輸出寄存器來實(shí)現(xiàn)。
在DMA才莫式中，主處理機(jī)102可以(i)(經(jīng)DMA 4妄口 142 ) 控制DMA引擎146通過信號DATA從SDRAM 108取凄史據(jù)(或存 儲器數(shù)據(jù))，并(ii)通過信號MD將存儲器數(shù)據(jù)傳遞至多路復(fù)用器 144。多路復(fù)用器144可以將存儲器數(shù)據(jù)傳遞給AES核心148。 AES 核心148可以(i )加密/解密存儲器數(shù)據(jù)，并(ii )通過信號AES—OUT 將經(jīng)加密的/解密的存儲器數(shù)據(jù)傳遞至DMA引擎146。 DMA引擎 146可以通過信號DATA將經(jīng)加密的/解密的數(shù)據(jù)傳遞回存儲器108。 與主處理才幾102相連的DMA^妄口 142電路可以(i)啟動DMA引
9擎146和存儲器108之間的DMA傳輸工作，并(ii)發(fā)送DMA引 擎146和存儲器108之間的相關(guān)參數(shù)(例如，包括存儲器i也址、DMA 傳輸量、以及DMA傳輸方向(從存儲器108讀取或向存+者器108 寫入存儲器數(shù)據(jù)的方向))。DMA引擎146可以與存儲器108相接，
并執(zhí)行實(shí)際的存儲器處理。
在DMA才莫式中，系統(tǒng)100可以處理打包(packetize )的和未
打包的存儲器數(shù)據(jù)塊。打包的存儲器數(shù)據(jù)塊包括首部和有效載荷 部。而在打包的輸入數(shù)據(jù)塊中，可以經(jīng)AES加密/解密操作處理有 效載荷部。在AES加密/解密操作期間，首部可以保持不變。而在 執(zhí)行AES操作同時，系統(tǒng)100可以實(shí)時地識別首部和有效載荷部， 并僅處理有效載荷部。
在寄存器才莫式中，主處理機(jī)102可以經(jīng)信號AES—DATA將寄 存器輸入數(shù)據(jù)編程至AES輸入數(shù)據(jù)寄存器140。 AES輸入凄t據(jù)寄存 器140可以通過信號RID將寄存器輸入數(shù)據(jù)傳遞至多路復(fù)用器144。 多路復(fù)用器144可以通過信號OUTPUT將寄存器輸入凄U居傳遞至 AES核心單元148。 AES控制寄存器(未示出)可以由多3各復(fù)用器 144使用，以執(zhí)行DMA模式與寄存器模式之間的切換。如果用于 AES加密/解密的數(shù)據(jù)在AES輸入數(shù)據(jù)寄存器140中可用，則AES 控制寄存器中的模式位可以設(shè)置為一。如果AES控制寄存器中不存 在數(shù)據(jù)，則AES控制寄存器中的模式位可以設(shè)置為零(例如，在這 種情況下，數(shù)據(jù)在DMA引擎146中可用)。基于模式位的值，多路 復(fù)用器144可以從AES輸入數(shù)據(jù)寄存器140 (例如，模式位設(shè)置為 一)或從DMA引擎170 (例如，模式位設(shè)置為零)中選拷，數(shù)據(jù)。 AES核心單元148可以(i)加密/解密寄存器輸入數(shù)據(jù)，并(ii)在 AES輸出寄存器150中存儲經(jīng)加密的/解密的寄存器輸入數(shù)據(jù)。AES 核心單元148可以使用寄存器模式執(zhí)行加密和解密操作之間所需的 任意鏈接(chaining )。一4殳地，鏈4妄可以4吏用,人作為輸入或作為密鑰的AES分組到下 一個AES分組的輸入或輸出。在一個實(shí)例中，對于密碼分組鏈接 (CBC ),來自 一個AES分組的輸入(例如，AES解密)或輸出(例 如，AES加密)可以用作到下一個AES分組的輸入，(例如， AESHash )，其中，來自 一個AES分組的l命出可以用作到下一個AES 分組的密鑰。
可以在寄存器模式和DMA模式中執(zhí)行鏈接。對于DMA模式 和寄存器模式，可以執(zhí)行相同的AES操作?？梢詮囊粋€16字節(jié)AES 分組到下一個16字節(jié)AES分組執(zhí)行AES加密/解密。密碼一莫式在 每個分組中也可以保持相同。由于寄存器模式工作在每個AES命令 的數(shù)據(jù)的16字節(jié)分組上，從一個16字節(jié)分組到另一個16字節(jié)分 組AES操作可以改變。因此，在寄存器模式中不同的AES操作和 密碼模式可以鏈接。
參照圖3,示出了用于i兌明鏈接多個AES命令的實(shí)例的圖示。 可能需要三個AES操作來產(chǎn)生密鑰，從而在有效載荷上才丸行加密/解密。
在第一命令(或AES cmdl )中，i殳備密鑰和p爭一 ID可以用于 生成才艮密鑰(Root key)。 AES密鑰寄存器可以設(shè)置到i殳備密鑰 (device key )。 AES輸入寄存器數(shù)據(jù)可以設(shè)置為唯一 ID。 AES操作 可以設(shè)置用來執(zhí)行加密。AES模式可以設(shè)置為AESHASH。
在第二命令(或AES cmd2)中，才艮密鑰(例如，由第一命令 生成)可以用于生成p舉一密鑰。AES輸入寄存器凄t據(jù)可以i殳置為加 密的p,一密鑰?！独粲玫膬?nèi)部密鑰(Use Internal key )可以i殳置為1。 AES才喿作可以i殳置用來凈丸4于解密。AES才莫式可以i殳置為電碼本 (ECB)模式。在第三命令(或AES cmd3)中，唯一密鑰(例如，由第二命 令生成)可以用于生成有效載荷密鑰。AES輸入寄存器數(shù)據(jù)可以設(shè) 置為加密的有效載荷密鑰。4吏用的內(nèi)部密鑰可以:沒置為1。輸入才莫 式可以i殳置為寄存器才莫式。AESi喿作可以i殳置用來執(zhí)4亍解密。AES 才莫式可以設(shè)置為ECB才莫式。
每個命令(例如，第一命令、第二命令和第三命令)均可以說 明獨(dú)立的AES操作。當(dāng)執(zhí)行加密和解密的同時，每個命令均可以在 不同的數(shù)據(jù)塊上工作。第一命令的AES輸出可以用作第二 AES操 作的密鑰。第二命令的AES輸出可以用作第三AES操作的密鑰。 一旦生成有效載荷密鑰，有效栽荷數(shù)據(jù)上的AES操作就可以在 DMA才莫式下執(zhí)行。這種操作可以在第四命令(例如，AEScmd4) 中示出。在第四命令中，^吏用的內(nèi)部密鑰可以i殳置為1。 l命入才莫式 可以設(shè)置為DMA模式。AES操作可以設(shè)置用來執(zhí)行解密。AES模 式可以設(shè)置為CBC才莫式。在圖3中示出的鏈4妄實(shí)例中，在前面命 令中生成的密鑰可以直^r用于后續(xù)的命令，而不需通過主處理才幾明 確設(shè)置密鑰寄存器。在DMA模式中使用的大AES分組可以(i) 分為多個16字節(jié)塊，并(ii)在性能降低的寄存器模式時加密/解密。
本發(fā)明慮及由AES加密/解密方案支持的DMA或寄存器才莫式。 DMA模式和寄存器才莫式可以由AES核心單元148支持。通過支持 DMA模式和寄存器才莫式，AES核心單元148可以使用更4氐系統(tǒng)開 銷來對數(shù)據(jù)進(jìn)行加密/解密。當(dāng)對大小小于或等于128位的塊(例如， AES數(shù)據(jù)塊大小)執(zhí)行AES加密/解密操作時，在輸入數(shù)據(jù)寄存器 140中處理數(shù)據(jù)比在存儲器108中處理數(shù)據(jù)快。在寄存器才莫式140 中執(zhí)行AES加密/解密會更快，因?yàn)榕c執(zhí)行DMA傳輸4喿作相關(guān)的 系統(tǒng)開銷遠(yuǎn)高于以必要數(shù)據(jù)簡單設(shè)置AES輸入數(shù)據(jù)寄存器162的系 統(tǒng)開銷。當(dāng)在DMA才莫式中執(zhí)行DMA傳輸時，由于DMA傳輸建立(例如，啟動DMA請求和/或向存儲器控制器(未示出)發(fā)送 DMA傳4lT參凄t)和實(shí)際的DMA傳輸?shù)?寺時間，系統(tǒng)開銷會增加。
下面的實(shí)例示出了與在寄存器-模式和在DMA模式力口載128位 數(shù)據(jù)塊相關(guān)的系統(tǒng)開銷。
在寄存器模式，每個AES輸入數(shù)據(jù)寄存器140可以是32位寬， 并需要4個主處理才幾時鐘周期來設(shè)置32位寄存器。為加載128位 數(shù)據(jù)，寄存器模式需要總共4個寄存器并使用總共16個主處理機(jī) 時鐘周期。
在DMA才莫式中，DMA傳輸建立時間需要8個主處玉里才幾時鐘 周期來設(shè)置存儲器地址和數(shù)據(jù)塊的大小。當(dāng)(i)啟動DMA請求，
(ii)獲取來自存儲器控制器的DMA傳輸?shù)拇_認(rèn)，以及(iii)將 DMA傳輸參數(shù)發(fā)送至存儲器控制器時，可以使用平均16個主處理 機(jī)時鐘周期。另夕卜，為執(zhí)行DMA傳輸?shù)却龝r間，實(shí)際的傳輸可能 會占用2到4個時鐘周期。 一般地，存儲器控制器需要設(shè)置實(shí)際 DMA傳輸?shù)拇鎯ζ鞯闹芷跀?shù)可以是16個時鐘周期。大體上，DMA 模式可能需要32個到40個周期(在最佳情況下)來傳輸輸入存儲 器數(shù)據(jù)的128位或16字節(jié)。
隨著輸入寄存器數(shù)據(jù)量的增加，寄存器模式會變得效率低。除 為新的128位塊設(shè)置AES輸入數(shù)據(jù)寄存器140之夕卜，系統(tǒng)100需要 確定前一數(shù)據(jù)塊上的AES 4喿作是否完成。這種確定還可以附加至寄 存器模式的系統(tǒng)開銷。例如，對于四個128位塊，DMA才莫式可能 需要大約32-40個主處理機(jī)時鐘周期。在寄存器模式中，可能需要 80個周期(例如，4 x 4 x 4+16 (輪詢系統(tǒng)開銷(polling overhead ))) (最佳情況)。系統(tǒng)100可以保持輸入寄存器數(shù)據(jù)的最佳尺寸以確 保處于寄存器模式時的最小系統(tǒng)開銷。一般地，當(dāng)系統(tǒng)IOO處于寄存器模式時，經(jīng)加密的/解密的數(shù)據(jù) 可以不存儲在存儲器108中。由于經(jīng)加密的/解密的數(shù)據(jù)可以不存儲 在存儲器108中，經(jīng)加密的/解密的數(shù)據(jù)不會通過查詢存儲器108(例 如，SDRAM 4十)而泄露。在這種訪問方案中，應(yīng)用禾呈序會直4姿i方 問AES輸出寄存器150并使用所需的經(jīng)加密的/解密的數(shù)據(jù)。這種 訪問方案可以避免對與存儲器108相接的針的查詢。如果需要，系 統(tǒng)100可以允許經(jīng)加密的/解密的數(shù)據(jù)存<諸在存<諸器108中。例如， 如果需要，應(yīng)用程序可以將來自AES輸出寄存器150的經(jīng)解密的數(shù) 據(jù)存儲至存儲器108。
參照圖4，示出了#4居本發(fā)明另一實(shí)施例的系統(tǒng)100，。系統(tǒng)100， 與處于寄存器才莫式的系統(tǒng)100的操作相同。系統(tǒng)100，可以1又工作在 寄存器才莫式而不需切^灸至DMA才莫式。主處理才幾102，可以生成用于 執(zhí)行AES加密/解密操作的AES密鑰。多個AES輸入數(shù)據(jù)寄存器 140，可以將寄存器輸入數(shù)據(jù)提供至AES核心單元148，。 AES核心 單元148，可以通過信號AES—OUTPUT提供經(jīng)解密的數(shù)據(jù)。多個 AES輸出寄存器150，可以將經(jīng)解密的凄t據(jù)存々者在AES輸出寄存器 150，。存儲在AES輸出寄存器150，中的經(jīng)解密的數(shù)據(jù)可以由軟件讀 取。該軟件可以將輸出(例如，經(jīng)解密的數(shù)據(jù))存儲至存儲器(未 示出)。
僅由寄存器模式支持的基于AES的加密方案在寄存器模式下 仍可以每次執(zhí)行一個塊。當(dāng)系統(tǒng)100，在寄存器才莫式下工作時，系統(tǒng) 開銷比在寄存器模式和DMA模式之間的雙模中操作系統(tǒng)的開銷還 要多。然而，系統(tǒng)開銷可以比以軟件或僅以DMA模式執(zhí)行整個操 作的開銷要少。
無論在系統(tǒng)IOO還是在系統(tǒng)IOO，中執(zhí)行的寄存器模式，均可以
適用于根密鑰的后續(xù)AES加密/解密操作的密鑰提取或密鑰生成。 多數(shù)多媒體內(nèi)容使用若干步驟來產(chǎn)生用于加密/解密有效載荷的密
14鑰。這些步驟是清楚的，且輸入塊大小可以小于128位。系統(tǒng)IOO 可以為大數(shù)據(jù)塊上的后續(xù)AES加密/解密提供需要產(chǎn)生的密鑰，而 該密鑰不會^皮用戶看到。
盡管已經(jīng)參照本發(fā)明的優(yōu)選實(shí)施例特別示出并描述了本發(fā)明， 但本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，各種形式和細(xì)節(jié)的變換在不背離本 發(fā)明的范圍的前提下均是可行的。
權(quán)利要求
1. 一種裝置，包括模式電路，用于選擇性地在處于第一模式時提供由輸出信號承載的寄存器輸入數(shù)據(jù)，以及在處于第二模式時提供由所述輸出信號承載的存儲器數(shù)據(jù)；以及加密電路，用于在所述寄存器輸入數(shù)據(jù)和所述存儲器數(shù)據(jù)之間輪流進(jìn)行加密/解密。
2. 根據(jù)權(quán)利要求1所述的裝置，進(jìn)一步包括主處理才幾，用于(i) 在處于所述第一模式時傳遞由加密數(shù)據(jù)信號承載的所述寄存 器輸入數(shù)據(jù)，以及(ii)在處于所述第二模式時傳遞存儲器控 制信號。
3. 根據(jù)權(quán)利要求1所述的裝置，進(jìn)一步包括存儲器，連接至所述 模式電路并用于在處于所述第二模式時存儲經(jīng)加密的/或解密 的數(shù)據(jù)。
4. 根據(jù)權(quán)利要求1所述的裝置，其中，所述模式電路包括一個或 多個輸入數(shù)據(jù)寄存器，所述輸入數(shù)據(jù)寄存器用于存儲所述寄存 器輸入數(shù)據(jù)。
5. 根據(jù)權(quán)利要求4所述的裝置，其中，所述模式電路進(jìn)一步包括存儲器引擎，用于響應(yīng)于存儲器控制信號而傳遞所述內(nèi) 存數(shù)據(jù)。
6. 根據(jù)權(quán)利要求5所述的裝置，其中，所述模式電路進(jìn)一步包括多路復(fù)用器，用于(i)在處于所述第一模式時傳遞來自 所述一個或多個寄存器的所述輸入寄存器數(shù)據(jù)，以及(ii)在 處于所述第二模式時傳遞來自所述存儲器引擎的所述存儲器 數(shù)據(jù)。
7. 根據(jù)權(quán)利要求6所述的裝置，其中，所述加密電路進(jìn)一步包括高級加密標(biāo)準(zhǔn)核心單元，用于加密/解密所述寄存器輸入 數(shù)據(jù)和所述存儲器數(shù)據(jù)。
8. 根據(jù)權(quán)利要求7所述的裝置，其中，所述加密電路進(jìn)一步包括一個或多個輸出寄存器，用于存儲經(jīng)加密/解密的寄存器 輸入數(shù)據(jù)。
9. 根據(jù)權(quán)利要求7所述的裝置，其中，所述高級加密標(biāo)準(zhǔn)核心單 元將經(jīng)加密/解密的存儲器數(shù)據(jù)傳遞給所述存儲器引擎。
10. 根據(jù)權(quán)利要求9所述的裝置，其中，所述存儲器引擎將所述加 密/解密存儲器數(shù)據(jù)傳遞給存儲器。
11. 根據(jù)權(quán)利要求1所述的裝置，其中，所述加密電路用于在執(zhí)行 鏈接時在所述寄存器輸入數(shù)據(jù)和所述存儲器數(shù)據(jù)之間輪流進(jìn) 行加密/解密。
12. 根據(jù)權(quán)利要求1所述的裝置，其中，所述加密電路用于根據(jù)高 級加密標(biāo)準(zhǔn)(AES )對所述寄存器輸入數(shù)據(jù)和所述存儲器數(shù)據(jù) 執(zhí)行加密/解密。
13. 才艮據(jù)權(quán)利要求1所述的裝置，其中，所述加密電3各在處于所述 第二模式時加密/解密打包或未打包的數(shù)據(jù)塊。
14. 才艮據(jù)權(quán)利要求13所述的裝置，其中，所述打包的凄t據(jù)塊包括 有效載荷部和首部，以及所述加密電^各在所述有,文載荷部上寺丸 行加密/解密操作，而所述首部在所述加密/解密操作期間保持 不變。
15. —種裝置，包括第一電^各，具有一個或多個^T入寄存器，并且所述第一 電路用于傳遞來自所述一個或多個輸入寄存器的寄存器輸入 數(shù)據(jù)；以及第二電路，用于才艮據(jù)高級加密標(biāo)準(zhǔn)(AES)加密/解密所 述寄存器輸入數(shù)據(jù)。
16. —種用于執(zhí)行雙模加密/解密操作的方法，包括以下步驟(a)選擇性地在處于第一模式時提供由輸出信號承載的 寄存器輸入數(shù)據(jù)，而在處于第二模式時提供由所述輸出信號承 載的存儲器數(shù)據(jù)；以及(b )在所述寄存器輸入數(shù)據(jù)和所迷存儲器數(shù)據(jù)之間輪流 進(jìn)行加密/解密。
17. 才艮據(jù)片又利要求16所述的方法，進(jìn)一步包括以下步驟(i)在處于所述第一模式時傳遞由加密數(shù)據(jù)信號承載的 所述寄存器輸入數(shù)據(jù)，以及(ii)在處于所述第二^^莫式時傳遞 存儲器控制信號。
18. 4艮才居斥又利要求16所述的方法，進(jìn)一步包4舌以下步艱《在處于所述第二模式時在存儲器上存儲經(jīng)加密/解密的數(shù)據(jù)。
19. 根據(jù)權(quán)利要求16所述的方法，進(jìn)一步包括以下步驟在一個或多個輸入數(shù)據(jù)寄存器上存儲所述寄存器輸入數(shù)據(jù)。
20. 根據(jù)權(quán)利要求16所述的方法，進(jìn)一步包括以下步驟根據(jù)高級加密標(biāo)準(zhǔn)在所述寄存器輸入數(shù)據(jù)和所述存儲器 數(shù)據(jù)上執(zhí)行加密/解密操作。
全文摘要
本發(fā)明披露了一種裝置，包括模式電路和加密電路。模式電路可以用于選擇性地用于在處于第一模式時提供由輸出信號承載的寄存器輸入數(shù)據(jù)，以及在處于第二模式時提供由輸出信號承載的存儲器數(shù)據(jù)。加密電路可以配置為在寄存器輸入數(shù)據(jù)和存儲器數(shù)據(jù)之間輪流進(jìn)行加密/解密。
文檔編號H03K19/00GK101507116SQ200780031260
公開日2009年8月12日 申請日期2007年8月16日 優(yōu)先權(quán)日2006年8月24日
發(fā)明者文卡塔什·巴拉蘇布拉馬尼亞姆, 納西馬·帕爾韋恩 申請人:Lsi公司