專(zhuān)利名稱(chēng)：：減少組件的數(shù)模解碼器和方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及數(shù)模(D/A)轉(zhuǎn)換器，更具體地涉及使用P-型和N-型解碼器的數(shù)/模解碼器，其可用于LCD/LED或類(lèi)似顯示陣列的驅(qū)動(dòng)器。
背景技術(shù)：
：D/A轉(zhuǎn)換器/解碼器在現(xiàn)代電子學(xué)中具有廣泛的應(yīng)用。通常，D/A轉(zhuǎn)換器提供對(duì)于數(shù)字輸入的模擬輸出。例如，現(xiàn)〗戈顯示器中的顯示元件形成為發(fā)光元件的二維陣列，該發(fā)光元4牛統(tǒng)稱(chēng)為液晶、發(fā)光二才及管(LED)、有才幾發(fā)光二極管(OLED)、等離子電池等，表面?zhèn)鞯诫娮影l(fā)射顯示器(SED)。發(fā)光元件布置為二維陣列。每個(gè)元件表示陣列中的一個(gè)像素，并且可包括一個(gè)或多個(gè)有效組件。例如彩色液晶顯示器(LCD)通常在每個(gè)像素包括至少三個(gè)晶體，每個(gè)晶體表示這個(gè)像素的一種色彩組成。這三個(gè)晶體與背景光一起形成可用顯示任何顏色像素的發(fā)光元件。由于每個(gè)顯示器由大量獨(dú)立的顯示元件制成，因此需要適當(dāng)?shù)尿?qū)動(dòng)電^^。由于每個(gè)顯示元件通常形成有三個(gè)彩色發(fā)光組件，所以驅(qū)動(dòng)電路通常對(duì)于每個(gè)像素包括三個(gè)獨(dú)立的驅(qū)動(dòng)元件。馬區(qū)動(dòng)電路通常包括多個(gè)D/A轉(zhuǎn)換器，其每個(gè)包括數(shù)字解碼器，用于輸出合適的;f莫擬驅(qū)動(dòng)電壓或電流以驅(qū)動(dòng)單獨(dú)的顯示元件。通常的D/A解碼器使用大量的晶體管開(kāi)關(guān)形成從而4是供^4居待解碼的的數(shù)字值選擇的輸出模擬電壓。一個(gè)這樣的設(shè)計(jì)使用互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)開(kāi)關(guān)，要求每個(gè)開(kāi)關(guān)至少有兩個(gè)晶體管。因?yàn)樾碌娘@示器比傳統(tǒng)的CRT顯示器輕薄-得多，所以它們可以小型化并且可以成為各種電子設(shè)備(包括電視、計(jì)算機(jī)監(jiān)視器)和1更攜設(shè)備(如數(shù)字媒體播放器、移動(dòng)電話(huà)、個(gè)人數(shù)字助理、MP3播放器等)的一部分。在這種設(shè)備中，需要減少晶體管的數(shù)量，因?yàn)闇p少晶體管#t量可以減少功率;肖苷毛。更一4殳地，這種具有更少集成電^各的集成電^各和功能才莫塊的制造消耗更少的能源并且占據(jù)更小的空間。因此，需要具有更少組件的數(shù)模解碼器。
發(fā)明內(nèi)容按照本發(fā)明一個(gè)方面，4吏用P-型和N-型晶體管開(kāi)關(guān)而不是傳統(tǒng)的COMS開(kāi)關(guān)形成n位D/A解碼器。每個(gè)P-型和N-型開(kāi)關(guān)可由比用于形成CMOS開(kāi)關(guān)更少凌t量的晶體管形成，由此減少總的晶體管數(shù)量。在一個(gè)實(shí)施例中，n位D/A解碼器包括4吏用P-型晶體管(如p溝金屬氧化物硅晶體管(PMOS))形成的n-l位解碼器，以提供高于第一門(mén)限的輸出電壓；以及由N-型晶體管(如n溝金屬氧化物硅晶體管(NMOS))形成的n-l位解碼器，提供低于第二門(mén)限的輸出電壓。該第二門(mén)限可以高于第一門(mén)限。該P(yáng)MOS和NMOS解碼器提供有n-1位解碼器輸入。由該解碼器其余位控制的開(kāi)關(guān)選擇是否將PMOS或者NMOS解碼器的輸出作為這個(gè)解碼器的llr出。該NMOS和PMOS解碼器的模擬輸入選擇為低于以及高于這些門(mén)限，8從而只需要PMOS開(kāi)關(guān)和NMOS開(kāi)關(guān)用來(lái)分別形成該P(yáng)MOS和NMOS解碼器。對(duì)比CMOS開(kāi)關(guān)，晶體管顯著減少。可選地，待解碼的n位輸入可以調(diào)節(jié)(即搮:作)以確保產(chǎn)生高于第二門(mén)限的模擬電壓的數(shù)字值由該P(yáng)MOS解碼器解碼以及產(chǎn)生低于第一門(mén)限的模擬電壓的數(shù)字值由該P(yáng)MOS解碼器解碼。在該第二和門(mén)限之間的電壓由該NMOS或PMOS解石馬器解石馬。在一個(gè)實(shí)施例中，對(duì)于4壬何H字輸入，D/A解碼器在時(shí)鐘的交^,周期中輸出高于第一門(mén)限的值和低于第二門(mén)限的值。反相器在這個(gè)時(shí)鐘的每個(gè)交替周期調(diào)節(jié)輸入數(shù)字?jǐn)?shù)據(jù)?？蛇x地，在每個(gè)交替周期提供不同(但是類(lèi)似極性)模擬電壓至該D/A解碼器。按照本發(fā)明一方面，提供了一種將n位凄t字輸入信號(hào)轉(zhuǎn)換為沖莫擬輸出信號(hào)的方法，包括4艮據(jù)所述n位tt字輸入信號(hào)，4吏用多個(gè)p-型晶體管開(kāi)關(guān)從模擬電壓中選擇高于第一門(mén)限的第一模擬電壓；根據(jù)所述n位數(shù)字輸入信號(hào)，使用多個(gè)n-型晶體管開(kāi)關(guān)從模擬電壓選擇低于第二門(mén)限的第二模擬電壓，該第二門(mén)限高于所述第一門(mén)限；才艮據(jù)所述n位數(shù)字輸入信號(hào)，選4奪該第一沖莫擬電壓和所述第二模擬電壓之一作為所述^^莫擬輸出。按照本發(fā)明另一方面，提供一種將數(shù)字值轉(zhuǎn)換為模擬輸出信號(hào)的方法，包括將所述數(shù)字值接收為n位；使用n-l位PMOS解碼器解碼n-1個(gè)所述位以提供數(shù)值高于門(mén)限電壓的才莫擬PMOS解碼器輸出信號(hào)；使用n-1位NMOS解碼器解碼n-1個(gè)所述位以提供數(shù)值低于所述門(mén)限的NMOS解碼器輸出信號(hào)；選^^所述NMOS解碼器輸出和所述PMOS解碼器輸出信號(hào)之一以^是供所述才莫擬輸出信號(hào).4安照本發(fā)明另一方面，沖是供一種數(shù)才莫解碼器包括接收n位數(shù)字輸入的n個(gè)輸入；n-l位PMOS解碼器，解碼n-l位所述數(shù)字輸入以提供數(shù)值高于門(mén)限電壓的模擬PMOS解碼器輸出信號(hào)；n-1位NMOS解碼器，解碼n-l位所述數(shù)字輸入以提供數(shù)值低于所述門(mén)限電壓的模擬NMOS解碼器輸出信號(hào)；選擇器，用于選擇所述NMOS解碼器輸出和所述PMOS解碼器輸出信號(hào)之一以提供所述模擬輸出信按照本發(fā)明又一方面，提供一種包括p-型晶體管和n-型晶體管開(kāi)關(guān)的數(shù)模解碼器接收n位數(shù)字輸入的n個(gè)輸入；多個(gè)p-型晶體管開(kāi)關(guān)，用于根據(jù)所述n位數(shù)字輸入信號(hào)從模擬電壓中選擇高于第一門(mén)限的第一模擬電壓；多個(gè)n-型晶體管開(kāi)關(guān)，用于根據(jù)所述n位數(shù)字輸入信號(hào)從模擬電壓中選擇低于第二門(mén)限的第一模擬電壓，所述第二門(mén)限高于所述第一門(mén)限；選擇器，用于選擇所述第一和第二模擬電壓之一以提供所述模擬輸出信號(hào)。在結(jié)合附圖閱讀下面本發(fā)明具體實(shí)施例的描述后，本領(lǐng)域的技術(shù)人員將清楚本發(fā)明的其他方面和特征。在附圖中僅作為示例來(lái)說(shuō)明本發(fā)明的實(shí)施例，圖1示意性i兌明一個(gè)顯示器，包4舌布置為二維陣列的LCD元件；圖2是傳統(tǒng)的LCD驅(qū)動(dòng)器的框圖，用于驅(qū)動(dòng)圖l的顯示器；圖3是在圖2的LCD驅(qū)動(dòng)器中使用的n位D/A解碼器的框圖；圖4是圖3的D/A解碼器的CMOS晶體管開(kāi)關(guān)的示意圖5是用來(lái)為圖3的n位解碼器提供具有m個(gè)伽馬修正電平的2n個(gè)才莫擬電壓電平的電阻網(wǎng)絡(luò)的示意圖；圖6是本發(fā)明實(shí)施例的示例的n位D/A解碼器的框圖；圖7和8是圖6解碼器的NMOS和PMOS晶體管開(kāi)關(guān)的示意圖；圖9說(shuō)明操作圖4、7和8的晶體管開(kāi)關(guān)的門(mén)限電壓；圖10是本發(fā)明一實(shí)施例的示范、用于驅(qū)動(dòng)類(lèi)似圖l顯示器的LCD驅(qū)動(dòng)器一部分的示意性框圖；圖11是本發(fā)明另一實(shí)施例的示范、更多n位D/A解碼器的示意性框圖；圖12是用在圖10的D/A解碼器中的數(shù)據(jù)位的控制邏輯的示意性才匡圖；以及圖13和14是本發(fā)明實(shí)施例的示范、交替D/A解碼器的示意性框圖。具體實(shí)施例方式圖1是傳統(tǒng)的顯示器10的局部示意圖，其為液晶顯示器(LCD)面才反的形式。如所述的，多個(gè)發(fā)光元件12(每個(gè)包括一個(gè)薄膜晶體管(TFT)14和多個(gè)液晶16)布置為二維陣列18。在該示例實(shí)施例中，陣列18的大小為qxr。示例的晶體管14為場(chǎng)效應(yīng)晶體管(FETs)。在該陣列18的一列內(nèi)形成每個(gè)元件12的晶體管的源極線(xiàn)(SO)互連。類(lèi)似地，在一行內(nèi)晶體管的柵極線(xiàn)(GO)互連。每個(gè)晶體管用于改變互連的液晶16的方4立，乂人而改變透過(guò)該晶體的特定顏色光的量。更具體地，在當(dāng)前激活行中的源極線(xiàn)(SO)的模擬電壓改變相關(guān)'液晶16的狀態(tài)。一個(gè)4亍是通過(guò)置4立(asserting)那個(gè)行公共的柵極線(xiàn)(GO)來(lái)激活的。在有限的持續(xù)時(shí)間內(nèi)，該液晶16由于其本身的電容Q,c和存々者電容器(storagecapacitor)Cst而寸呆持在其改變狀態(tài)。Cst與液晶16并聯(lián)以進(jìn)一步增加液晶16保持在其所需狀態(tài)的時(shí)間。如所述，一個(gè)顯示4象素通常由三個(gè)緊密靠近的液晶形成，其中每個(gè)控制由各元件發(fā)出的紅、綠、藍(lán)光的量。如圖2所示，驅(qū)動(dòng)器20可用來(lái)同時(shí)驅(qū)動(dòng)在顯示器10—4亍內(nèi)的所有q源極線(xiàn)(SO)。如所示，驅(qū)動(dòng)電路20包括q個(gè)n位加載寄存器24,其每個(gè)從采樣寄存器(未示)接收表示二維圖像的行中一個(gè)像素的數(shù)據(jù)元素。每個(gè)n位加載寄存器24提供輸出至n位電平移位器26，其轉(zhuǎn)而提供到數(shù)模轉(zhuǎn)換器30,該轉(zhuǎn)換器包括n位解碼器32和運(yùn)算放大器28(作為緩沖器)。電平移位器26將寄存器24中信號(hào)的數(shù)字電壓電平移位至與n-位解碼器32相容的電平。n位解碼器32輸出模擬輸出信號(hào)，其范圍在VoJ^,,對(duì)應(yīng)該n位輸入值。如將顯而易見(jiàn)的，Vo^一,可選擇為提供非線(xiàn)性、伽馬(GAMMA)修正、基準(zhǔn)電壓。仂。馬^務(wù)正通常在CharlesPoynton'sGammaFAQ中描述，可以在Intemet上的頁(yè)面www.povnton.com/GammFAO.html獲得。其內(nèi)容4爭(zhēng)此通過(guò)引用結(jié)合在這里。運(yùn)算放大器28作為緩沖器，并且提供孤立的模擬信號(hào)，用來(lái)驅(qū)動(dòng)陣列18互連的源極線(xiàn)(SO)。開(kāi)關(guān)34與每個(gè)輸出相關(guān)聯(lián)，控制該模擬輸出何時(shí)提供至源極線(xiàn)。柵極驅(qū)動(dòng)器40能夠置位與陣列18每行關(guān)聯(lián)的柵極線(xiàn)(GO)，并因此起到行選4奪器的作用。通過(guò)施加預(yù)先確定的電壓來(lái)置位這些4冊(cè)極線(xiàn)，由此允"i午電流在相關(guān)4亍的FET中從源極流到漏極。這樣，柵極驅(qū)動(dòng)器40具有多個(gè)r輸出(每個(gè)在激活時(shí)提供固定的輸出)以驅(qū)動(dòng)陣列28互連的極線(xiàn)(GOk)。柵極12驅(qū)動(dòng)器40由時(shí)鐘輸入(ROW—CLK)來(lái)控制。在ROWJ^LK的邊沿，被置位的柵才及驅(qū)動(dòng)器40的r輸出的輸出前進(jìn)。運(yùn)行中，柵極驅(qū)動(dòng)器40置位單個(gè)行中的柵極線(xiàn)GOj(見(jiàn)圖1)。從存儲(chǔ)器(未示)讀取在具有q數(shù)據(jù)元素的顯示器10上顯示的圖像對(duì)應(yīng)的行并且^是供到加載寄存器22。n位電平移位器26移位加載寄存器22的數(shù)據(jù)并且將移位后的數(shù)據(jù)提供到n位解碼器32,其轉(zhuǎn)線(xiàn)(SO,至SOq)的模擬輸出(D/A,至D/Aq)。在一行數(shù)據(jù)提供到當(dāng)前置位的列的源極線(xiàn)(SO,至SOq)后，將q新釆樣提供到加載寄存器22,其轉(zhuǎn)而在4,進(jìn)置位的4冊(cè)一及線(xiàn)以及再次激活開(kāi)關(guān)34后驅(qū)動(dòng)顯示元件的下一4于。對(duì)于該顯示器的全部4于重復(fù)這個(gè)過(guò)禾呈。由于電容Qc和Ca與每個(gè)液晶16相關(guān)，每個(gè)顯示元件12保持其狀態(tài)，同時(shí)在陣列18其余r-l行中的元件由數(shù)模轉(zhuǎn)換器30來(lái)更新(即r個(gè)循環(huán)的ROW一CLK)。如現(xiàn)在將認(rèn)識(shí)到的，驅(qū)動(dòng)器20對(duì)于一樣中的每個(gè)顯示元件包括n位電平移位器、n位解碼器和運(yùn)算》文大器。為了驅(qū)動(dòng)q列(即qxr)顯示器，驅(qū)動(dòng)器20因此包括q個(gè)這種電平移位器、解碼器和運(yùn)算放大器。圖3說(shuō)明傳統(tǒng)的n位數(shù)模解碼器32，其可用于驅(qū)動(dòng)如圖1中顯示器10的元件12的顯示元件。如所示，D/A解碼器32接收n位數(shù)字輸入D(D。，D"D2，…，D^)和在輸入I。，I!，12，…，/，,的2—l2"個(gè)模擬輸入。解碼器32包括2(2n-l)個(gè)模擬開(kāi)關(guān)54，布置為n列。每個(gè)開(kāi)關(guān)54具有模擬輸入(IN)和輸出(OUT)。控制輸入(CON)和其反向控制輸入(BCON)控制是否將輸入的信號(hào)呈現(xiàn)在其輸出上。每個(gè)歹'J中才目^卩的才莫扣乂開(kāi)關(guān)54(侈寸3口開(kāi)關(guān)54a和54b)具有它O的控制輸入CON和BCON,互補(bǔ)互連(開(kāi)關(guān)54a的控制輸入CON連接到開(kāi)關(guān)54b的反向控制輸入)以及它們的輸出并聯(lián)。這樣，兩個(gè)相鄰開(kāi)關(guān)(例如開(kāi)關(guān)54a，54b)起到選擇器的作用在輸出OUT呈現(xiàn)的信號(hào)是在這兩個(gè)晶體管開(kāi)關(guān)任一個(gè)的輸入上的信號(hào)。例如提供到開(kāi)關(guān)54a的|0或|是供到開(kāi)關(guān)54b的11呈現(xiàn)在開(kāi)關(guān)54a、54b組成的選擇器的輸出，而取決于開(kāi)關(guān)54a、54b的控制輸入CON(及其反向BCON)。每個(gè)列中的每隔一個(gè)晶體管開(kāi)關(guān)54的控制輸入(CON)可以互連以4妄收該n位數(shù)字凄t據(jù)BD位互補(bǔ)的一位(D(),Dl...，Dn.j)。在每列中的其余晶體管開(kāi)關(guān)54的控制輸入(CON)可以互連以接受該n位數(shù)字?jǐn)?shù)據(jù)BD的一位(BDo,BD!,...，BD^)。BD可以使用合適的n為反相器(未示)形成。在一列中四個(gè)開(kāi)關(guān)54的輸出提供下一列中兩個(gè)開(kāi)關(guān)54的輸入，還作為選4奪器。這樣，該n控制輸入允許選擇在解碼器32的D/A轉(zhuǎn)換器輸出D/A。ut的輸入Io至/2—,處呈現(xiàn)的2n個(gè)輸入電壓(V0,Vt，V2,…，)的4壬一個(gè)。由于每個(gè)開(kāi)關(guān)54是由兩個(gè)互補(bǔ)的控制輸入(CON和BCON)控制的，當(dāng)控制輸入CON二l(VH)和BCON二0(V。時(shí)，開(kāi)關(guān)54將打開(kāi)，當(dāng)控制輸入CON-0(VL)和BCON-l(VH)時(shí)，開(kāi)關(guān)54將關(guān)閉。電壓VH和VL分別表示邏輯高和低。例如，Vh可以是電源電壓和V^可以是4妄i也。每個(gè)開(kāi)關(guān)54可形成為晶體管開(kāi)關(guān)。通常，這種晶體管開(kāi)關(guān)使用金屬氧化物半導(dǎo)體(MOS)晶體管形成。一種合適的用作開(kāi)關(guān)54的MOS開(kāi)關(guān)在圖4中示出。如所示，每個(gè)開(kāi)關(guān)54包4舌兩個(gè)MOS晶體管56、58,—個(gè)P溝MOS(PMOS)晶體管56和一個(gè)N-溝MOS(NMOS)晶體管58,布置為每個(gè)晶體管56、58的源4及背對(duì)背，連接至晶體管56、58的另一個(gè)的漏極。這種晶體管互連提供互補(bǔ)MOS(CMOS)開(kāi)關(guān)54。CMOS和別的MOS晶體管開(kāi)關(guān)在CMOSAnologDesign中詳細(xì)描述(P.E.Allen等人，牛津大學(xué)出版社(OxfordUniversityP固)，USA，第二版(200年1月15日))，其內(nèi)容特此通過(guò)引用結(jié)合在這里。CMOS開(kāi)關(guān)54用來(lái)確保開(kāi)關(guān)輸入(源極)對(duì)在開(kāi)關(guān)54正常運(yùn)行范圍內(nèi)的控制輸入(柵極)電壓沒(méi)有影響。具體地，如本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到的，PMOS晶體管58(作為開(kāi)關(guān)連接)只是當(dāng)柵極至源極電壓低于電壓(Vtp)時(shí)才完全導(dǎo)通，(即Vgs〈Vtp,對(duì)于增強(qiáng)型PMOS:VTP<0)。如果Vc^VL,那么源才及電壓必須超過(guò)第一門(mén)限以導(dǎo)通，即Vs〉VL+IVtpI。NMOS晶體管(作為開(kāi)關(guān)連接)僅當(dāng)棚-極至源極電壓大于電壓(VTN)時(shí)才完全導(dǎo)通(即Vgs〉Vtn，對(duì)于增強(qiáng)型NMOS:Vtn〉0)。如果Vg二VH，那么源極電壓必須小于第二門(mén)限，即Vs〈VH-Vtn。將NMOS和PMOS晶體管56、58的源極與漏極連接，確保當(dāng)Vcon-VH以及Vbcon-VL施加到該NMOS和PMOS晶體管56、58的柵極時(shí)，這兩個(gè)晶體管56、58的至少一個(gè)對(duì)于Vn^VLVH的全部輸入范圍是導(dǎo)通的。值得注意的是，第二門(mén)限電壓V^VH-VTO通常大于(或等于)該第一門(mén)限電壓V^VL+IVTpl，因此可能產(chǎn)生與晶體管56和58的工作電壓重疊的范圍。門(mén)限電壓V「VH-Vtn和Vs二VL+IVtpI與VL和VH之間的關(guān)系在圖9中示出。由于對(duì)單個(gè)開(kāi)關(guān)54上的電壓沒(méi)有限制，所以對(duì)解碼器32(圖3)在開(kāi)關(guān)54正常工作電壓范圍內(nèi)(例如在V^和VH之間)的電壓輸入Vo，Vp…，「n也沒(méi)有限制。然而，由于每個(gè)開(kāi)關(guān)54需要兩個(gè)晶體管56，58，n位解碼器32通常將需要至少4(2n-l)個(gè)晶體管。因此對(duì)于6位D/A轉(zhuǎn)換器/解碼器，總是使用至少252個(gè)晶體管來(lái)形成類(lèi)似32的D/A解碼器。實(shí)際上，如下詳細(xì)描述的，解碼器32的面積優(yōu)化設(shè)計(jì)通常需要多于這個(gè)數(shù)量的晶體管。本發(fā)明實(shí)施例的示范中，一個(gè)D/A解碼器IOO形成為主要具有P-型(例如PMOS)晶體管開(kāi)關(guān)102和N-型(例如NMOS)晶體管開(kāi)關(guān)104，如圖6所示。圖6的解碼器單獨(dú)的NMOS和PMOS晶體管開(kāi)關(guān)分別在圖7和8中說(shuō)明。PMOS晶體管開(kāi)關(guān)102僅能夠?qū)㈦妷恨D(zhuǎn)變?yōu)榈扔诨蚋哂谠摰谝婚T(mén)限，VS=VL+|VTP|，而NMOS晶體管開(kāi)關(guān)104僅能將輸入電壓轉(zhuǎn)變?yōu)榈陀谠摰诙T(mén)限Vs=VH-V,如圖9所示。如圖6所示，PMOS開(kāi)關(guān)102形成2"位PMOSD/A解碼器120,用于高于VL+IVTpl電平的模擬輸入Io/f,。NMOS開(kāi)關(guān)104類(lèi)似地形成2^'位NMOSD/A解碼器122,用于低于VH-VTO電平的沖莫擬輸入/，,~/，,。解碼器120和解碼器122的輸出可^f吏用由一個(gè)PMOS開(kāi)關(guān)22—l124和一個(gè)NMOS開(kāi)關(guān)126形成的選纟奪器來(lái)組合。正如現(xiàn)在應(yīng)當(dāng)清楚的，D/A解碼器100最適于^是供高于VL+IVTpl的2"模擬輸出電壓(對(duì)應(yīng)2n-獨(dú)特的數(shù)字輸入)和低于VH-VTN的2"模擬電壓(對(duì)應(yīng)其余的2"獨(dú)特的數(shù)字輸入)。高于VL+IVTpl的輸入電壓可以由PMOS解碼器120解碼，低于VH-Vtn的電壓可由NMOS解碼器122解碼。為了避免LCD顯示元件12老化，周期性改變施加到每個(gè)液晶的電壓。即，對(duì)于相同的輸入數(shù)字?jǐn)?shù)據(jù)D,液晶16應(yīng)當(dāng)使用不同電平的源極線(xiàn)輸出充電。為此，極性控制信號(hào)POL—CLK可控制兩個(gè)電壓的哪一個(gè)用于數(shù)字?jǐn)?shù)值D。例如，當(dāng)POL—CLK=0，該源極線(xiàn)輸出￥+(D)和所有元件12的/>共電核3殳為VCOM=VCOMlj;當(dāng)POL—CLK=1，該源極線(xiàn)輸出V-(D)和所有元件12的公共電極設(shè)置為Vco!vrVcoMH,以及根據(jù)需要￥+(D)-VCOML=VCOMH-V-(D)。對(duì)于傳統(tǒng)的LCD驅(qū)動(dòng)器(圖3),通常，4吏用D/A解碼器32通過(guò)施力口一纟且仂口馬(gamma)<奮正的豐敘入電壓({VGAMMa}={VGAMMA1,V+G崖MA2，…V+GAMMAm〉或16{V-GAMMa}={V-gamMA1，V-GAMMA2，...V-GAMMAm})至電阻網(wǎng)絡(luò)62而將合適的電壓Vo,Vj，提供到顯示器，如圖5所示。在該網(wǎng)絡(luò)62中的多個(gè)電阻64用作分壓器以將V+o至廣2M(或者V-()至r-2"-,)提供到解碼器32。可提供兩組伽馬修正輸入電壓(V+gamma》或{VGAMMA}，乂人而凄史1直^展蕩(V+o/V-o至r+2"V廠2M)的電壓可施力口到元件12的每個(gè)晶體16(圖l)。所施加的電壓的電壓根據(jù)極性時(shí)鐘信號(hào)(POL_CLK)電平振蕩。具體地，gPOL_CLK=0，施加《V+gamma》；當(dāng)POL—CLK=1，施力口(Vgamma)。因此，在轉(zhuǎn)換器52的輸入D。至D^(D)施加的每個(gè)數(shù)字值會(huì)根據(jù)具體極性時(shí)鐘周期而在D/A。ut,V+(D)/V-(D)施加兩個(gè)不同的電壓。注意，由于每對(duì)vVv對(duì)應(yīng)同樣的顏色/強(qiáng)度，所以V+GAMMA1〉V+GAMMA2，…〉V+GAMMAm，以及VGAMMA1<VGAMMA2，…〈VGAMMAm。V+GAMMAm和V+GAMMAm通過(guò)v+GAMMAm+vcOML=vc。MH-v-GAMMAm相關(guān)耳關(guān)。在所描述實(shí)施例中，V+GAMMA.j+VCOML=VcOMH-VGAMMAj。？文哭{V+GAMMA}和{VGAMMA}的<直利用￥+(D)-VCOML=VCOMH-V-(D)調(diào)節(jié)該D/A轉(zhuǎn)換器的非線(xiàn)性。IO的才莫擬電壓，以及可具有許多本領(lǐng)域才支術(shù)人員可以理解的其他用途。然而，如上描述的，為了驅(qū)動(dòng)傳統(tǒng)的LCD陣列，每個(gè)凄t據(jù)輸入D只于應(yīng)兩個(gè)電壓-在兩個(gè)不同電壓，耳又決于當(dāng)前杉H生時(shí)4中(POL—CLK)周期。因此，解碼器100不能用作解碼器32的替代品。即，^f吏用圖5的網(wǎng)絡(luò)62僅僅在圖3的解碼器32中施加電壓V+AT是不起作用的，因?yàn)槭┘拥捷斎隝o，I!,.../2—(即Vo,VpV2,…r^)的電壓必須l呆持為高于VL+IVTpl，而施力口到專(zhuān)#入/2_,，/2—1+1.../2。_,(即，r2_,,，)的電壓必須保持低于VH-VxN。因此，本發(fā)明的實(shí)施例的示范中，選擇{V+gamMa}={V+gaMMA1，V+GAMMA2，…VGAMMAm}或{VGAMMA}{VGAMMA1,VGAMMA2，…VGAMMAm}，其中VGAMMA1〉VGAMMA2，…〉VGAMMAm以及VGAMMA1>VGAMMA2，…〉Vgamma,",并且在極性時(shí)鐘(POL-CLK)的交變周期中施加到電阻梯(resistorladder),以在解碼器IOO的輸入lo至/n生成V+o至rV-,和V-o至廣2"-,。同時(shí)，才艮據(jù)需要，可以在時(shí)鐘130的交變極性時(shí)鐘周期中調(diào)整數(shù)據(jù)以確保提供高于VL+|VTP|的輸出電壓的數(shù)字輸入被PMOS解碼器120始終如一地解碼，以及提供低于VH-V，輸出電壓的數(shù)字輸入由NMOS解碼器122解碼。在所描述的實(shí)施例中，圖10中i兌明包4舌在兩個(gè)集合(V+GA薩A)和(V—GA醒A)之間轉(zhuǎn)變的邏輯的電路150。如所示，m個(gè)多路調(diào)制器152用來(lái)在{V+GAMMA}或{V-GAMMA}中選擇以將他們提供到電阻網(wǎng)絡(luò)154(類(lèi)似圖5的電阻網(wǎng)絡(luò)60)的m個(gè)輸入，用作分壓器。網(wǎng)絡(luò)154轉(zhuǎn)而將集合(V0+，V/，…，廣2''—J或(V。-，V卩，…，分別提供至解碼器100的模擬輸入10，12，...，/，，。2—l另一多^各解調(diào)器156在D和其位補(bǔ)碼萬(wàn)(由反相器158輸出)之間選擇以將其提供到轉(zhuǎn)換器100的數(shù)字輸入(經(jīng)由采樣寄存器，加載寄存器，和電平移位器，像圖2的加載寄存器24和電平移位器26)。多路解調(diào)器152和156由極性時(shí)鐘信號(hào)POL—CLK定時(shí)。當(dāng)POL—CLK=0，多路解調(diào)器152選擇(V+G雄MA)作為其輸出，多路解調(diào)器156選擇萬(wàn)作為其輸出，并使得萬(wàn)作為解碼器100數(shù)據(jù)4立舉斬入以及(V。+,V+，…，F(xiàn)+2"畫(huà)，)作為才莫擬豐命入10,12,…，/。2-l當(dāng)POL—CLK=1,多路解調(diào)器152選擇《VGAMMA)作為其輸出，多路解調(diào)器156選才奪D作為其輸出，并使D作為解碼器100的數(shù)據(jù)位輸入以及(v。-，vr，…，r-2"-,〉作為該才莫擬豐ir入i0，i2,…，/，_'。因此，只于18于輸入數(shù)據(jù)D,gPOL_CLK=0,解碼器的輸出是Vm+,其中m-D以及Vcom二Vco亂；當(dāng)POL—CLK=1,解碼器輸出是Vm,其中m二D和Vcom=Vcomh。那么盡管V。+〉V廣〉…〉K+2"-,以及V。—〉V「〉…〉r—2"-i，仍可以實(shí)現(xiàn)￥+(D)-VCOML=VCOMH-V-(D)。這樣，通過(guò)反相數(shù)據(jù)D的位，可以通過(guò)解碼器120轉(zhuǎn)換高于VL+VTP的輸出電壓(對(duì)于集合gamma》或(V—ga羅J)，而可通過(guò)解碼器122轉(zhuǎn)換低于VH-Vtn的車(chē)#出電壓。實(shí)際上，由于高于VL+IVtpI的電壓與^f氐于VH-ViK的電壓具有重疊的范圍(在圖9中示出)。為了解碼VL-VH范圍的模擬輸出的0到2n-1的數(shù)字?jǐn)?shù)據(jù)，將兩組模擬輸入電壓提供到PMOS和NMOS解碼器的輸入，以便確保提供高于VH-VxN輸出電壓的數(shù)字輸入一直由PMOS解碼器120解碼，提供低于VL+IVipl輸出電壓的數(shù)字輸入一直由NMOS解碼器122解碼，以及提供VL+IVTpl和VH-VTN之間輸出電壓的數(shù)字車(chē)lr入可由PMOS解碼器120或NMOS解碼器122解碼。網(wǎng)*備60(或網(wǎng)全各154)的電壓IIT出進(jìn)一步在圖5中示出。如所示，網(wǎng)絡(luò)1S4的產(chǎn)(第i個(gè))輸出，在施加集合{￥+(3扁嫩}后是對(duì)應(yīng)POL—CLK=0的正周期的模擬電壓V+j，以及在施加集合{V-GAMMA}后，該梯型網(wǎng)絡(luò)(ladder)154的ith輸出對(duì)應(yīng)于POL—CLK=1負(fù)周期對(duì)應(yīng)的模擬電壓V—j?！禫+ga固"和(V-g層ma)是具體伽馬修正非線(xiàn)性數(shù)才莫轉(zhuǎn)換(對(duì)應(yīng)一伽馬曲線(xiàn))的基準(zhǔn)電平，并且可以選擇匹配具體的顯示器。如還將要了解的，上述解碼器具有許多用途，包括如所公開(kāi)的顯示器驅(qū)動(dòng)器，或用于其他顯示器驅(qū)動(dòng)器，或用于其他需要數(shù)模轉(zhuǎn)換(包括非線(xiàn)性數(shù)模轉(zhuǎn)換)的電路/裝置?？梢院苋菀椎男纬墒褂闷渌线m工作門(mén)限電壓和VTP、VTN值工作的轉(zhuǎn)換器。19解碼器100可進(jìn)一步通過(guò)在不使用時(shí)有效降低PMOS解碼器或NMOS解碼器的能耗而改良為消耗更少功率。圖11示出改良的解碼器100',其中在N-型D/A解碼器120，(類(lèi)似解碼器120)的第一列中的開(kāi)關(guān)102'或在P-型解碼器122'(類(lèi)似解碼器122)第一列中的開(kāi)關(guān)104，可以使用一個(gè)或多個(gè)額外控制輸入全部關(guān)閉。具體地，不是使用DO位(以及其補(bǔ)碼(BDO))來(lái)控制開(kāi)關(guān)102',在N-型解碼器120，和P-型解碼器122，的第一列使用四個(gè)控制輸入D00，DOl，D02和D04?？刂芧T入D00和D01用來(lái)控制N-型解碼器120'，控制輸-入D02和D03用來(lái)控制P-型解碼器122'。Y更利地，控制輸入DOO和DOl可用來(lái)關(guān)閉N-型解碼器120'第一列中的晶體管102，，或用來(lái)轉(zhuǎn)換模擬電壓。類(lèi)似地，控制輸入D02和D03可用來(lái)關(guān)閉P-型解碼器122'第一列中的晶體管104',或用來(lái)轉(zhuǎn)換才莫擬電壓。因此，控制輸入DOO、D01可用來(lái)大大降低解碼器120，的能耗，控制輸入D02和D03可用來(lái)大大降低解碼器122，的能耗。便利地，每個(gè)解碼器102'、104，第一列中的晶體管102，可以依賴(lài)正在解碼的數(shù)據(jù)D的最高有效位(MSB)而關(guān)閉。這樣，當(dāng)前并未使用的n-l位解碼器120'或122'可以有效地關(guān)閉。在關(guān)閉的解碼器120，或122'輸入處施加的電壓以及相關(guān)電流并不會(huì)傳播超出晶體管102'或104，第一列，這視情況而定?？捎脕?lái)解碼數(shù)據(jù)D的MSB和最低有效位(LSB)的邏輯電路160在圖12中"i兌明，其隨后可用來(lái)驅(qū)動(dòng)控制輸入DOl、D02、D03和D04。如所示，^是供兩個(gè)與非(NAND)門(mén)162、164，兩個(gè)或非(NOR)門(mén)166、168以及三個(gè)反相器170、172和174,/人而解碼LSB,DO，以及MSB，Dn-!,如表1所示。表l<table>tableseeoriginaldocumentpage20</column></row><table><table>tableseeoriginaldocumentpage21</column></row><table>示例解碼器100和100'包括具有2i+2^…+2"個(gè)晶體管開(kāi)關(guān)的列。i午多其^也的開(kāi)關(guān)/列布置也是可能的。例如，為了^f呆持面積、減少晶體管邏輯輸出以及提供驅(qū)動(dòng)強(qiáng)度，4位解碼器構(gòu)造為如圖13所示的具有23(l+l+l+21)個(gè)開(kāi)關(guān)或如圖14所示的具有22(l+l+2'+22)個(gè)開(kāi)關(guān)。注意，用來(lái)在P-型和N-型(n-l)位解碼器之間選擇的選擇器由多個(gè)p和n型開(kāi)關(guān)形成。例如，圖13的選擇器(由D3驅(qū)動(dòng))使用四個(gè)PMOS和四個(gè)NMOS晶體管形成。圖14由D3驅(qū)動(dòng)的選擇器使用兩個(gè)PMOS和四個(gè)NMOS晶體管形成。其他形成n-1位選才奪器的晶體管開(kāi)關(guān)布置對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)是顯而易見(jiàn)的。如現(xiàn)在應(yīng)當(dāng)理解的，盡管解碼器IOO、IOO'所公開(kāi)的實(shí)施例使用PMOS和NMOS晶體管/開(kāi)關(guān)，但是類(lèi)似的實(shí)現(xiàn)本發(fā)明的解碼器可4吏用別的p-型/n-型晶體管形成。例如，可以形成^f吏用雙才及結(jié)晶體管(例如PNP/NPN)晶體管開(kāi)關(guān)的解碼器。當(dāng)然，上述實(shí)施例僅僅是說(shuō)明性的而絕不是限制。實(shí)現(xiàn)本發(fā)明的上述實(shí)施例，可以靈活地進(jìn)行許多形式、部件的布置、運(yùn)行細(xì)節(jié)和次序方面的改變。而且，本發(fā)明意圖包括在由權(quán)利要求限定的范圍內(nèi)的所有這些改變。權(quán)利要求1.一種將n位數(shù)字輸入信號(hào)轉(zhuǎn)換為模擬輸出信號(hào)的方法，包括根據(jù)所述n位數(shù)字輸入信號(hào)，使用多個(gè)p-型晶體管開(kāi)關(guān)從模擬電壓中選擇高于第一門(mén)限的第一模擬電壓；根據(jù)所述n位數(shù)字輸入信號(hào)，使用多個(gè)n-型晶體管開(kāi)關(guān)從模擬電壓選擇低于第二門(mén)限的第二模擬電壓，所述第二門(mén)限高于所述第一門(mén)限；根據(jù)所述n位數(shù)字輸入信號(hào)，選擇所述第一模擬電壓和所述第二模擬電壓之一作為所述模擬輸出。2.根據(jù)權(quán)利要求1所述的方法，形成一個(gè)PMOS晶體管開(kāi)關(guān)，一個(gè)NMOS晶體管開(kāi)關(guān)。3.根據(jù)權(quán)利要求2所述的方法，使用單個(gè)PMOS晶體管形成，單個(gè)NMOS晶體管形成。其中每個(gè)所述p-型晶體管開(kāi)關(guān)每個(gè)所述n-型晶體管開(kāi)關(guān)形成其中每個(gè)所述p-型晶體管開(kāi)關(guān)每個(gè)所述n-型晶體管開(kāi)關(guān)使用4.根據(jù)前述任一4又利要求所述的方法，其中所述第一才莫擬電壓和所述第二;^莫擬電壓每個(gè)使用所述n位數(shù)字輸入信號(hào)的n-l位選擇。5.根據(jù)權(quán)利要求4所述的方法，其中所述第一模擬電壓和所述第二才莫擬電壓之一^f吏用所述n位凄t字輸入信號(hào)的一位選擇。6.根據(jù)前述任一權(quán)利要求所述的方法，進(jìn)一步包括才艮據(jù)時(shí)鐘信號(hào)，定期改變所述高于所述第一門(mén)限的沖莫擬電壓以及所述低于所述第二門(mén)限的模擬電壓。7.根據(jù)權(quán)利要求6所述的方法，其中所述高于所述第一門(mén)限的模擬電壓和所述低于所述第二門(mén)限的模擬電壓使用分壓器提供，其中施加到所述分壓器的電壓根據(jù)所述時(shí)鐘信號(hào)變化。8.根據(jù)前述任一權(quán)利要求所述的方法，其中所述模擬輸出信號(hào)驅(qū)動(dòng)顯示器的一個(gè)元件。9.一種將數(shù)字值轉(zhuǎn)換為模擬輸出信號(hào)的方法，包括將所述凄t字值4妄收為n位；使用n-l位PMOS解碼器解碼n-l個(gè)所述位以4是供數(shù)值高于門(mén)限電壓的才莫擬PMOS解碼器輸出信號(hào)；使用n-l位NMOS解碼器解碼n-l個(gè)所述位以提供數(shù)值^f氐于所述門(mén)限的NMOS解碼器l餘出信號(hào)；選擇所述NMOS解碼器輸出和所述PMOS解碼器輸出信號(hào)之一以提供所述模擬輸出信號(hào)。10.—種數(shù)模解碼器包括4妄收n^f立lt字l命入的n個(gè)輸入；n-l位PMOS解碼器，解碼n-l位所述數(shù)字輸入以提供數(shù)值高于門(mén)限電壓的模擬PMOS解碼器輸出信號(hào)；n-l位NMOS解碼器，解碼n-l位所述數(shù)字輸入以提供數(shù)值低于所述門(mén)限電壓的模擬NMOS解碼器輸出信號(hào)；選擇器，選擇所述NMOS解碼器輸出和所述PMOS解碼器輸出信號(hào)之一以提供所述模擬輸出信號(hào)。11.根據(jù)權(quán)利要求10所述的數(shù)模解碼器，其中所述n-l位PMOS角竿碼器包括2n-2個(gè)PMOS晶體管開(kāi)關(guān)，其中所述n-l位NMOS解碼器包括2:2個(gè)NMOS晶體管開(kāi)關(guān)。12.根據(jù)權(quán)利要求10或權(quán)利要求11所述的數(shù)模解碼器，其中所述選沖奪器形成為PMOS晶體管和NMOS晶體管開(kāi)關(guān)。13.根據(jù)權(quán)利要求10至11任一項(xiàng)所述的數(shù)才莫解碼器，其中所述n-l位NMOS解碼器包括控制輸入以大大降低所述n-l位NMOS解碼器的能^毛，以及其中所述n-l位PMOS解碼器包括控制輸入以大大降低所述n-l位PMOS解碼器的能庫(kù)毛，其中所述控制輸入14.根據(jù)權(quán)利要求13所述的數(shù)模解碼器，其中所述控制輸入由所述n個(gè)llT入之一4空制以大大降^f氐所述NMOS解石馬器和所述PMOS解碼器中不提供所述模擬輸出信號(hào)的那個(gè)的能耗。15.—種包括p-型晶體管和n-型晶體管開(kāi)關(guān)的數(shù)模解碼器4妄4文n4立凄史字|俞入的n個(gè)llr入；多個(gè)p-型晶體管開(kāi)關(guān)，其根據(jù)所述n位數(shù)字輸入信號(hào)從模擬電壓選擇高于第一門(mén)限的第一模擬電壓；多個(gè)n-型晶體管開(kāi)關(guān)，其根據(jù)所述n位數(shù)字輸入信號(hào)從模擬電壓選擇低于第二門(mén)限的第一模擬電壓，該第二門(mén)限高于所述第一門(mén)限；選擇器，用于選擇所述第一和第二模擬電壓之一以提供所述模擬輸出信號(hào)。16.根據(jù)權(quán)利要求15所述的數(shù)模解碼器，包括2"個(gè)模擬輸入，用于4矣收高于所述門(mén)限和^f氐于所述門(mén)限的所述沖莫擬電壓。17.根據(jù)權(quán)利要求16所述的數(shù)模解碼器，其中2"個(gè)所述模擬輸入用于接收高于所述門(mén)限的所述模擬電壓，以及2n"個(gè)所述模擬輸入用于接收低于所述門(mén)限的所述模擬電壓。18.才艮據(jù)權(quán)利要求15至17任一項(xiàng)所述的凝:才莫解碼器，其中每個(gè)所述p-型晶體管開(kāi)關(guān)形成為一個(gè)PMOS晶體管開(kāi)關(guān)，每個(gè)所述n-型晶體管開(kāi)關(guān)形成為一個(gè)NMOS晶體管開(kāi)關(guān)。19.根據(jù)權(quán)利要求18所述的數(shù)模解碼器，其中每個(gè)所述p-型晶體管開(kāi)關(guān)使用單個(gè)PMOS晶體管形成，每個(gè)所述n-型晶體管開(kāi)關(guān)使用單個(gè)NMOS晶體管形成。20.才艮據(jù)權(quán)利要求15至19任一項(xiàng)所述的凄史才莫解碼器，其中所述選擇器形成為一個(gè)PMOS晶體管和一個(gè)NMOS晶體管開(kāi)關(guān)。21.根據(jù)權(quán)利要求15至20任一項(xiàng)所述的數(shù)才莫解碼器，其中多個(gè)所述p-型晶體管互相連4妄以形成n-l位p-型解碼器，以及進(jìn)一步包括控制輸入，其與那些所述多個(gè)p-型晶體管開(kāi)關(guān)的至少一些互連以防止提供到所述n-l位p-型解碼器的模擬信號(hào)傳播穿過(guò)所述p-型晶體管開(kāi)關(guān)到達(dá)所述n-1位p-型解碼器的輸出。22.根據(jù)權(quán)利要求21所述的數(shù)模解碼器，其中所述p-型晶體管布置成多列，其中所述控制輸入關(guān)閉接收2"位所述模擬輸入的列中的那些所述p-型晶體管。23.根據(jù)權(quán)利要求15至22任一項(xiàng)所述的數(shù)模解碼器，其中所述n-型晶體管互連以形成n-l位n-型解碼器，進(jìn)一步包括控制輸入，其與所述多個(gè)n-型晶體管開(kāi)關(guān)至少一些互連以防止提供到所述n-1位n-型解碼器的模擬信號(hào)傳播穿過(guò)所述n-型晶體管開(kāi)關(guān)至所述n-l位n-型解碼器的輸出。24.根據(jù)權(quán)利要求23所述的數(shù)模解碼器，其中所述n-型晶體管布置成多列，和其中所述控制輸入關(guān)閉在接收2n"位所述模擬輸入的列中的那些所述n-型晶體管。25.—種數(shù)才莫解碼器電^各，包括權(quán)利要求15至24任一項(xiàng)所述的數(shù)才莫解碼器；至少一個(gè)多^各解調(diào)器以在所施加的時(shí)^^的交變周期中改變施加在所述才莫擬輸入的才莫擬電壓。26.根據(jù)權(quán)利要求25所述的數(shù)模解碼器電路，包括電阻網(wǎng)絡(luò)，其用于提供所述施加在所述模擬輸入的模擬電壓。27.根據(jù)權(quán)利要求26所述的數(shù)才莫解碼器電i各，包括數(shù)據(jù)調(diào)節(jié)器，以在所述時(shí)鐘的交變時(shí)鐘周期中改變呈現(xiàn)在所述lt字輸入的數(shù)字?jǐn)?shù)據(jù)。28.根據(jù)權(quán)利要求27所述的數(shù)模解碼器電路，其中所述數(shù)據(jù)調(diào)節(jié)器包括反相器，其用于在所述施加的時(shí)鐘的交替時(shí)鐘周期中轉(zhuǎn)變所述n位。全文摘要使用P-型和N-型晶體管開(kāi)關(guān)而不是傳統(tǒng)的CMOS開(kāi)關(guān)形成n位D/A解碼器。每個(gè)P-型和N-型開(kāi)關(guān)由比用來(lái)形成CMOS開(kāi)關(guān)更少的晶體管形成，由此降低總的晶體管數(shù)量。該解碼器可用來(lái)將數(shù)字值解碼為非線(xiàn)性伽馬修正模擬輸出電壓。文檔編號(hào)H03M1/76GK101523730SQ200780036625公開(kāi)日2009年9月2日申請(qǐng)日期2007年8月31日優(yōu)先權(quán)日2006年8月31日發(fā)明者凱文·奧尼爾,史蒂文·特納,李孔寧,查爾斯·梁,格瑞格·樊西克爾,格里戈里·唐金,米利沃耶·阿列克西克申請(qǐng)人:Ati科技無(wú)限責(zé)任公司