專利名稱：上電復(fù)位電路的制作方法
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Wl + W2 W3 +篇
式中RN1是NM0S Nl的導(dǎo)通電阻，通常遠(yuǎn)小于R3，可忽略。因此 膨-,,
1 + 2
為了降低功耗，R1、R2和R3的電阻值必須很大。假設(shè)VDD = 3V，要求IDD < luA， 則要求R1+R2〉6MQ，R3〉6MQ。在通常的CMOS工藝中，12M Q的電阻將會占用非常大的 芯片面積。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種上電復(fù)位電路，能夠采用簡單的電路結(jié) 構(gòu)，可以降低工作電流，同時(shí)減少所占用芯片的面積。 為解決上述技術(shù)問題，本發(fā)明上電復(fù)位電路的技術(shù)方案是，包括電壓分壓部分和 電壓檢測部分，所述電壓分壓部分包括在電源端和地之間串聯(lián)的至少兩個(gè)NM0S管，其中每 個(gè)NM0S管的柵極與其各自的漏極相連接，第一個(gè)NM0S管的漏極接電源端，后一個(gè)NM0S管 的漏極連接前一個(gè)NM0S管的源極，最后一個(gè)NM0S管的源極接地，所述電壓檢測部分包括又 一個(gè)NM0S管和一個(gè)PM0S管，所述PM0S管的源極接到電源端，柵極接地，漏極接電壓檢測部 分的NM0S管的漏極，該NM0S管的源極接地，柵極連接到電壓分壓部分中除第一個(gè)NM0S管 的其它任意一個(gè)NM0S管的漏極，所述PM0S管的漏極連接一個(gè)反相器的輸入端，所述反相器 的輸出端為所述上電復(fù)位電路的輸出端。 本發(fā)明通過采用串聯(lián)的NMOS管代替現(xiàn)有的分壓電阻，其電路結(jié)構(gòu)非常簡單，并且 降低了工作電流，同時(shí)減少了所占用芯片的面積。


下面結(jié)合附圖和實(shí)施例對本發(fā)明作進(jìn)一步詳細(xì)的說明 圖1為現(xiàn)有的上電復(fù)位電路的電路圖； 圖2和圖3為本發(fā)明上電復(fù)位電路實(shí)施例的電路圖。
具體實(shí)施例方式
本發(fā)明公開了一種上電復(fù)位電路，如圖2所示，包括電壓分壓部分和電壓檢測部 分，所述電壓分壓部分包括在電源端和地之間串聯(lián)的至少兩個(gè)NM0S管，其中每個(gè)NM0S管的 柵極與其各自的漏極相連接，第一個(gè)NM0S管的漏極接電源端，后一個(gè)NM0S管的漏極連接前 一個(gè)NM0S管的源極，最后一個(gè)NM0S管的源極接地，所述電壓檢測部分包括又一個(gè)NM0S管 和一個(gè)PM0S管，所述PM0S管的源極接到電源端，柵極接地，漏極接電壓檢測部分的NM0S管 的漏極，該NM0S管的源極接地，柵極連接到電壓分壓部分中除第一個(gè)NM0S管的其它任意一 個(gè)NM0S管的漏極，所述PM0S管的漏極連接一個(gè)反相器的輸入端，所述反相器的輸出端為所 述上電復(fù)位電路的輸出端。 本發(fā)明另一實(shí)施例如圖3所示，其電壓分壓部分包括在電源端和地之間串聯(lián)的3 個(gè)NM0S管N2、N3和N4，其中每個(gè)NM0S管的柵極與其各自的漏極相連接，NM0S管N4的漏極
3通過一個(gè)電阻R3接到電源端，NMOS管N3的漏極連接NMOS管N4的源極，NMOS管N2的漏極 連接NMOS管N3的源極，NMOS管N2的源極接地，所述電壓檢測部分包括NM0S管N5和PM0S 管Pl，所述PM0S管Pl的源極接到電源端，柵極接地，漏極接NM0S管N5的漏極，NM0S管N5 的源極接地，柵極連接到NM0S管N2的漏極，所述PM0S管Pl的漏極連接一個(gè)反相器12的 輸入端V4，所述反相器I2的輸出端為所述上電復(fù)位電路的輸出端。 如圖3所示的電路僅為本發(fā)明的一個(gè)實(shí)施例，電壓分壓部分節(jié)點(diǎn)V3和地之間串聯(lián) 的NM0S個(gè)數(shù)不限于1個(gè)，也可以是多個(gè)NM0S串聯(lián)；節(jié)點(diǎn)V3和電阻之間的NMOS個(gè)數(shù)不限于 2個(gè)，也可以是1個(gè)或多個(gè)；串聯(lián)的電阻R3也可以去除。上電復(fù)位電平值決定分壓電路的 上下晶體管數(shù)目比例，電阻R3可以對分壓電平的詳細(xì)值進(jìn)行調(diào)整。
本發(fā)明上電復(fù)位電路工作過程如下 在上電過程中，電源電壓VDD由0V逐漸升高，電壓分壓部分產(chǎn)生的待測電壓V3也 從0V逐漸升高，且與電源電壓VDD保持一定的比例。當(dāng)電壓V3小于NM0S管N5的閾值電 壓VT5時(shí)，NM0S管N5關(guān)斷。而PM0S管Pl由于其柵極接地，其始終處于導(dǎo)通狀態(tài)。此時(shí)電 壓V4為高電平，經(jīng)反相器12輸出一個(gè)低電平的復(fù)位信號。 當(dāng)電源電壓VDD上升到一定值時(shí)，待測電壓V3大于NM0S管N5的閾值電壓VT5， NMOS管N5導(dǎo)通。由于NMOS管N5的導(dǎo)通電阻遠(yuǎn)小于PMOS管Pl的導(dǎo)通電阻，因此電壓V4 位低電平，經(jīng)反相器12輸出 一個(gè)高電平的復(fù)位信號。 綜上所述，本發(fā)明通過采用串聯(lián)的NMOS管代替現(xiàn)有的分壓電阻，其電路結(jié)構(gòu)非常 簡單，并且降低了工作電流，同時(shí)減少了所占用芯片的面積。
權(quán)利要求
一種上電復(fù)位電路，其特征在于，包括電壓分壓部分和電壓檢測部分，所述電壓分壓部分包括在電源端和地之間串聯(lián)的至少兩個(gè)NMOS管，其中每個(gè)NMOS管的柵極與其各自的漏極相連接，第一個(gè)NMOS管的漏極接電源端，后一個(gè)NMOS管的漏極連接前一個(gè)NMOS管的源極，最后一個(gè)NMOS管的源極接地，所述電壓檢測部分包括又一個(gè)NMOS管和一個(gè)PMOS管，所述PMOS管的源極接到電源端，柵極接地，漏極接電壓檢測部分的NMOS管的漏極，該NMOS管的源極接地，柵極連接到電壓分壓部分中除第一個(gè)NMOS管的其它任意一個(gè)NMOS管的漏極，所述PMOS管的漏極連接一個(gè)反相器的輸入端，所述反相器的輸出端為所述上電復(fù)位電路的輸出端。
2. 根據(jù)權(quán)利要求1所述的上電復(fù)位電路，其特征在于，所述電壓分壓部分中第一個(gè) NMOS管的漏極通過一個(gè)電阻連接到電源端。
全文摘要
本發(fā)明公開了一種上電復(fù)位電路，包括電壓分壓部分和電壓檢測部分，所述電壓分壓部分包括在電源端和地之間串聯(lián)的至少兩個(gè)NMOS管，其中每個(gè)NMOS管的柵極與其各自的漏極相連接，第一個(gè)NMOS管的漏極接電源端，后一個(gè)NMOS管的漏極連接前一個(gè)NMOS管的源極，最后一個(gè)NMOS管的源極接地，所述電壓檢測部分包括一個(gè)NMOS管和一個(gè)PMOS管，所述PMOS管的源極接到電源端，柵極接地，漏極接NMOS管的漏極，該NMOS管的源極接地，柵極連接到電壓分壓部分中一個(gè)NMOS管的漏極，所述PMOS管的漏極連接一個(gè)反相器的輸入端。本發(fā)明通過采用串聯(lián)的NMOS管代替現(xiàn)有的分壓電阻，其電路結(jié)構(gòu)非常簡單，并且降低了工作電流，同時(shí)減少了所占用芯片的面積。
文檔編號H03K17/22GK101753119SQ20081004412
公開日2010年6月23日 申請日期2008年12月17日 優(yōu)先權(quán)日2008年12月17日
發(fā)明者孟醒, 李兆桂, 陳濤 申請人:上海華虹Nec電子有限公司