專利名稱：輸出電路及多輸出電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種輸出電路及多輸出電路。特別涉及用以驅(qū)動(dòng)等離子顯 示器等電容性負(fù)載的多溝道電容負(fù)載驅(qū)動(dòng)電路。
背景技術(shù)：


圖15示出了現(xiàn)有技術(shù)所涉及的多溝道電容負(fù)載驅(qū)動(dòng)電路中包括高耐 壓驅(qū)動(dòng)器的輸出電路的電路結(jié)構(gòu)例。
圖15所示的輸出電路，包括高耐壓驅(qū)動(dòng)器26以及預(yù)驅(qū)動(dòng)電路7。高 耐壓驅(qū)動(dòng)器26又具有高耐壓輸出電路9與電平位移電路8。
構(gòu)成高耐壓驅(qū)動(dòng)器26的高耐壓輸出電路9包括半撟電路34與柵極保 護(hù)電路10，該半橋電路34由高側(cè)晶體管13和低側(cè)晶體管14構(gòu)成。柵極 保護(hù)電路10，由齊納二極管11與電阻12構(gòu)成且用來保護(hù)高側(cè)晶體管13 的柵極。而且，構(gòu)成高耐壓驅(qū)動(dòng)器26的電平位移電路8驅(qū)動(dòng)高側(cè)晶體管 13。
預(yù)驅(qū)動(dòng)電路7由反相器31與"或非"電路35構(gòu)成，驅(qū)動(dòng)電平位移電 路8及^/f則晶體管14。補(bǔ)充說明一下，高耐壓輸出電路9的輸出端4連 接在高側(cè)晶體管13與低側(cè)晶體管14的共同連接端上?；鶞?zhǔn)電源端1是基 準(zhǔn)電位端，低壓電源端2是5V左右的低壓電源端，高壓電源端3是100V 以上的高壓電源端，來自未圖示的低耐壓控制部的輸入信號(hào)輸入控制輸入 端5及6。
接著，對(duì)具有以上結(jié)構(gòu)的現(xiàn)有技術(shù)所涉及的多溝道電容負(fù)載驅(qū)動(dòng)電路 中的包括高耐壓驅(qū)動(dòng)器26的輸出電路的工作情況進(jìn)行說明。
圖16是用以說明現(xiàn)有技術(shù)所涉及的多溝道電容負(fù)載驅(qū)動(dòng)電路中的包 括高耐壓驅(qū)動(dòng)器26的輸出電路的工作情況的時(shí)序圖。
圖16中示出了以下信號(hào)與波形，即，從低耐壓控制部輸入到控制信號(hào)輸入端5與6的輸入信號(hào)IN與HIZ，根據(jù)輸入信號(hào)IN3與HIZ驅(qū)動(dòng) 電平位移電路8的預(yù)驅(qū)動(dòng)電路7的輸出信號(hào)IN1及IN2，根據(jù)輸入信號(hào) IN與HIZ驅(qū)動(dòng)低側(cè)晶體管14的預(yù)驅(qū)動(dòng)電路7的輸出信號(hào)IN，根據(jù)預(yù)驅(qū) 動(dòng)電路7的輸出信號(hào)IN1及IN2驅(qū)動(dòng)高側(cè)晶體管13的電平位移電路8的 輸出信號(hào)IN4,構(gòu)成電平位移電路8的厚膜柵極P型MOS晶體管16的 柵極驅(qū)動(dòng)信號(hào)P2G，接收電平位移電路8的輸出信號(hào)IN4根據(jù)柵極保護(hù) 電路10決定的高側(cè)晶體管13的柵極一源極間電壓GH,以及根據(jù)預(yù)驅(qū)動(dòng) 電路7的輸出信號(hào)IN3輸出的高耐壓輸出電路9的輸出端4的電壓波形 OUT。
這里，對(duì)GND電平的信號(hào)輸入控制輸入端6，輸入信號(hào)HIZ成為低 電平(GND)的情況進(jìn)行說明。
首先，若GND電平的信號(hào)輸入到輸入端5，輸入信號(hào)IN成為低電平
(GND)，則輸出信號(hào)IN1成為低電平(GND)，輸出信號(hào)IN2成為高電 平(VDD)，柵極驅(qū)動(dòng)信號(hào)P2G成為低電平(GND),輸出信號(hào)IN4成為 高電平(VDDH)。因此，柵極一源極間電壓GH在齊納二極管ll的作用 下成為OUT+Vz (擊穿電壓)，在高側(cè)晶體管13的閾值電壓Vth (Tl) 以上。于是，高側(cè)晶體管13導(dǎo)通。而且，因?yàn)檩敵鲂盘?hào)IN3成為低電平
(GND)，使低側(cè)晶體管14截止，所以輸出電壓波形OUT成為高電平
(VDDH)。
接著，若VDD電平的信號(hào)輸入到輸入端5，輸入信號(hào)IN成為高電 平(VDD)，則輸出信號(hào)IN1成為高電平(VDD),輸出信號(hào)IN2成為低 電平(GND)，柵極驅(qū)動(dòng)信號(hào)P2G成為高電平(VDDH)，輸出信號(hào)IN4 成為低電平(GND)。因此，齊納二極管11被正向偏壓，柵極—源極間電 壓GH成為OUT—VFD (齊納正向電壓)，在高側(cè)晶體管13的閾值電壓 Vth (Tl)以下。于是，高側(cè)晶體管13截止。而且，因?yàn)檩敵鲂盘?hào)IN3 成為高電平(VDD)，使低側(cè)晶體管14導(dǎo)通，所以輸出電壓波形OUT成 為低電平(GND)。
另一方面，對(duì)VDD電平的信號(hào)被輸入輸入端6的情況進(jìn)行說明。 在該情況下，不管是GND電平的信號(hào)輸入到輸入端5,還是VDD電 平的信號(hào)輸入到輸入端5，輸出信號(hào)IN1都成為高電平(VDD),輸出信號(hào)IN2也都成為低電平(GND),柵極驅(qū)動(dòng)信號(hào)P2G成為高電平(VDDH)， 構(gòu)成電平位移電路8的薄膜柵極N型MOS晶體管18導(dǎo)通。此時(shí)，構(gòu)成 柵極保護(hù)電路10的齊納二極管11被正向偏壓，柵極—源極間電壓GH成 為OUT—VFD (齊納正向電壓)，在高側(cè)晶體管13的閾值電壓Vth (Tl) 以下。高側(cè)晶體管13因此便截止。而且，輸出信號(hào)IN3也成為低電平 (GND)，低側(cè)晶體管14截止，但因?yàn)楸∧艠ON型MOS晶體管18導(dǎo) 通，所以負(fù)載電流會(huì)從輸出端4經(jīng)過齊納二極管11流入。結(jié)果是，輸出 電壓波形OUT不久即成為低電平(GND)。
《專利文獻(xiàn)1》日本公開特許公報(bào)特開2005 — 20142號(hào)公報(bào)(圖4)

發(fā)明內(nèi)容
—發(fā)明要解決的問題一
但是，在上述現(xiàn)有技術(shù)所涉及的多溝道電容負(fù)載驅(qū)動(dòng)電路中的高耐壓 驅(qū)動(dòng)器26中，因?yàn)闀?huì)由構(gòu)成電平位移電路8的薄膜柵極N型MOS晶體 管18與齊納二極管11而產(chǎn)生負(fù)載電流路徑，所以不能使輸出端4完全地 成為高阻抗，這就是問題。
因?yàn)橥ǔＪ亲寯?shù)百pF以上的電容負(fù)載在小尺寸的薄膜柵極N型MOS 晶體管18長時(shí)間地放電，所以該晶體管自我發(fā)熱等而損壞，這就是問題。 在該情況下，也能夠增大晶體管的尺寸來防止晶體管損壞，但這樣做必然 會(huì)出現(xiàn)芯片面積增大的問題。
本發(fā)明正是為解決上述問題而研究開發(fā)出來的，其目的在于提供一 種輸出電路及多輸出電路，該輸出電路與多輸出電路具有能夠切斷負(fù)載電 流》人輸出端通過齊納二極管流向電平位移電路的路徑，使輸出端完全地成 為高阻抗的結(jié)構(gòu)。
一用以解決技術(shù)問題的技術(shù)方案一
為達(dá)成上述目的，本發(fā)明的第一個(gè)實(shí)施例所涉及的輸出電路，其包括 高側(cè)晶體管、低側(cè)晶體管、保護(hù)高側(cè)晶體管的柵極電壓的柵極保護(hù)電路、 經(jīng)由柵極保護(hù)電路驅(qū)動(dòng)高側(cè)晶體管的電平位移電路以及驅(qū)動(dòng)電平位移電路 與低側(cè)晶體管的預(yù)驅(qū)動(dòng)電路，該輸出電路以高側(cè)晶體管與低側(cè)晶體管&連 接點(diǎn)作輸出端。電平位移電路，在從使高側(cè)晶體管截止開始算起又經(jīng)過了規(guī)定時(shí)間以后，使從輸出端流向電平位移電路的電流路徑成為斷路狀態(tài)。
在本發(fā)明第一個(gè)實(shí)施例所涉及的輸出電路中，電平位移電路，通過在 使高側(cè)晶體管截止后成為高阻抗?fàn)顟B(tài)來使電流路成為斷路狀態(tài)。
在本發(fā)明第一個(gè)實(shí)施例所涉及的輸出電路中，還包括延遲器，該延遲 器由利用相互串聯(lián)的多個(gè)反相器構(gòu)成且使規(guī)定時(shí)間經(jīng)過。
在本發(fā)明第一個(gè)實(shí)施例所涉及的輸出電路中，規(guī)定時(shí)間比到高側(cè)晶體 管確實(shí)成為截止?fàn)顟B(tài)為止的時(shí)間長。
在本發(fā)明第一個(gè)實(shí)施例所涉及的輸出電路中，延遲器，不使規(guī)定時(shí)間 經(jīng)過，便將電流路徑的斷路狀態(tài)解除。
包括多個(gè)本發(fā)明第 一個(gè)實(shí)施例所涉及的輸出電路的第 一 多輸出電路，
還包括使輸出電路的各個(gè)輸出依序輸出的移位寄存器和一個(gè)以上的延遲
器，該延遲器由利用相互串聯(lián)的多個(gè)反相器構(gòu)成，且使對(duì)應(yīng)于電平位移電 路中的每一個(gè)電平位移電路的規(guī)定時(shí)間經(jīng)過。
本發(fā)明的第二個(gè)實(shí)施例所涉及的一種輸出電路，其包括高側(cè)晶體管、 并聯(lián)在高側(cè)晶體管上的高側(cè)再生二極管、低側(cè)晶體管、并聯(lián)在低側(cè)晶體管 上的低側(cè)再生二極管、保護(hù)高側(cè)晶體管的柵極電壓的柵極保護(hù)電路、經(jīng)由 柵極保護(hù)電路驅(qū)動(dòng)高側(cè)晶體管的電平位移電路以及驅(qū)動(dòng)電平位移電路與低 側(cè)晶體管的預(yù)驅(qū)動(dòng)電路，該輸出電路以高側(cè)晶體管與低側(cè)晶體管的連接點(diǎn) 作輸出端。電平位移電路，在從使高側(cè)晶體管截止開始算起又經(jīng)過了規(guī)定 時(shí)間以后，使從輸出端流向電平位移電路的電流路徑成為斷路狀態(tài)。
在本發(fā)明第二個(gè)實(shí)施例所涉及的輸出電路中，電平位移電路，通過在 使高側(cè)晶體管截止后成為高阻抗?fàn)顟B(tài)來使電流路成為斷路狀態(tài)。
在本發(fā)明第二個(gè)實(shí)施例所涉及的輸出電路中，還包括延遲器，該延遲 器由利用相互串聯(lián)的多個(gè)反相器構(gòu)成且使規(guī)定時(shí)間經(jīng)過。
在本發(fā)明第二個(gè)實(shí)施例所涉及的輸出電路中，規(guī)定時(shí)間比高側(cè)晶體管 確實(shí)成為截止?fàn)顟B(tài)為止的時(shí)間長。
在本發(fā)明第二個(gè)實(shí)施例所涉及的輸出電路中，延遲器，不使規(guī)定時(shí)間 經(jīng)過，便將電流路徑的斷路狀態(tài)解除。
包括多個(gè)本發(fā)明第二個(gè)實(shí)施例所涉及的輸出電路的第二多輸出電路，
還包括使輸出電路的各個(gè)輸出依序輸出的移位寄存器和一個(gè)以上的延遲器，該延遲器由利用相互串聯(lián)的多個(gè)反相器構(gòu)成，且使對(duì)應(yīng)于電平位移電 路中的每一個(gè)電平位移電路的規(guī)定時(shí)間經(jīng)過。
本發(fā)明第三個(gè)實(shí)施例所涉及的輸出電路，其包括高側(cè)晶體管、低側(cè) 晶體管、保護(hù)高側(cè)晶體管的柵極電壓的柵極保護(hù)電路、經(jīng)由柵極保護(hù)電路 驅(qū)動(dòng)高側(cè)晶體管的電平位移電路以及驅(qū)動(dòng)電平位移電路與低側(cè)晶體管的預(yù) 驅(qū)動(dòng)電路，該輸出電路以高側(cè)晶體管與低側(cè)晶體管的連接點(diǎn)作輸出端。還 包括連接在電平位移電路和柵極保護(hù)電路之間的二極管。
本發(fā)明第四個(gè)實(shí)施例所涉及的輸出電路，其包括高側(cè)晶體管、并聯(lián) 在高側(cè)晶體管上的高側(cè)再生二極管、低側(cè)晶體管、并聯(lián)在低側(cè)晶體管上的
低側(cè)再生二極管、保護(hù)高側(cè)晶體管的柵極電壓的柵極保護(hù)電路、經(jīng)由柵極
體管的預(yù)驅(qū)動(dòng)電路，該輸出電路以高側(cè)晶體管與低側(cè)晶體管的連接點(diǎn)作輸 出端。還包括連接在電平位移電路和柵極保護(hù)電路之間的二極管。 一發(fā)明的效果一
根據(jù)本發(fā)明所涉及的輸出電路及多輸出電路，因?yàn)槭褂昧司哂斜艠O 氧化膜的高側(cè)晶體管，所以在采用含有齊納二極管的柵極保護(hù)電路的結(jié)構(gòu) 中，也能夠使高耐壓輸出端子完全地成為高阻抗。
附圖的筒單說明
圖1示出了本發(fā)明第一個(gè)實(shí)施例所涉及的的構(gòu)成多溝道電容負(fù)載驅(qū)動(dòng) 電路的包括高耐壓驅(qū)動(dòng)器的輸出電路的電路結(jié)構(gòu)例。
圖2是說明本發(fā)明第一個(gè)實(shí)施例所涉及的多溝道電容負(fù)載驅(qū)動(dòng)電路中 的包括高耐壓驅(qū)動(dòng)器的輸出電路的工作情況的時(shí)序圖。
圖3示出了本發(fā)明第二個(gè)實(shí)施例所涉及的的構(gòu)成多溝道電容負(fù)載驅(qū)動(dòng) 電路的包括高耐壓驅(qū)動(dòng)器的輸出電路的電路結(jié)構(gòu)例。
圖4是說明本發(fā)明第二個(gè)實(shí)施例所涉及的多溝道電容負(fù)載驅(qū)動(dòng)電路中 的包括高耐壓驅(qū)動(dòng)器的輸出電路的工作情況的時(shí)序圖。
圖5示出了本發(fā)明第三個(gè)實(shí)施例所涉及的的構(gòu)成多溝道電容負(fù)載驅(qū)動(dòng) 電路的包括高耐壓驅(qū)動(dòng)器的輸出電路的電路結(jié)構(gòu)例。
圖6是說明本發(fā)明第三個(gè)實(shí)施例所涉及的多溝道電容負(fù)載驅(qū)動(dòng)電路中的包括高耐壓驅(qū)動(dòng)器的輸出電路的工作情況的時(shí)序圖。
圖7示出了本發(fā)明第四個(gè)實(shí)施例所涉及的的構(gòu)成多溝道電容負(fù)載驅(qū)動(dòng) 電路的包括高耐壓驅(qū)動(dòng)器的輸出電路的電路結(jié)構(gòu)例。
圖8是說明本發(fā)明第四個(gè)實(shí)施例所涉及的多溝道電容負(fù)載驅(qū)動(dòng)電路中 的包括高耐壓驅(qū)動(dòng)器的輸出電路的工作情況的時(shí)序圖。
圖9示出了本發(fā)明第五個(gè)實(shí)施例所涉及的的構(gòu)成多溝道電容負(fù)載驅(qū)動(dòng)
電路的包括高耐壓驅(qū)動(dòng)器組的多輸出電路的電路塊結(jié)構(gòu)例。
圖10是說明本發(fā)明第五個(gè)實(shí)施例所涉及的多溝道電容負(fù)載驅(qū)動(dòng)電路
中的包括高耐壓驅(qū)動(dòng)器組的多輸出電路的工作情況的時(shí)序圖。
圖11示出了本發(fā)明第六個(gè)實(shí)施例所涉及的的構(gòu)成多溝道電容負(fù)載驅(qū) 動(dòng)電路的包括高耐壓驅(qū)動(dòng)器的輸出電路的電路結(jié)構(gòu)例。
圖12是說明本發(fā)明第六個(gè)實(shí)施例所涉及的多溝道電容負(fù)載驅(qū)動(dòng)電路 中的包括高耐壓驅(qū)動(dòng)器的輸出電路的工作情況的時(shí)序圖。
圖13示出了本發(fā)明第七個(gè)實(shí)施例所涉及的的構(gòu)成多溝道電容負(fù)載驅(qū) 動(dòng)電路的包括高耐壓驅(qū)動(dòng)器的輸出電路的電路結(jié)構(gòu)例。
圖14是說明本發(fā)明第七個(gè)實(shí)施例所涉及的多溝道電容負(fù)載驅(qū)動(dòng)電路 中的包括高耐壓驅(qū)動(dòng)器的輸出電路的工作情況的時(shí)序圖。
圖15示出了現(xiàn)有的多溝道電容負(fù)載驅(qū)動(dòng)電路中的包括高耐壓驅(qū)動(dòng)器 的輸出電路的電路結(jié)構(gòu)例。
圖16是說明現(xiàn)有的多溝道電容負(fù)載驅(qū)動(dòng)電路中的包括高耐壓驅(qū)動(dòng)器 的輸出電路的工作情況的時(shí)序圖。
具體實(shí)施例方式
下面，參考附圖對(duì)本發(fā)明的各個(gè)實(shí)施例進(jìn)行說明。 (第一個(gè)實(shí)施例)
圖1示出了本發(fā)明第一個(gè)實(shí)施例所涉及的的構(gòu)成多溝道電容負(fù)載驅(qū)動(dòng) 電路的包括高耐壓驅(qū)動(dòng)器的輸出電路的電路結(jié)構(gòu)例。
圖l所示的輸出電路，包括含有高耐壓輸出電路9與電平位移電路8 的高耐壓驅(qū)動(dòng)器26、預(yù)驅(qū)動(dòng)電路7、延遲器20以及HIZ固定電路21。
構(gòu)成高耐壓驅(qū)動(dòng)器26的高耐壓輸出電路9包括半橋電路34與柵極保護(hù)電路IO，該半橋電路34由高側(cè)晶體管13和低側(cè)晶體管14構(gòu)成。柵極 保護(hù)電路10，由齊納二極管11與電阻12構(gòu)成且用來保護(hù)高側(cè)晶體管13 的柵極。而且，構(gòu)成高耐壓驅(qū)動(dòng)器26的電平位移電路8由厚膜柵極P型 MOS晶體管15及16、薄膜柵極N型MOS晶體管17及18構(gòu)成且驅(qū)動(dòng) 高側(cè)晶體管13。
預(yù)驅(qū)動(dòng)電路7由反相器31與"或非"電路35構(gòu)成，預(yù)驅(qū)動(dòng)電路7根 據(jù)來自未示的低耐壓控制部的控制輸入端5的信號(hào)驅(qū)動(dòng)高耐壓驅(qū)動(dòng)器26， 同時(shí)驅(qū)動(dòng)低側(cè)晶體管14并進(jìn)行負(fù)載電容19的充放電。補(bǔ)充說明一下，高 耐壓輸出電路9的輸出端4連接在高側(cè)晶體管13與低側(cè)晶體管14的共同 連接端上?；鶞?zhǔn)電源端1是基準(zhǔn)電位端，4氐壓電源端2是5V左右的低壓 電源端，高壓電源端3是100V以上的高壓電源端。控制輸入端5及6， 輸出來自未示的低耐壓控制部的輸入信號(hào)，控制輸入端6不管控制輸入端 5的狀態(tài)如何，都經(jīng)由延遲器20、 HIZ固定電路21以及預(yù)驅(qū)動(dòng)電路7， 強(qiáng)制電平位移電路8、高側(cè)晶體管13與低側(cè)晶體管14成為高阻抗?fàn)顟B(tài)。 高側(cè)晶體管13用于輸出高電平，低側(cè)晶體管14用于輸出低電平。
延遲器20由多個(gè)反相器31構(gòu)成，HIZ固定電路21由"與"電路33 構(gòu)成。
接著，對(duì)具有以上結(jié)構(gòu)的本發(fā)明第一個(gè)實(shí)施例所涉及的多溝道電容負(fù) 載驅(qū)動(dòng)電路中的包括高耐壓驅(qū)動(dòng)器26的輸出電路的工作情況進(jìn)行說明。
圖2是說明本發(fā)明第一個(gè)實(shí)施例所涉及的多溝道電容負(fù)載驅(qū)動(dòng)電路中 的包括高耐壓驅(qū)動(dòng)器26的輸出電路的工作情況的時(shí)序圖。
圖2中示出了以下信號(hào)與波形，即，從低耐壓控制部輸入到控制輸入 端6的輸入信號(hào)HIZ,從低耐壓控制部輸入到控制輸入端5的輸入信號(hào)IN， 根據(jù)輸入信號(hào)IN及輸入信號(hào)HIZ驅(qū)動(dòng)電平位移電路8的預(yù)驅(qū)動(dòng)器7的輸 出信號(hào)IN2， HIZ固定電路21的輸出信號(hào)IN1，根據(jù)輸入信號(hào)IN及輸入 信號(hào)HIZ驅(qū)動(dòng)低側(cè)晶體管14的預(yù)驅(qū)動(dòng)電路7的輸出信號(hào)IN3，根據(jù)來自 把預(yù)驅(qū)動(dòng)電路7的輸出信號(hào)IN1'與接收來自輸入信號(hào)HIZ的輸入信號(hào)在 延遲器20延遲了的輸出信號(hào)DHIZ "與"后的HIZ固定電路21的輸出信 號(hào)IN1來驅(qū)動(dòng)高側(cè)晶體管13的電平位移電路8的輸出信號(hào)P2G及IN4 ， 接收電平位移電路8的輸出信號(hào)IN4根據(jù)柵極保護(hù)電路10決定的高側(cè)晶體管13的柵極—源極間電壓GH，以及根據(jù)預(yù)驅(qū)動(dòng)電路7的輸出信號(hào)IN3 輸出的高耐壓輸出電路9的輸出電壓波形OUT。
這里，對(duì)GND電平的信號(hào)被輸入控制輸入端6,輸入信號(hào)HIZ成為 低電平(GND)的情況進(jìn)行說明。
在該情況下，因?yàn)檠舆t器20的輸出信號(hào)DHIZ成為高電平(VDD)， 所以HIZ固定電路21能夠輸出邏輯值與輸出信號(hào)IN1'相同的輸出信號(hào) IN1。
此時(shí)，首先，因?yàn)槿鬐ND電平的信號(hào)輸入到輸入端5，輸入信號(hào)IN 成為低電平(GND)，則輸出信號(hào)IN1'成為4氐電平(GND),所以輸出 信號(hào)IN1也成為低電平(GND)。而且，輸出信號(hào)IN2成為高電平(VDD)， 輸出信號(hào)P2G成為低電平(GND)，輸出信號(hào)IN4成為高電平(VDDH)。 柵極一源極間電壓GH在齊納二極管11的作用下成為OUT+Vz (擊穿電 壓),.在高側(cè)晶體管13的閾值電壓Vth (Nl)以上。于是，高側(cè)晶體管 13導(dǎo)通。而且，因?yàn)檩敵鲂盘?hào)IN3成為低電平(GND)，使低側(cè)晶體管 14截止，所以輸出電壓波形OUT成為高電平(VDDH)。
接著，因?yàn)槿鬡DD電平的信號(hào)輸入到輸入端5，輸入信號(hào)IN成為高 電平(VDD)，則輸出信號(hào)IN1'成為高電平(VDD),所以輸出信號(hào)IN1 也成為高電平(VDD)。而且，輸出信號(hào)IN2成為低電平(GND)，輸出 信號(hào)P2G成為高電平(VDDH)，輸出信號(hào)IN4成為低電平(GND)。因 此，齊納二極管ll被正向偏壓，柵極—源極間電壓GH成為OUT—VFD (齊納正向電壓)，在高側(cè)晶體管13的閾值電壓Vth (Nl)以下。于是， 高側(cè)晶體管13截止。之后，柵極一源極間電壓GH由于電阻12而返回與 輸出端4相同的電位。而且，因?yàn)檩敵鲂盘?hào)IN3成為高電平(VDD),使 低側(cè)晶體管14導(dǎo)通，所以輸出電壓波形OUT成為低電平(GND)。
另一方面，對(duì)為了使輸出端4成為高阻抗，VDD電平的信號(hào)輸入到 控制輸入端6的情況進(jìn)行說明。
在該情況下，當(dāng)輸入信號(hào)HIZ成為高電平(VDD)時(shí)，預(yù)驅(qū)動(dòng)電路7 的輸出信號(hào)IN1'成為高電平(VDD)，延遲器20的輸出信號(hào)DHIZ,則 因?yàn)橛辛嗽撗舆t，最初，是高電平(VDD)，由于HIZ固定電路21而輸 出與輸出信號(hào)IN1'邏輯值相同的輸出信號(hào)IN1。因此，輸出信號(hào)IN1成
12為高電平(VDD)。而且，輸出信號(hào)IN2成為低電平(GND)，輸出信號(hào) P2G成為高電平(VDDH)，輸出信號(hào)IN4成為低電平(GND)。因此， 齊納二極管ll被正向偏壓，柵極—源極間電壓GH成為OUT—VFD (齊 納正向電壓)，在高側(cè)晶體管13的閾值電壓Vth (Nl)以下。于是，高側(cè) 晶體管13截止。
此時(shí)，因?yàn)楸∧艠ON型MOS晶體管18導(dǎo)通，所以負(fù)載電流從輸 出端4通過齊納二極管11流入。結(jié)果是，輸出電壓波形OUT慢慢地朝著 低電平(GND)下降。但是，因?yàn)樵谝?guī)定時(shí)間過后延遲器20的輸出成為 低電平(GND)，所以輸出信號(hào)IN1成為低電平(GND)。于是，因?yàn)楸?膜柵極N型MOS晶體管18截止，所以負(fù)載電流從輸出端4通過齊納二 極管11流入的路徑被切斷。結(jié)果是，輸出端4成為高阻抗。
這里，讓延遲器20產(chǎn)生延遲的規(guī)定時(shí)間，只要確保在高側(cè)晶體管13 確實(shí)截止、電平位移電路8的輸出信號(hào)P2G成為高電平(VDDH)、厚膜 柵極P型MOS晶體管16截止的狀態(tài)下進(jìn)行鎖存所述需要的時(shí)間即可。 通常情況下，因?yàn)樵摃r(shí)間在幾百納秒那么大就足夠了 ，薄膜柵極N型MOS 晶體管18的尺寸與讓負(fù)載電容19急速放電的低側(cè)晶體管14相比要小大 約幾十倍到一百倍以上，所以薄膜柵極N型MOS晶體管18在輸出電壓 波形OUT幾乎沒有發(fā)生變化的時(shí)間內(nèi)就成為高阻抗。 (第二個(gè)實(shí)施例)
圖3示出了本發(fā)明第二個(gè)實(shí)施例所涉及的構(gòu)成多溝道電容負(fù)載驅(qū)動(dòng) 電路的包括高耐壓驅(qū)動(dòng)器的輸出電路的電路結(jié)構(gòu)例。
圖3所示的輸出電路，包括含有高耐壓輸出電路9與電平位移電路8 的高耐壓驅(qū)動(dòng)器26、預(yù)驅(qū)動(dòng)電路7、延遲器20以及HIZ固定電路21。
構(gòu)成高耐壓驅(qū)動(dòng)器26的高耐壓輸出電路9包括半橋電路34與柵極保 護(hù)電路IO,該半橋電路34由高側(cè)晶體管13和低側(cè)晶體管14構(gòu)成。柵極 保護(hù)電路10，由齊納二極管11與電阻12構(gòu)成且用來保護(hù)高側(cè)晶體管13 的柵極。而且，構(gòu)成高耐壓驅(qū)動(dòng)器26的電平位移電路8由厚膜柵極P型 MOS晶體管15及16、薄膜柵極N型MOS晶體管17及18構(gòu)成且驅(qū)動(dòng) 高側(cè)晶體管13。
預(yù)驅(qū)動(dòng)電路7由反相器31與"或非"電路35構(gòu)成，預(yù)驅(qū)動(dòng)電路7根據(jù)來自未示的低耐壓控制部的控制輸入端5的信號(hào)驅(qū)動(dòng)高耐壓驅(qū)動(dòng)器26，
同時(shí)驅(qū)動(dòng)低側(cè)晶體管14并進(jìn)行負(fù)載電容19的充放電。補(bǔ)充說明一下，高 耐壓輸出電路9的輸出端4連接在高側(cè)晶體管13與低側(cè)晶體管14的共同 連接端上?；鶞?zhǔn)電源端1是基準(zhǔn)電位端，低壓電源端2是5V左右的低壓 電源端，高壓電源端3是100V以上的高壓電源端?？刂戚斎攵?及6， 輸出來自未示的低耐壓控制部的輸入信號(hào)，控制輸入端6不管控制輸入端 5的狀態(tài)如何，都經(jīng)由延遲器20、 HIZ固定電路21以及預(yù)驅(qū)動(dòng)電路7， 強(qiáng)制電平位移電路8、高側(cè)晶體管13與低側(cè)晶體管14成為高阻抗?fàn)顟B(tài)。 高側(cè)晶體管13用于輸出高電平，低側(cè)晶體管14用于輸出低電平。
延遲器20由多個(gè)反相器31與"與非"電路32構(gòu)成，通過使用"與 非"電路32,做到在從強(qiáng)制地進(jìn)行的高阻抗?fàn)顟B(tài)復(fù)原之際使延遲器20 不產(chǎn)生延遲。HIZ固定電路21由"與"電路33構(gòu)成。
接著，對(duì)具有以上結(jié)構(gòu)的本發(fā)明第二個(gè)實(shí)施例所涉及的多溝道電容負(fù) 載驅(qū)動(dòng)電路中的包括高耐壓驅(qū)動(dòng)器26的輸出電路的工作情況進(jìn)行說明。
圖4是說明本發(fā)明第二個(gè)實(shí)施例所涉及的多溝道電容負(fù)載驅(qū)動(dòng)電路中 的包括高耐壓驅(qū)動(dòng)器26的輸出電路的工作情況的時(shí)序圖。
圖4中示出了以下信號(hào)與波形，即，從低耐壓控制部輸入到控制輸入 端6的輸入信號(hào)HIZ,從低耐壓控制部輸入到控制輸入端5的輸入信號(hào)IN， 根據(jù)輸入信號(hào)IN及輸入信號(hào)HIZ驅(qū)動(dòng)電平位移電路8的預(yù)驅(qū)動(dòng)器7的輸 出信號(hào)IN2， HIZ固定電路21的輸出信號(hào)IN1，根據(jù)輸入信號(hào)IN及輸入 信號(hào)HIZ驅(qū)動(dòng)低側(cè)晶體管14的預(yù)驅(qū)動(dòng)電路7的輸出信號(hào)IN3，根據(jù)來自 把預(yù)驅(qū)動(dòng)電路7的輸出信號(hào)IN1'與接收來自輸入信號(hào)HIZ的輸入信號(hào)中 僅僅在高電平輸入時(shí)才在延遲器20延遲的輸出信號(hào)DHIZ "與"后的HIZ 固定電路21的輸出信號(hào)IN1來驅(qū)動(dòng)高側(cè)晶體管13的電平位移電路8的 輸出信號(hào)P2G及IN4,接收電平位移電路8的輸出信號(hào)IN4根據(jù)柵極保 護(hù)電路10決定的高側(cè)晶體管13的柵極一源極間電壓GH,以及根據(jù)預(yù)驅(qū) 動(dòng)電路7的輸出信號(hào)IN3輸出的高耐壓輸出電路9的輸出電壓波形OUT。
這里，對(duì)GND電平的信號(hào)被輸入控制輸入端6,輸入信號(hào)HIZ成為 低電平(GND)的情況進(jìn)行說明。
在該情況下，因?yàn)檠舆t器20的輸出信號(hào)DHIZ不受延遲器20的影響馬上成為高電平(VDD)，所以HIZ固定電路21能夠輸出邏輯值與輸出 信號(hào)IN1'相同的輸出信號(hào)IN1。
此時(shí)，首先，因?yàn)槿鬐ND電平的信號(hào)輸入到輸入端5，輸入信號(hào)IN 成為低電平(GND),則輸出信號(hào)IN1'成為低電平(GND)，所以輸出 信號(hào)IN1也成為低電平(GND)。而且，輸出信號(hào)IN2成為高電平(VDD)， 輸出信號(hào)P2G成為低電平(GND)，輸出信號(hào)IN4成為高電平(VDDH)。 柵極一源極間電壓GH在齊納二極管11的作用下成為OUT+Vz (擊穿電 壓)，在高側(cè)晶體管13的閾值電壓Vth (Nl)以上。于是高側(cè)晶體管13 導(dǎo)通。而且，因?yàn)檩敵鲂盘?hào)IN3成為低電平(GND)，使低側(cè)晶體管14 截止，所以輸出電壓波形OUT成為高電平(VDDH)。
接著，因?yàn)槿鬡DD電平的信號(hào)輸入到輸入端5，輸入信號(hào)IN成為高 電平(VDD),則輸出信號(hào)IN1'成為高電平(VDD)，所以輸出信號(hào)IN1 也成為高電平(VDD)。而且，輸出信號(hào)IN2成為低電平(GND)，輸出 信號(hào)P2G成為高電平(VDDH)，輸出信號(hào)IN4成為低電平(GND)。因 此，齊納二極管11被正向偏壓，柵極—源極間電壓GH成為OUT—VFD (齊納正向電壓)，在高側(cè)晶體管13的閾值電壓Vth (Nl)以下。于是， 高側(cè)晶體管13截止。之后，柵極一源極間電壓GH由于電阻12而返回到 與輸出端4相同的電位。而且，因?yàn)檩敵鲂盘?hào)IN3成為高電平(VDD)， 使低側(cè)晶體管14導(dǎo)通，所以輸出電壓波形OUT成為低電平(GND)。
另一方面，對(duì)為了使輸出端4成為高阻抗，VDD電平的信號(hào)輸入到 控制輸入端6的情況進(jìn)行說明。
在該情況下，當(dāng)輸入信號(hào)HIZ成為高電平(VDD)時(shí)，預(yù)驅(qū)動(dòng)電路7 的輸出信號(hào)IN1'成為高電平(VDD)，延遲器20的輸出信號(hào)DHIZ,因 為有了該延遲，最初，是高電平(VDD)，由于HIZ固定電路21而輸出 與輸出信號(hào)IN1'邏輯值相同的輸出信號(hào)IN1。因此，輸出信號(hào)IN1成為 高電平(VDD)。而且，輸出信號(hào)IN2成為低電平(GND)，輸出信號(hào)P2G 成為高電平(VDDH),輸出信號(hào)IN4成為低電平(GND)。因此，齊納 二極管11被正向偏壓，柵極一源極間電壓GH成為OUT — VFD (齊納正 向電壓)，在高側(cè)晶體管13的閾值電壓Vth (Nl)以下。于是，高側(cè)晶體 管13截止。此時(shí)，因?yàn)楸∧艠ON型MOS晶體管18導(dǎo)通，所以負(fù)載電流從輸 出端4通過齊納二極管11流入。結(jié)果是，輸出電壓波形OUT慢慢地朝著 低電平(GND)下降。但是，因?yàn)樵谝?guī)定時(shí)間過后延遲器20的輸出成為 低電平(GND),所以輸出信號(hào)IN1成為低電平(GND)。于是，因?yàn)楸?膜柵極N型MOS晶體管18截止，所以負(fù)載電流從輸出端4通過齊納二 極管11流入的路徑被切斷。結(jié)果是，輸出端4成為高阻抗。
這里，讓延遲器20產(chǎn)生延遲的規(guī)定時(shí)間，只要確保在高側(cè)晶體管13 確實(shí)截止、電平位移電路8的輸出信號(hào)P2G成為高電平(VDDH)、厚膜 柵極P型MOS晶體管16截止的狀態(tài)下進(jìn)行鎖存所述需要的時(shí)間即可。 通常情況下，因?yàn)樵摃r(shí)間在幾百納秒那么大就足夠了 ，而且，薄膜柵極N 型MOS晶體管18的尺寸與讓負(fù)載電容19急速放電的低側(cè)晶體管14相 比要小大約幾十倍到一百倍以上，所以薄膜柵極N型MOS晶體管18在 輸出電壓波形OUT幾乎沒有發(fā)生變化的時(shí)間內(nèi)就成為高阻抗。再就是， 在輸入信號(hào)HIZ高電平向低電平遷移時(shí)，因?yàn)闉榱瞬辉诜聪嗥?1產(chǎn)生延 遲而使用了 "與非"電路32，所以能夠從高阻抗馬上復(fù)原。 (第三個(gè)實(shí)施例)
圖5示出了本發(fā)明第三個(gè)實(shí)施例所涉及的的構(gòu)成多溝道電容負(fù)載驅(qū)動(dòng) 電路的包括高耐壓驅(qū)動(dòng)器的輸出電路的電路結(jié)構(gòu)例。
圖5所示的輸出電路，包括含有高耐壓輸出電路9與電平位移電路8 的高耐壓驅(qū)動(dòng)器26、預(yù)驅(qū)動(dòng)電路7、延遲器20以及HIZ固定電路21。
構(gòu)成高耐壓驅(qū)動(dòng)器26的高耐壓輸出電路9包括半橋電路34與柵極保 護(hù)電路IO，該半橋電路34由高側(cè)晶體管22、并聯(lián)在該高側(cè)晶體管22上 的高側(cè)再生二極管24、低側(cè)晶體管23以及并聯(lián)在該低側(cè)晶體管23上的 低側(cè)再生二極管25構(gòu)成。柵極保護(hù)電路IO，由齊納二極管11與電阻12 構(gòu)成且用來保護(hù)高側(cè)晶體管22的柵極。而且，構(gòu)成高耐壓驅(qū)動(dòng)器26的電 平位移電路8由厚膜柵極P型MOS晶體管15及16、薄膜柵極N型MOS 晶體管17及18構(gòu)成且驅(qū)動(dòng)高側(cè)晶體管22。
預(yù)驅(qū)動(dòng)電路7由反相器31與"或非"電路35構(gòu)成，預(yù)驅(qū)動(dòng)電路7根 據(jù)來自未示的低耐壓控制部的控制輸入端5的信號(hào)驅(qū)動(dòng)高耐壓驅(qū)動(dòng)器26， 同時(shí)驅(qū)動(dòng)低側(cè)晶體管23并進(jìn)行負(fù)載電容19的充放電。補(bǔ)充說明一下，高耐壓輸出電路9的輸出端4連接在高側(cè)晶體管22與低側(cè)晶體管23的共同 連接端上?；鶞?zhǔn)電源端1是基準(zhǔn)電位端，低壓電源端2是5V左右的低壓 電源端，高壓電源端3是IOOV以上的高壓電源端?？刂戚斎攵?及6， 輸出來自未示的低耐壓控制部的輸入信號(hào)，控制輸入端6不管控制輸入端 5的狀態(tài)如何，都經(jīng)由延遲器20、 HIZ固定電路21以及預(yù)驅(qū)動(dòng)電路7， 強(qiáng)制電平位移電路8、高側(cè)晶體管22與低側(cè)晶體管23成為高阻抗?fàn)顟B(tài)。 高側(cè)晶體管22用于輸出高電平，低側(cè)晶體管23用于輸出低電平。
延遲器20由多個(gè)反相器31構(gòu)成，HIZ固定電路21由"與"電路33 構(gòu)成。
接著，對(duì)具有以上結(jié)構(gòu)的本發(fā)明第三個(gè)實(shí)施例所涉及的多溝道電容負(fù) 載驅(qū)動(dòng)電路中的包括高耐壓驅(qū)動(dòng)器26的輸出電路的工作情況進(jìn)行說明。
圖6是說明本發(fā)明第三個(gè)實(shí)施例所涉及的多溝道電容負(fù)載驅(qū)動(dòng)電路中 的包括高耐壓驅(qū)動(dòng)器26的輸出電路的工作情況的時(shí)序圖。
圖6中示出了以下信號(hào)與波形，即，從低耐壓控制部輸入到控制輸入 端6的輸入信號(hào)HIZ ，從低耐壓控制部輸入到控制輸入端5的輸入信號(hào)IN ， 根據(jù)輸入信號(hào)IN及輸入信號(hào)HIZ驅(qū)動(dòng)電平位移電路8的預(yù)驅(qū)動(dòng)器7的輸 出信號(hào)IN2， HIZ固定電路21的輸出信號(hào)INl,根據(jù)輸入信號(hào)IN及輸入 信號(hào)HIZ驅(qū)動(dòng)低側(cè)晶體管23的預(yù)驅(qū)動(dòng)電路7的輸出信號(hào)IN3，根據(jù)來自 把預(yù)驅(qū)動(dòng)電路7的輸出信號(hào)IN1'與接收來自輸入信號(hào)HIZ的輸入信號(hào)在 延遲器20延遲了的輸出信號(hào)DHIZ "與"后的HIZ固定電路21的輸出信 號(hào)IN1來驅(qū)動(dòng)高側(cè)晶體管22的電平位移電路8的輸出信號(hào)P2G及IN4, 接收電平位移電路8的輸出信號(hào)IN4根據(jù)柵極保護(hù)電路10決定的高側(cè)晶 體管22的柵極一源極間電壓GH,以及根據(jù)預(yù)驅(qū)動(dòng)電路7的輸出信號(hào)IN3 輸出的高耐壓輸出電路9的輸出電壓波形OUT。
這里，對(duì)GND電平的信號(hào)被輸入控制輸入端6，輸入信號(hào)HIZ成為 低電平(GND)的情況進(jìn)行說明。
在該情況下，因?yàn)檠舆t器20的輸出信號(hào)DHIZ成為高電平(VDD)， 所以HIZ固定電路21能夠輸出邏輯值與輸出信號(hào)IN1'相同的輸出信號(hào) IN1。
此時(shí)，首先，因?yàn)槿鬐ND電平的信號(hào)輸入到輸入端5，輸入信號(hào)IN成為低電平(GND)，則輸出信號(hào)IN1'成為低電平(GND),所以輸出 信號(hào)IN1也成為低電平(GND)。而且，輸出信號(hào)IN2成為高電平(VDD)， 輸出信號(hào)P2G成為低電平(GND)，輸出信號(hào)IN4成為高電平(VDDH)。 柵極—源極間電壓GH在齊納二極管11的作用下成為OUT+Vz (擊穿電 壓)，在高側(cè)晶體管22的閾值電壓Vth (Tl)以上。于是，高側(cè)晶體管 22導(dǎo)通。而且，因?yàn)檩敵鲂盘?hào)IN3成為低電平(GND)，使低側(cè)晶體管 23截止，所以輸出電壓波形OUT成為高電平(VDDH)。
接著，因?yàn)槿鬡DD電平的信號(hào)輸入到輸入端5,輸入信號(hào)IN成為高 電平(VDD),則輸出信號(hào)IN1，成為高電平(VDD)，所以輸出信號(hào)IN1 也成為高電平(VDD)。而且，輸出信號(hào)IN2成為低電平(GND)，輸出 信號(hào)P2G成為高電平(VDDH)，輸出信號(hào)IN4成為低電平(GND)。因 此，齊納二極管ll被正向偏壓，柵極一源極間電壓GH成為OUT—VFD (齊納正向電壓)，在高側(cè)晶體管22的閾值電壓Vth (Tl)以下。于是， 高側(cè)晶體管22截止。之后，柵極—源極間電壓GH由于電阻12而返回與 輸出端4相同的電位。而且，因?yàn)檩敵鲂盘?hào)IN3成為高電平(VDD),使 低側(cè)晶體管23導(dǎo)通，所以輸出電壓波形OUT成為低電平(GND)。
另一方面> 對(duì)為了使輸出端4成為高阻抗，VDD電平的信號(hào)輸入到 控制輸入端6的情況進(jìn)行說明。
在該情況下，當(dāng)輸入信號(hào)HIZ成為高電平(VDD)時(shí)，預(yù)驅(qū)動(dòng)電路7 的輸出信號(hào)IN1'成為高電平(VDD)，延遲器20的輸出信號(hào)DHIZ，則 因?yàn)橛辛嗽撗舆t，最初，是高電平(VDD)，由于HIZ固定電路21而輸 出與輸出信號(hào)IN1'邏輯值相同的輸出信號(hào)IN1。因此，輸出信號(hào)IN1成 為高電平(VDD)。而且，輸出信號(hào)IN2成為低電平(GND),輸出信號(hào) P2G成為高電平(VDDH),輸出信號(hào)IN4成為低電平(GND)。因此， 齊納二極管11被正向偏壓，柵極一源極間電壓GH成為OUT—VFD (齊 納正向電壓)，在高側(cè)晶體管22的閾值電壓Vth (Tl)以下。于是，高側(cè) 晶體管22截止。
此時(shí)，因?yàn)楸∧艠ON型MOS晶體管18導(dǎo)通，所以負(fù)載電流從輸 出端4通過齊納二極管11流入。結(jié)果是，輸出電壓波形OUT慢慢地朝著 低電平(GND)下降。但是，因?yàn)樵谝?guī)定時(shí)間過后延遲器20的輸出成為低電平(GND)，所以輸出信號(hào)IN1成為低電平(GND)。于是，因?yàn)楸?膜柵極N型MOS晶體管18截止，所以負(fù)載電流從輸出端4通過齊納二 極管11流入的路徑被切斷。結(jié)果是，輸出端4成為高阻抗。
這里，讓延遲器20產(chǎn)生延遲的規(guī)定時(shí)間，只要確保在高側(cè)晶體管22 確實(shí)截止、電平位移電路8的輸出信號(hào)P2G成為高電平(VDDH)、厚膜 柵極P型MOS晶體管16截止的狀態(tài)下進(jìn)行鎖存所述需要的時(shí)間即可。 通常情況下，因?yàn)樵摃r(shí)間在幾百納秒那么大就足夠了 ，薄膜柵極N型MOS 晶體管18的尺寸與讓負(fù)載電容19急速放電的低側(cè)晶體管23相比要小大 約幾十倍到一百倍以上，所以薄膜柵極N型MOS晶體管18在輸出電壓 波形OUT幾乎沒有發(fā)生變化的時(shí)間內(nèi)就成為高阻抗。 (第四個(gè)實(shí)施例)
圖7示出了本發(fā)明第四個(gè)實(shí)施例所涉及的的構(gòu)成多溝道電容負(fù)載驅(qū)動(dòng) 電路的包括高耐壓驅(qū)動(dòng)器的輸出電路的電路結(jié)構(gòu)例。
圖7所示的輸出電路，包括含有高耐壓輸出電路9與電平位移電路8 的高耐壓驅(qū)動(dòng)器26、預(yù)驅(qū)動(dòng)電路7、延遲器20以及HIZ固定電路21。
構(gòu)成高耐壓驅(qū)動(dòng)器26的高耐壓輸出電路9包括半橋電路34與柵極保 護(hù)電路IO，該半橋電路34由高側(cè)晶體管22、并聯(lián)在該高側(cè)晶體管22上 的高側(cè)再生二極管24、低側(cè)晶體管23以及并聯(lián)在該低側(cè)晶體管23上的 低側(cè)再生二極管25構(gòu)成。柵極保護(hù)電路IO，由齊納二極管11與電阻12 構(gòu)成且用來保護(hù)高側(cè)晶體管22的柵極。而且，構(gòu)成高耐壓驅(qū)動(dòng)器26的電 平位移電路8由厚膜柵極P型MOS晶體管15及16、薄膜柵極N型MOS 晶體管17及18構(gòu)成且驅(qū)動(dòng)高側(cè)晶體管22。
預(yù)驅(qū)動(dòng)電路7由反相器31與"或非"電路35構(gòu)成，預(yù)驅(qū)動(dòng)電路7根 據(jù)來自未示的低耐壓控制部的控制輸入端5的信號(hào)驅(qū)動(dòng)高耐壓驅(qū)動(dòng)器26， 同時(shí)驅(qū)動(dòng)低側(cè)晶體管23并進(jìn)行負(fù)載電容19的充放電。補(bǔ)充說明一下，高 耐壓輸出電路9的輸出端4連接在高側(cè)晶體管22與低側(cè)晶體管23的共同 連接端上?；鶞?zhǔn)電源端1是基準(zhǔn)電位端，低壓電源端2是5V左右的低壓 電源端，高壓電源端3是100V以上的高壓電源端?？刂戚斎攵?及6， 輸出來自未示的低耐壓控制部的輸入信號(hào)，控制輸入端6不管控制輸入端 5的狀態(tài)如何，都經(jīng)由延遲器20、 HIZ固定電路21以及預(yù)驅(qū)動(dòng)電路7，強(qiáng)制電平位移電路8、高側(cè)晶體管22與低側(cè)晶體管23成為高阻抗?fàn)顟B(tài)。 高側(cè)晶體管22用于輸出高電平，低側(cè)晶體管23用于輸出低電平。
延遲器20由多個(gè)反相器31與"與非"電路32構(gòu)成，通過使用"與 非"電路32,做到在從強(qiáng)制地進(jìn)行的高阻抗?fàn)顟B(tài)復(fù)原之際使延遲器20 不產(chǎn)生延遲。HIZ固定電路21由"與"電路33構(gòu)成。
接著，對(duì)具有以上結(jié)構(gòu)的本發(fā)明第四個(gè)實(shí)施例所涉及的多溝道電容負(fù)
載驅(qū)動(dòng)電路中的包括高耐壓驅(qū)動(dòng)器26的輸出電路的工作情況進(jìn)行說明。
圖8是說明本發(fā)明第四個(gè)實(shí)施例所涉及的多溝道電容負(fù)載驅(qū)動(dòng)電路中 的包括高耐壓驅(qū)動(dòng)器26的輸出電路的工作情況的時(shí)序圖。
圖8中示出了以下信號(hào)與波形，即，從低耐壓控制部輸入到控制輸入 端6的輸入信號(hào)HIZ,從低耐壓控制部輸入到控制輸入端5的輸入信號(hào)IN， 根據(jù)輸入信號(hào)IN及輸入信號(hào)HIZ驅(qū)動(dòng)電平位移電路8的預(yù)驅(qū)動(dòng)器7的輸 出信號(hào)IN2， HIZ固定電路21的輸出信號(hào)IN1，根據(jù)輸入信號(hào)IN及輸入 信號(hào)HIZ驅(qū)動(dòng)低側(cè)晶體管23的預(yù)驅(qū)動(dòng)電路7的輸出信號(hào)IN3，根據(jù)來自 把預(yù)驅(qū)動(dòng)電路7的輸出信號(hào)IN1'與接收來自輸入信號(hào)HIZ的輸入信號(hào)中 僅僅在高電平輸入時(shí)才在延遲器20延遲的輸出信號(hào)DHIZ "與"后的HIZ 固定電路21的輸出信號(hào)IN1來驅(qū)動(dòng)高側(cè)晶體管22的電平位移電路8的 輸出信號(hào)P2G及IN4，接收電平位移電路8的輸出信號(hào)IN4根據(jù)柵極保 護(hù)電路10決定的高側(cè)晶體管22的柵極一源極間電壓GH,以及根據(jù)預(yù)驅(qū) 動(dòng)電路7的輸出信號(hào)IN3輸出的高耐壓輸出電路9的輸出電壓波形OUT。
這里，對(duì)GND電平的信號(hào)被輸入控制輸入端6，輸入信號(hào)HIZ成為 低電平(GND)的情況進(jìn)行說明。
在該情況下，因?yàn)檠舆t器20的輸出信號(hào)DHIZ不受延遲器20的影響 馬上成為高電平(VDD),所以HIZ固定電路21能夠輸出邏輯值與輸出 信號(hào)IN1'相同的輸出信號(hào)IN1。
此時(shí)，首先，因?yàn)槿鬐ND電平的信號(hào)輸入到輸入端5，輸入信號(hào)IN 成為低電平(GND),則輸出信號(hào)IN1'成為低電平(GND),所以輸出 信號(hào)IN1也成為低電平(GND)。而且，輸出信號(hào)IN2成為高電平(VDD), 輸出信號(hào)P2G成為低電平(GND)，輸出信號(hào)IN4成為高電平(VDDH)。 柵極一源極間電壓GH在齊納二極管11的作用下成為OUT+Vz (擊穿電
20壓)，在高側(cè)晶體管22的閾值電壓Vth (Tl)以上。于是高側(cè)晶體管22 導(dǎo)通。而且，因?yàn)檩敵鲂盘?hào)IN3成為低電平(GND)，使低側(cè)晶體管23 截止，所以輸出電壓波形OUT成為高電平(VDDH)。
接著，因?yàn)槿鬡DD電平的信號(hào)輸入到輸入端5，輸入信號(hào)IN成為高 電平(VDD)，則輸出信號(hào)IN1'成為高電平(VDD)，所以輸出信號(hào)IN1 也成為高電平(VDD)。而且，輸出信號(hào)IN2成為低電平(GND)，輸出 信號(hào)P2G成為高電平(VDDH)，輸出信號(hào)IN4成為低電平(GND)。因 此，齊納二極管ll被正向偏壓，柵極—源極間電壓GH成為OUT — VFD (齊納正向電壓)，在高側(cè)晶體管22的閾值電壓Vth (Tl)以下。于是， 高側(cè)晶體管22截止。之后，柵極—源極間電壓GH由于電阻12而返回到 與輸出端4相同的電位。而且，因?yàn)檩敵鲂盘?hào)IN3成為高電平(VDD)， 使低側(cè)晶體管23導(dǎo)通，所以輸出電壓波形OUT成為低電平(GND)。
另一方面，對(duì)為了使輸出端4成為高阻抗，VDD電平的信號(hào)輸入到 控制輸入端6的情況進(jìn)行說明。
在該情況下，當(dāng)輸入信號(hào)HIZ成為高電平(VDD)時(shí)，預(yù)驅(qū)動(dòng)電路7 的輸出信號(hào)IN1'成為高電平(VDD)，延遲器20的輸出信號(hào)DHIZ，因 為有了該延遲，最初，是高電平(VDD)，由于HIZ固定電路21而輸出 與輸出信號(hào)IN1'邏輯值相同的輸出信號(hào)IN1。因此，輸出信號(hào)IN1成為 高電平(VDD)。而且，輸出信號(hào)IN2成為低電平(GND)，輸出信號(hào)P2G 成為高電平(VDDH)，輸出信號(hào)IN4成為低電平(GND)。因此，齊納 二極管11被正向偏壓，柵極—源極間電壓GH成為OUT —VFD (齊納正 向電壓)，在高側(cè)晶體管22的閾值電壓Vth (Tl)以下。于是，高側(cè)晶體 管22截止。
此時(shí)，因?yàn)楸∧艠ON型MOS晶體管18導(dǎo)通，所以負(fù)載電流從輸 出端4通過齊納二極管11流入。結(jié)果是，輸出電壓波形OUT慢慢地朝著 低電平(GND)下降。但是，因?yàn)樵谝?guī)定時(shí)間過后延遲器20的輸出成為 低電平(GND),所以輸出信號(hào)IN1成為低電平(GND)。于是，因?yàn)楸?膜柵極N型MOS晶體管18截止，所以負(fù)載電流從輸出端4通過齊納二 極管11流入的路徑被切斷。結(jié)果是，輸出端4成為高阻抗。
這里，讓延遲器20產(chǎn)生延遲的規(guī)定時(shí)間，只要確保在高側(cè)晶體管22確實(shí)截止、電平位移電路8的輸出信號(hào)P2G成為高電平(VDDH)、厚膜 柵極P型MOS晶體管16截止的狀態(tài)下進(jìn)行鎖存所述需要的時(shí)間即可。 通常情況下，因?yàn)樵摃r(shí)間在幾百納秒那么大就足夠了，而且，薄膜柵極N 型MOS晶體管18的尺寸與讓負(fù)載電容19急速放電的低側(cè)晶體管23相 比要小幾十倍到一百倍以上，所以薄膜柵極N型MOS晶體管18在輸出 電壓波形OUT幾乎沒有發(fā)生變化的時(shí)間內(nèi)就成為高阻抗。再就是，在輸 入信號(hào)HIZ高電平向低電平遷移時(shí)，因?yàn)闉榱瞬辉诜聪嗥?1產(chǎn)生延遲而 使用了 "與非"電路32,所以能夠從高阻抗馬上復(fù)原。 (第五個(gè)實(shí)施例)
圖9示出了本發(fā)明第五個(gè)實(shí)施例所涉及的的多溝道電容負(fù)載驅(qū)動(dòng)電路 的電路結(jié)構(gòu)例。圖9所示的多溝道電容負(fù)載驅(qū)動(dòng)電路的特征是，是具有多 個(gè)上述圖1到圖8所示的輸出電路的情況下的電路結(jié)構(gòu)。具體而言，特征 是，包括多個(gè)高耐壓驅(qū)動(dòng)器(以下稱其為高耐壓驅(qū)動(dòng)器組)、多個(gè)預(yù)驅(qū)動(dòng) 電路(以下稱其為預(yù)驅(qū)動(dòng)電路組)以及多個(gè)HIZ固定電路(以下稱其為 HIZ固定電路組)，但僅包括一個(gè)延遲器20。而且還包括連接在DATA 輸入端27和CLK輸入端28上且用以讓輸出電路的各個(gè)輸出依次輸出的 移位寄存器29。
如圖9所示，高耐壓驅(qū)動(dòng)器組26 —1到26 — N，由高耐壓輸出電路組 9一1到9一N和將高耐壓輸出電路組9一1到9一N分別預(yù)驅(qū)動(dòng)的電平位 移電路組8—1到8 —N構(gòu)成。預(yù)驅(qū)動(dòng)電路組7—1到7 — N，各自根據(jù)來 自移位寄存器29的控制信號(hào)INA—INN和來自控制信號(hào)輸入端6的控制 信號(hào)驅(qū)動(dòng)高耐壓驅(qū)動(dòng)器組26—1到26 — N，且進(jìn)行負(fù)載電容組19一1到 19一N的充放電。這里，控制信號(hào)輸入端6不管來自移位寄存器29的控 制信號(hào)INA—INN的狀態(tài)如何，都通過延遲器20、 HIZ固定電路組21 — 1至'J 21 — N以及預(yù)驅(qū)動(dòng)電路組7 — 1至'J 7 —N強(qiáng)制地使電平位移電路組8 一l到8 — N和高耐壓輸出電路組9一1到9一N成為高阻抗?fàn)顟B(tài)。補(bǔ)充說 明一下，輸出端組4一1到4一N連接在高耐壓輸出電路組9一1到9一N 上。
圖10是說明本發(fā)明第五個(gè)實(shí)施例所涉及的多溝道電容負(fù)載驅(qū)動(dòng)電路 中的包括高耐壓驅(qū)動(dòng)器組的多輸出電路的工作情況的時(shí)序圖。圖10中示出了以下信號(hào)和波形，即，從低耐壓控制部輸入到控制輸
入端6的輸入信號(hào)HIZ，輸入到CLK輸入端28的時(shí)鐘信號(hào)CLK，輸入 到DATA輸入端27的移位寄存器29的數(shù)據(jù)信號(hào)DATA，來自移位寄存器 29的控制信號(hào)INA，讓來自輸入信號(hào)HIZ的輸入信號(hào)在延遲器20延遲的 輸出信號(hào)DHIZ、高耐壓驅(qū)動(dòng)器組26 — 1到26 — N的各個(gè)輸出電壓波形 OUTA到OUTN。
這里，對(duì)GND電平的信號(hào)被輸入控制輸入端6，輸入信號(hào)HIZ成為 低電平(GND)的情況進(jìn)行說明。
在該情況下，因?yàn)檠舆t器20的輸出信號(hào)DHIZ成為高電平(VDD)， 所以HIZ固定電路組21 — 1到21 —N能夠輸出邏輯值與預(yù)驅(qū)動(dòng)電路組7 —1到7 — N的輸出信號(hào)IN1A'到IN1N'相同的輸出信號(hào)IN1A到IN1N。
首先，在DATA信號(hào)作為高電平(VDD)輸入移位寄存器29， CLK 信號(hào)從低電平(GND)朝著高電平(VDD)遷移的情況下，輸入信號(hào)INA 成為高電平(VDD)，輸出電壓OUTA成為低電平(GND)。在DATA信 號(hào)作為低電平(GND)輸入移位寄存器29， CLK信號(hào)從低電平(GND) 朝著高電平(VDD)遷移的情況下，輸入信號(hào)INA成為低電平(GND)， 輸出電壓波形OUTA成為高電平(VDDH)，同時(shí)，輸入信號(hào)INB成為高 電平(VDD),輸出電壓波形OUTB成為低電平(GND)。
之后，到INN為止輸出電壓波形OUT與CLK信號(hào)同步依序變化。
另一方面，對(duì)為了使輸出端組4—1到4 —N成為高阻抗，VDD電平 的信號(hào)輸入到控制輸入端6的情況進(jìn)行說明。
在該情況下，當(dāng)輸入信號(hào)HIZ成為高電平(VDD)時(shí)，預(yù)驅(qū)動(dòng)電路 組7—1到7 — N的輸出信號(hào)IN1A'到IN1N'成為高電平(VDD)，同 時(shí)，延遲器20的輸出信號(hào)DHIZ，因?yàn)橛辛嗽撗舆t，最初，是高電平(VDD), 由于HIZ固定電路組21 — 1到21 —N而輸出邏輯值與輸出信號(hào)IN1A' 到IN1N'相同的輸出信號(hào)IN1A到IN1N。因此，輸出信號(hào)IN1A到IN1N 成為高電平(VDD)。而且，輸出信號(hào)IN2A到IN2N成為低電平(GND), 輸出信號(hào)組IN4A到IN4N成為低電平(GND)，高耐壓輸出電路組9一1 到9一N要成為低電平(GND)，但因?yàn)橛裳舆t器20延遲了幾百納秒級(jí)別 的規(guī)定時(shí)間后，使電平位移電路組8—1到8 — N成為高阻抗，所以輸出端組4—1到4 —N成為高阻抗。
(第六個(gè)實(shí)施例)
圖11示出了本發(fā)明第六個(gè)實(shí)施例所涉及的的構(gòu)成多溝道電容負(fù)載驅(qū) 動(dòng)電路的包括高耐壓驅(qū)動(dòng)器的輸出電路的電路結(jié)構(gòu)例。
圖11中所示的輸出電路，包括含有高耐壓輸出電路9與電平位移電 路8的高耐壓驅(qū)動(dòng)器26、預(yù)驅(qū)動(dòng)電路7，而且，在高耐壓輸出電路9與電 平位移電路8之間還包括高耐壓二極管30。有了該高耐壓二極管30以后， 當(dāng)從電平位移電路8來了使高側(cè)晶體管13導(dǎo)通的信號(hào)的時(shí)候使電流通過， 當(dāng)從電平位移電路8來了使高側(cè)晶體管13截止的信號(hào)的時(shí)候?qū)㈦娏髑袛唷?br> 構(gòu)成耐壓驅(qū)動(dòng)器26的高耐壓輸出電路9包括半橋電路34與柵極保護(hù) 電路IO,該半橋電路34由高側(cè)晶體管13和低側(cè)晶體管14構(gòu)成。柵極保 護(hù)電路10,由齊納二極管11與電阻12構(gòu)成且用來保護(hù)高側(cè)晶體管13的 柵極。而且，構(gòu)成高耐壓驅(qū)動(dòng)器26的電平位移電路8由厚膜柵極P型 MOS晶體管15及16、薄膜柵極N型MOS晶體管17及18構(gòu)成且驅(qū)動(dòng) 高側(cè)晶體管13。
預(yù)驅(qū)動(dòng)電路7由反相器31與"或非"電路35構(gòu)成，預(yù)驅(qū)動(dòng)電路7根 據(jù)來自未示的低耐壓控制部的控制輸入端5的信號(hào)驅(qū)動(dòng)高耐壓驅(qū)動(dòng)器26， 同時(shí)驅(qū)動(dòng)低側(cè)晶體管14并進(jìn)行負(fù)載電容19的充放電。補(bǔ)充說明一下，高 耐壓輸出電路9的輸出端4連接在高側(cè)晶體管13與低側(cè)晶體管14的共同 連接端上?；鶞?zhǔn)電源端1是基準(zhǔn)電位端，低壓電源端2是5V左右的低壓 電源端，高壓電源端3是100V以上的高壓電源端。控制輸入端5及6， 輸出來自未示的低耐壓控制部的輸入信號(hào)，控制輸入端6不管控制輸入端 5的狀態(tài)如何，都經(jīng)由預(yù)驅(qū)動(dòng)電路7，強(qiáng)制電平位移電路8、高側(cè)晶體管 13與低側(cè)晶體管14成為高阻抗?fàn)顟B(tài)。高側(cè)晶體管13用于輸出高電平， 低側(cè)晶體管14用于輸出低電平。
接著，對(duì)具有以上結(jié)構(gòu)的本發(fā)明第六個(gè)實(shí)施例所涉及的多溝道電容負(fù) 載驅(qū)動(dòng)電路中的包括高耐壓驅(qū)動(dòng)器26的輸出電路的工作情況進(jìn)行說明。
圖12是說明本發(fā)明第一個(gè)實(shí)施例所涉及的多溝道電容負(fù)載驅(qū)動(dòng)電路 中的包括高耐壓驅(qū)動(dòng)器26的輸出電路的工作情況的時(shí)序圖。
圖12中示出了以下信號(hào)與波形，即，從低耐壓控制部輸入到控制輸入端6的輸入信號(hào)HIZ，從低耐壓控制部輸入到控制輸入端5的輸入信號(hào) IN，根據(jù)輸入信號(hào)IN及輸入信號(hào)HIZ驅(qū)動(dòng)電平位移電路8的預(yù)驅(qū)動(dòng)器7 的輸出信號(hào)IN1與輸出信號(hào)IN2，根據(jù)輸入信號(hào)IN及輸入信號(hào)HIZ驅(qū)動(dòng) 低側(cè)晶體管14的預(yù)驅(qū)動(dòng)電路7的輸出信號(hào)IN3,根據(jù)輸出信號(hào)INI與IN2 驅(qū)動(dòng)高側(cè)晶體管13的電平位移電路8的輸出信號(hào)PIG (高耐壓二極管30 的陽極側(cè)輸入信號(hào))，高耐壓二極管30的陰極側(cè)輸出信號(hào)IN4，接收高耐 壓二極管30的陰極側(cè)輸出信號(hào)IN4根據(jù)柵極保護(hù)電路10決定的高側(cè)晶體 管13的柵極一源極間電壓GH，以及根據(jù)預(yù)驅(qū)動(dòng)電路7的輸出信號(hào)IN3 輸出的高耐壓輸出電路9的輸出電壓波形OUT。
這里，對(duì)GND電平的信號(hào)被輸入控制輸入端6，輸入信號(hào)HIZ成為 低電平(GND)的情況進(jìn)行說明。
在該情況下，若GND電平的信號(hào)輸入到輸入端5,輸入信號(hào)IN成為 4氐電平，則輸出信號(hào)IN1成為低電平(GND),輸出信號(hào)IN2成為高電平 (VDD)。因?yàn)檩敵鲂盘?hào)P1G成為高電平(VDDH)，所以高耐壓二極管 30被正向偏壓，輸出信號(hào)IN4成為高電平(VDDH — VFD (二極管正向 電壓))。因此，柵極一源極間電壓GH在齊納二極管11的作用下成為 OUT+Vz (擊穿電壓)，在高側(cè)晶體管13的閾值電壓Vth (Nl)以上，高 側(cè)晶體管13導(dǎo)通。而且，因?yàn)檩敵鲂盘?hào)IN3成為低電平(GND)，使低 側(cè)晶體管14截止，所以輸出電壓波形OUT成為高電平(VDDH)。
接著，若VDD電平的信號(hào)輸入到輸入端5，輸入信號(hào)IN成為高電平， 則輸出信號(hào)IN1成為高電平(VDD),輸出信號(hào)IN2成為低電平(GND)， 輸出信號(hào)P1G成為低電平(GND)。于是，高耐壓二極管30成為逆向偏 壓，輸出信號(hào)IN4的電位由于電阻12而與高耐壓輸出端4相同。因此， 柵極一源極間GH也成為0,高側(cè)晶體管13的柵極成為閾值電壓Vth(Nl) 以下，高側(cè)晶體管13截止。而且，因?yàn)檩敵鲂盘?hào)IN3成為高電平(VDD)， 使低側(cè)晶體管14導(dǎo)通，所以輸出電壓波形OUT成為低電平(GND)。
另一方面，對(duì)為了使輸出端4成為高阻抗，VDD電平的信號(hào)輸入到 控制輸入端6的情況進(jìn)行說明。
在該情況下，當(dāng)輸入信號(hào)HIZ成為高電平(VDD)時(shí)，預(yù)驅(qū)動(dòng)電路7 的輸出信號(hào)IN1成為高電平(VDD)，輸出信號(hào)IN2成為低電平(GND)，輸出信號(hào)P1G成為低電平(GND)。于是，高耐壓二極管30成為逆向偏 壓，輸出信號(hào)IN4的電位由于電阻12而與高耐壓輸出端4相同。因此， 柵極一源極間GH也成為O,高側(cè)晶體管13的柵極成為閾值電壓Vth(Tl) 以下，高側(cè)晶體管13截止。此時(shí)，因?yàn)楦吣蛪憾O管30是逆向偏壓，所 以即使薄膜柵極N型MOS晶體管18導(dǎo)通，負(fù)載電流從輸出端4通過齊 納二極管11流入的路徑也會(huì)#1切斷。結(jié)果是，輸出端4成為高阻抗。 (第七個(gè)實(shí)施例)
圖13示出了本發(fā)明第七個(gè)實(shí)施例所涉及的的構(gòu)成多溝道電容負(fù)載驅(qū) 動(dòng)電路的包括高耐壓驅(qū)動(dòng)器的輸出電路的電路結(jié)構(gòu)例。
圖13中所示的輸出電路，包括含有高耐壓輸出電路9與電平位移電 路8的高耐壓驅(qū)動(dòng)器26、預(yù)驅(qū)動(dòng)電路7,而且，在高耐壓輸出電路9與電 平位移電路8之間還包括高耐壓二極管30。有了該高耐壓二極管30以后， 當(dāng)從電平位移電路8來了使高側(cè)晶體管22導(dǎo)通的信號(hào)的時(shí)候使電流通過， 當(dāng)從電平位移電路8來了使高側(cè)晶體管2 2截止的信號(hào)的時(shí)候?qū)㈦娏髑袛唷?br> 構(gòu)成高耐壓驅(qū)動(dòng)器26的高耐壓輸出電路9包括半橋電路34與柵極保 護(hù)電路IO，該半橋電路34由高側(cè)晶體管22、并聯(lián)在該高側(cè)晶體管22上 的高側(cè)再生二極管24、低側(cè)晶體管23以及并聯(lián)在該低側(cè)晶體管23上的 低側(cè)再生二極管25構(gòu)成。柵極保護(hù)電路IO，由齊納二極管11與電阻12 構(gòu)成且用來保護(hù)高側(cè)晶體管22的柵極。而且，構(gòu)成高耐壓驅(qū)動(dòng)器26的電 平位移電路8由厚膜柵極P型MOS晶體管15及16、薄膜柵極N型MOS 晶體管17及18構(gòu)成且驅(qū)動(dòng)高側(cè)晶體管22。
預(yù)驅(qū)動(dòng)電路7由反相器31與"或非"電路35構(gòu)成，預(yù)驅(qū)動(dòng)電路7根 據(jù)來自未示的低耐壓控制部的控制輸入端5的信號(hào)驅(qū)動(dòng)高耐壓驅(qū)動(dòng)器26， 同時(shí)驅(qū)動(dòng)低側(cè)晶體管23并進(jìn)行負(fù)載電容19的充放電。補(bǔ)充說明一下，高 耐壓輸出電路9的輸出端4連接在高側(cè)晶體管22與低側(cè)晶體管23的共同 連接端上?；鶞?zhǔn)電源端1是基準(zhǔn)電位端，低壓電源端2是5V左右的低壓 電源端，高壓電源端3是100V以上的高壓電源端?？刂戚斎攵?及6， 輸出來自未示的低耐壓控制部的輸入信號(hào)，控制輸入端6不管控制輸入端 5的狀態(tài)如何，都經(jīng)由預(yù)驅(qū)動(dòng)電路7,強(qiáng)制電平位移電路8、高側(cè)晶體管 22與低側(cè)晶體管23成為高阻抗?fàn)顟B(tài)。高側(cè)晶體管22用于輸出高電平，低側(cè)晶體管2 3用于輸出低電平。
接著，對(duì)具有以上結(jié)構(gòu)的本發(fā)明第七個(gè)實(shí)施例所涉及的多溝道電容負(fù)
載驅(qū)動(dòng)電路中的包括高耐壓驅(qū)動(dòng)器26的輸出電路的工作情況進(jìn)行說明。
圖14是說明本發(fā)明第七個(gè)實(shí)施例所涉及的多溝道電容負(fù)載驅(qū)動(dòng)電路 中的包括高耐壓驅(qū)動(dòng)器26的輸出電路的工作情況的時(shí)序圖。
圖14中示出了以下信號(hào)與波形，即，從低耐壓控制部輸入到控制輸 入端6的輸入信號(hào)HIZ,從低耐壓控制部輸入到控制輸入端5的輸入信號(hào) IN,根據(jù)輸入信號(hào)IN及輸入信號(hào)HIZ驅(qū)動(dòng)電平位移電路8的預(yù)驅(qū)動(dòng)器7 的輸出信號(hào)INI與輸出信號(hào)IN2，根據(jù)輸入信號(hào)IN及輸入信號(hào)HIZ驅(qū)動(dòng) 低側(cè)晶體管23的預(yù)驅(qū)動(dòng)電路7的輸出信號(hào)IN3，根據(jù)輸出信號(hào)INI與IN2 驅(qū)動(dòng)高側(cè)晶體管22的電平位移電路8的輸出信號(hào)PIG(高耐壓二極管30 的陽極側(cè)輸入信號(hào))，高耐壓二極管30的陰極側(cè)輸出信號(hào)IN4，接收高耐 壓二極管30的陰極側(cè)輸出信號(hào)IN4根據(jù)柵極保護(hù)電路10決定的高側(cè)晶體 管22的柵極一源極間電壓GH，以及根據(jù)預(yù)驅(qū)動(dòng)電路7的輸出信號(hào)IN3 輸出的高耐壓輸出電路9的輸出電壓波形OUT。
這里，對(duì)GND電平的信號(hào)被輸入控制輸入端6,輸入信號(hào)HIZ成為 低電平(GND)的情況進(jìn)行說明。
在該情況下，若GND電平的信號(hào)輸入到輸入端5，輸入信號(hào)IN成為 4氐電平，則輸出信號(hào)IN1成為低電平(GND)，輸出信號(hào)IN2成為高電平 (VDD)。因?yàn)檩敵鲂盘?hào)P1G成為高電平(VDDH)，所以高耐壓二極管 30被正向偏壓，輸出信號(hào)IN4成為高電平(VDDH—VFD (二極管正向 電壓))。因此，柵極一源極間電壓GH在齊納二極管11的作用下成為 OUT+Vz (擊穿電壓)，在高側(cè)晶體管22的閾值電壓Vth (Tl)以上，高 側(cè)晶體管22導(dǎo)通。而且，因?yàn)檩敵鲂盘?hào)IN3成為低電平(GND)，使低 側(cè)晶體管23截止，所以輸出電壓波形OUT成為高電平(VDDH)。
接著，若VDD電平的信號(hào)輸入到輸入端5,輸入信號(hào)IN成為高電平， 則輸出信號(hào)IN1成為高電平(VDD),輸出信號(hào)IN2成為低電平(GND)， 輸出信號(hào)P1G成為低電平(GND)。于是，高耐壓二極管30成為逆向偏 壓，輸出信號(hào)IN4的電位由于電阻12而與高耐壓輸出端4相同。因此， 柵極一源極間GH也成為O，高側(cè)晶體管22的柵極成為閾值電壓Vth(Tl)以下，高側(cè)晶體管22截止。而且，因?yàn)檩敵鲂盘?hào)IN3成為高電平(VDD)， 使低側(cè)晶體管23導(dǎo)通，所以輸出電壓波形OUT成為低電平(GND)。
另一方面，對(duì)為了使輸出端4成為高阻抗，VDD電平的信號(hào)輸入到 控制輸入端6的情況進(jìn)行說明。
在該情況下，當(dāng)輸入信號(hào)HIZ成為高電平(VDD)時(shí)，預(yù)驅(qū)動(dòng)電路7 的輸出信號(hào)IN1成為高電平(VDD)，輸出信號(hào)IN2成為低電平(GND), 輸出信號(hào)P1G成為低電平(GND)。于是，高耐壓二極管30成為逆向偏 壓，輸出信號(hào)IN4的電位由于電阻12而與高耐壓輸出端4相同。因此， 柵極一源極間GH也成為O，高側(cè)晶體管22的柵極成為閾值電壓Vth(Tl) 以下，高側(cè)晶體管22截止。此時(shí)，因?yàn)楦吣蛪憾O管30是逆向偏壓，所 以即使薄膜柵極N型MOS晶體管18導(dǎo)通，負(fù)載電流從高耐壓輸出端4 通過齊納二極管11流入的路徑也會(huì)被切斷。結(jié)果是，高耐壓輸出端4成 為高阻抗。
補(bǔ)充說明一下，在以上各個(gè)實(shí)施例中，使用"基準(zhǔn)電位"進(jìn)4亍了說明， 而且還包括是接地電位以外的電位的情況，但它是連接在半導(dǎo)體芯片的基 板上的電位，通常情況下意味著接地電位。
一工業(yè)實(shí)用性一
本發(fā)明對(duì)驅(qū)動(dòng)PDP等電容性負(fù)載的多溝道電容負(fù)載驅(qū)動(dòng)電路很有用。
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權(quán)利要求
1、一種輸出電路，其包括高側(cè)晶體管、低側(cè)晶體管、保護(hù)所述高側(cè)晶體管的柵極電壓的柵極保護(hù)電路、經(jīng)由所述柵極保護(hù)電路驅(qū)動(dòng)所述高側(cè)晶體管的電平位移電路以及驅(qū)動(dòng)所述電平位移電路與所述低側(cè)晶體管的預(yù)驅(qū)動(dòng)電路，該輸出電路以所述高側(cè)晶體管與所述低側(cè)晶體管的連接點(diǎn)作輸出端，其特征在于所述電平位移電路，在從使所述高側(cè)晶體管截止開始算起又經(jīng)過了規(guī)定時(shí)間以后，使從所述輸出端流向所述電平位移電路的電流路徑成為斷路狀態(tài)。
2、 根據(jù)權(quán)利要求1所述的輸出電路，其特征在于所迷電平位移電路，通過在使所述高側(cè)晶體管截止后成為高阻抗?fàn)顟B(tài) 來使所述電流路成為斷路狀態(tài)。
3、 根據(jù)權(quán)利要求l所述的輸出電路，其特征在于還包括延遲器，該延遲器由利用相互串聯(lián)的多個(gè)反相器構(gòu)成且使所述 規(guī)定時(shí)間經(jīng)過。
4、 根據(jù)權(quán)利要求l所述的輸出電路，其特征在于所述規(guī)定時(shí)間比到所述高側(cè)晶體管確實(shí)成為截止?fàn)顟B(tài)為止的時(shí)間長。
5、 根據(jù)權(quán)利要求3所述的輸出電路，其特征在于所述延遲器，不使所述規(guī)定時(shí)間經(jīng)過，便將所述電流路徑的斷路狀態(tài)
6、 一種多輸出電路，其包括多個(gè)權(quán)利要求1中所述的輸出電路，還 包括使所述輸出電路的各個(gè)輸出依序輸出的移位寄存器和一個(gè)以上的延 遲器，該延遲器由利用相互串聯(lián)的多個(gè)反相器構(gòu)成，且使對(duì)應(yīng)于所述電平 位移電路中的每一個(gè)電平位移電路的所述規(guī)定時(shí)間經(jīng)過。
7、 一種輸出電路，其包括高側(cè)晶體管、并聯(lián)在所述高側(cè)晶體管上 的高側(cè)再生二極管、低側(cè)晶體管、并聯(lián)在所述低側(cè)晶體管上的低側(cè)再生二 極管、保護(hù)所述高側(cè)晶體管的柵極電壓的柵極保護(hù)電路、經(jīng)由所述柵極保 滬電路驅(qū)動(dòng)所述高側(cè)晶體管所述低側(cè)晶體管的預(yù)驅(qū)動(dòng)電路，該輸出電路以所述高側(cè)晶體管與所述低側(cè) 晶體管的連接點(diǎn)作輸出端，其特征在于所述電平位移電路，在從使所述高側(cè)晶體管截止開始算起又經(jīng)過了規(guī) 定時(shí)間以后，使從所述輸出端流向所述電平位移電路的電流路徑成為斷路 狀態(tài)。
8、 根據(jù)權(quán)利要求7所述的輸出電路，其特征在于 所述電平位移電路，通過在使所述高側(cè)晶體管截止后成為高阻抗?fàn)顟B(tài)來使所述電流路成為斷路狀態(tài)。
9、 根據(jù)權(quán)利要求7所述的輸出電路，其特征在于還包括延遲器，該延遲器由利用相互串聯(lián)的多個(gè)反相器構(gòu)成且使所迷 規(guī)定時(shí)間經(jīng)過。
10、 根據(jù)權(quán)利要求7所述的輸出電路，其特征在于所述規(guī)定時(shí)間比所述高側(cè)晶體管確實(shí)成為截止?fàn)顟B(tài)為止的時(shí)間長。
11、 根據(jù)權(quán)利要求9所述的輸出電路，其特征在于 所述延遲器，不使所述規(guī)定時(shí)間經(jīng)過，便將所迷電流路徑的斷路狀態(tài)
12、 一種多輸出電路，其包括多個(gè)權(quán)利要求7中所述的輸出電路，還 包括使所述輸出電路的各個(gè)輸出依序輸出的移位寄存器和一個(gè)以上的延 遲器，該延遲器由利用相互串聯(lián)的多個(gè)反相器構(gòu)成，且使對(duì)應(yīng)于所述電平 位移電路中的每一個(gè)電平位移電路的所述規(guī)定時(shí)間經(jīng)過。
13、 一種輸出電路，其包括高側(cè)晶體管、低側(cè)晶體管、保護(hù)所述高 側(cè)晶體管的柵極電壓的柵極保護(hù)電路、經(jīng)由所述柵極保護(hù)電路驅(qū)動(dòng)所述高預(yù)驅(qū)動(dòng)電路，該輸出電路以所述高側(cè)晶體管與所述低側(cè)晶體管的連接點(diǎn)作 輸出端，其特征在于還包括連接在所述電平位移電路和所述柵極保護(hù)電路之間的二極管。
14、 一種輸出電路，其包括高側(cè)晶體管、并聯(lián)在所述高側(cè)晶體管上 的高側(cè)再生二極管、低側(cè)晶體管、并聯(lián)在所述低側(cè)晶體管上的低側(cè)再生二 極管、保護(hù)所述高側(cè)晶體管的柵極電壓的柵極保護(hù)電路、經(jīng)由所述柵極保所述低側(cè)晶體管的預(yù)驅(qū)動(dòng)電路，該輸出電路以所述高側(cè)晶體管與所述低側(cè) 晶體管的連接點(diǎn)作輸出端，其特征在于還包括連接在所述電平位移電路和所述柵極保護(hù)電路之間的二極管。
全文摘要
本發(fā)明公開了一種輸出電路及多輸出電路。該輸出電路包括高側(cè)晶體管13、低側(cè)晶體管14、柵極保護(hù)電路10、電平位移電路8以及預(yù)驅(qū)動(dòng)電路7。電平位移電路8在使高側(cè)晶體管13截止后經(jīng)過規(guī)定時(shí)間以后，再使從輸出端4流向電平位移電路8的電流路徑成為斷路狀態(tài)。因此，本發(fā)明能夠提供一種切斷負(fù)載電流從輸出端通過齊納二極管流向電平位移電路的路徑，使輸出端完全地成為高阻抗的輸出電路。
文檔編號(hào)H03K19/003GK101295977SQ200810083558
公開日2008年10月29日 申請(qǐng)日期2008年3月12日 優(yōu)先權(quán)日2007年4月24日
發(fā)明者中村惠美, 松永弘樹 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社