專(zhuān)利名稱(chēng)：存儲(chǔ)器裝置的數(shù)據(jù)輸出的精確對(duì)準(zhǔn)及占空比控制的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路存儲(chǔ)器(integrated circuit memory ),且更特定 地說(shuō)，是涉及使雙數(shù)據(jù)速率(Double Data Rate, DDR)集成電路存儲(chǔ)器中的 數(shù)據(jù)信號(hào)的上升沿(rising edge)與下降沿(falling edge )對(duì)準(zhǔn)的電路。
背景技術(shù)：
在DDR存儲(chǔ)器的頻率繼續(xù)增加時(shí)，因?yàn)閿?shù)據(jù)必須由時(shí)鐘的兩邊沿來(lái)取得 (captured),所以使輸出數(shù)據(jù)的上升沿以及下降沿與系統(tǒng)時(shí)鐘的上升沿以及下 降沿的精確對(duì)準(zhǔn)已變得非常重要。延遲鎖定回路(Delay Locked Loops, DLLs ) 已用以調(diào)整輸出數(shù)據(jù)的時(shí)序以使得其與系統(tǒng)時(shí)鐘對(duì)準(zhǔn)。直至最近，僅已藉由 DLL使數(shù)據(jù)的上升沿與系統(tǒng)時(shí)鐘的上升沿對(duì)準(zhǔn)。電路技術(shù)已用以將輸出數(shù)據(jù) 的占空比(duty cycle )維持在50%以使得數(shù)據(jù)的下降沿將與50%占空比系統(tǒng) 時(shí)鐘的下降沿對(duì)準(zhǔn)。圖l展示用于最近DDR存儲(chǔ)器裝置中的典型電壓控制的 DLL。圖1的電壓控制的DLL100包括輸入時(shí)鐘緩沖器(input clock buffer )102、 相位檢測(cè)器(phase detector) 104、可變延遲線(xiàn)106、控制電壓產(chǎn)生器108、 復(fù)本固定延遲線(xiàn)(replica fixed delay line ) 110以及輸出數(shù)據(jù)路徑區(qū)塊112。參看圖1，可見(jiàn)當(dāng)鎖定DLL時(shí)，處于相位檢測(cè)器104的輸入處的信號(hào) DLLCLK以及SYNC同相，此意謂tvar = ntck-tfix，其中，tck為時(shí)鐘周期。外部時(shí)鐘ExCLK與數(shù)據(jù)輸出之間的延遲為tbuf + tvar + tout = tbuf + (ntck - tfix) + tout。若tfix:tbuf+tout,則ExCLC與數(shù)據(jù)輸出之間的延遲為ntck,且輸出數(shù) 據(jù)將與外部時(shí)鐘精確對(duì)準(zhǔn)。除非時(shí)鐘緩沖器的正確復(fù)本以及數(shù)據(jù)輸出路徑用以實(shí)施固定的延遲，否則很難在所有條件下使tfix與tbuf+tout精確地匹配。 另外，因?yàn)閮HSYNC的上升沿與DLLCLK對(duì)準(zhǔn)，所以由時(shí)鐘緩沖器、可變延 遲以及輸出路徑引入的任何占空比失真(duty cycle distortion)將導(dǎo)致下降沿?cái)?shù)據(jù)不合需要地未與系統(tǒng)時(shí)鐘的下降沿對(duì)準(zhǔn)。
對(duì)于雙數(shù)據(jù)速率輸出而言，數(shù)據(jù)輸出于系統(tǒng)時(shí)鐘的上升沿以及下降沿上。 在以下論述中，術(shù)語(yǔ)"上升沿"數(shù)據(jù)意指輸出于系統(tǒng)時(shí)鐘的上升沿上的數(shù)據(jù)。 術(shù)語(yǔ)"下降沿，，數(shù)據(jù)意指輸出于系統(tǒng)時(shí)鐘的下降沿上的數(shù)據(jù)。
圖2為解決圖1的DLL的多數(shù)限制的現(xiàn)有技術(shù)DLL (美國(guó)專(zhuān)利第 7,028,208 B2號(hào))。DLL 200包括輸入緩沖器202以及204、粗略延遲線(xiàn)/相位 檢測(cè)區(qū)塊206、轉(zhuǎn)換器208、精細(xì)延遲線(xiàn)/相位檢測(cè)區(qū)塊210以及212、轉(zhuǎn)換器 214以及216、時(shí)鐘驅(qū)動(dòng)器218、 1/0模型220、數(shù)據(jù)鎖存器222以及數(shù)據(jù)驅(qū)動(dòng) 器224。
圖2的電路200具有甚至在時(shí)鐘信號(hào)并不正好為50。/。占空比的情況下， 使輸出數(shù)據(jù)的上升沿以及下降沿與系統(tǒng)時(shí)鐘信號(hào)精確地對(duì)準(zhǔn)的目標(biāo)。若時(shí)鐘 正好為50%占空比，則意圖具有亦為50%占空比的輸出。
然而，圖2的電路200具有兩個(gè)主要限制。
首先，兩個(gè)RX緩沖器202以及204必須產(chǎn)生參考時(shí)鐘CLKIN-以及 CLKIN+而不引入關(guān)于輸入時(shí)鐘的任何占空比失真，因?yàn)榇说葏⒖紩r(shí)鐘的輸出 是經(jīng)由精細(xì)DL/PD電路做有效對(duì)準(zhǔn)時(shí)的參考。因?yàn)閮蓚€(gè)獨(dú)立緩沖器202以及 204為產(chǎn)生此等參考所必需且其對(duì)應(yīng)于互補(bǔ)輸入時(shí)鐘信號(hào)，所以占空比失真 必然將與各參考信號(hào)彼此相關(guān)地引入至此等參考信號(hào)中。此失真將顯現(xiàn)于輸
出信號(hào)中。若使用單端輸入時(shí)鐘信號(hào)且其上升沿以及下降沿為參考信號(hào)的源， 則輸入仍將必須受緩沖且將再次引入失真。
其次，"I/O模型"220的輸出(其為反饋信號(hào))經(jīng)轉(zhuǎn)換為上升沿信號(hào) (CLKFB+)以及下降沿信號(hào)(CLKFB-)。若CLKIN+以及CLKIN-為輸入時(shí) 鐘的占空比的完美表示，但CLKFB+與CLKFB-的上升沿之間的時(shí)間并未精 確地追蹤I/O模型220的輸出的高位準(zhǔn)時(shí)間(high time),則將引入不存在于 輸出路徑中的反饋信號(hào)中的占空比失真。DLL 200將移除反饋信號(hào)中的失真， 但這樣將使失真有效地引入至數(shù)據(jù)輸出信號(hào)中。電路區(qū)塊、"轉(zhuǎn)換器"216必然 將引入占空比失真。
因此，需要一種能夠有效地使DDR存儲(chǔ)器中的數(shù)據(jù)信號(hào)的上升沿以及下 降沿對(duì)準(zhǔn)，且不會(huì)引入不良占空比失真的DLL電路
發(fā)明內(nèi)容
根據(jù)本發(fā)明，DLL電路使用上升沿DLL以使輸出數(shù)據(jù)的上升沿與系統(tǒng)時(shí) 鐘對(duì)準(zhǔn)，且使用下降沿DLL以使輸出數(shù)據(jù)的下降沿與系統(tǒng)時(shí)鐘的下降沿對(duì)準(zhǔn)。 然而，本發(fā)明的DLL電路不使用輸入時(shí)鐘的下降沿來(lái)為下降沿DLL提供參 考。本發(fā)明的電路使用第一參考時(shí)鐘(輸入時(shí)鐘的緩沖版本)的上升沿以對(duì) 準(zhǔn)輸出數(shù)據(jù)的上升沿。另一 DLL用以產(chǎn)生延遲了第 一參考時(shí)鐘的正好二分之 一周期的精確的第二參考時(shí)鐘以對(duì)準(zhǔn)輸出數(shù)據(jù)的下降沿。因此，輸入時(shí)鐘或 輸入緩沖器的占空比中的任何變化不影響輸出數(shù)據(jù)的占空比。藉由參考各結(jié)合附圖所呈現(xiàn)的較佳實(shí)施例的下列描述，本發(fā)明的上述以佳地理解。


圖1為現(xiàn)有技術(shù)DLL電路的示意圖。圖2為包括使數(shù)據(jù)信號(hào)的上升沿以及下降沿對(duì)準(zhǔn)的電路的現(xiàn)有技術(shù)DLL 電路的示意圖。DLL電路的示意圖。圖4為根據(jù)本發(fā)明的用以產(chǎn)生正好50%占空比參考的另一 DLL電路的示意圖。圖5 (a)為展示根據(jù)本發(fā)明的在DLL鎖定前的各種時(shí)序信號(hào)的時(shí)序圖。 圖5 (b)為展示根據(jù)本發(fā)明的在DLL鎖定后的圖5 (a)的相同時(shí)序信 號(hào)的時(shí)序圖。附圖符號(hào)說(shuō)明100:電壓控制的延遲鎖定回路(DLL)102:輸入時(shí)鐘緩沖器104:相位4僉測(cè)器106:可變延遲線(xiàn)108:控制電壓產(chǎn)生器110:復(fù)本固定延遲線(xiàn)112:輸出數(shù)據(jù)路徑區(qū)塊200:延遲鎖定回路(DLL)202輸入緩沖器
204輸入緩沖器
206粗略延遲線(xiàn)/相位檢測(cè)區(qū)塊
208轉(zhuǎn)換器
210精細(xì)延遲線(xiàn)/相位檢測(cè)區(qū)塊
212精細(xì)延遲線(xiàn)/相位檢測(cè)區(qū)塊
214轉(zhuǎn)換器
216轉(zhuǎn)換器
218時(shí)鐘驅(qū)動(dòng)器
220:I/O模型
222:數(shù)據(jù)鎖存器
224:數(shù)據(jù)驅(qū)動(dòng)器
300:占空比才t正電^各
302:時(shí)鐘緩沖器
304上升沿相位檢測(cè)器
306:下降沿相位檢測(cè)器
308下降沿控制多路復(fù)用器
310上升可變延遲線(xiàn)
312控制電壓產(chǎn)生器
314控制電壓產(chǎn)生器
316下降可變延遲線(xiàn)
318邊沿觸發(fā)鎖存器
320輸出數(shù)據(jù)路徑
322時(shí)鐘緩沖器
324輸出數(shù)據(jù)路徑
400.精確的參考產(chǎn)生電路、參考產(chǎn)生器、另一電壓控制的延遲DLL
402 控制電壓產(chǎn)生器
404:相位檢測(cè)器
406A:級(jí)延遲406B:級(jí)延遲406C:級(jí)延遲楊D:級(jí)延遲 CLKFB-:下降沿信號(hào) CLKFB+:上升沿信號(hào) CLKIN-:參考時(shí)鐘 CLKIN+:參考時(shí)鐘 CL0CK1:參考時(shí)鐘/信號(hào) CL0CK1B:反相時(shí)鐘 CLOCK2:信號(hào) CLOCK3:數(shù)據(jù)輸出時(shí)鐘 CLOCK4:信號(hào) DLLCLK:信號(hào) MID:信號(hào) RESET:信號(hào) Rising—Locked: 信號(hào) SET:信號(hào) SYNC:信號(hào)。
具體實(shí)施例方式
圖3為占空比校正電路300的方塊圖，且圖4為根據(jù)本發(fā)明的實(shí)施例的 精確的參考產(chǎn)生電路400的方塊圖。
電路300包括時(shí)鐘緩沖器302、上升沿相位檢測(cè)器304、下降沿相位檢測(cè) 器306、下降沿控制多路復(fù)用器308、上升可變延遲線(xiàn)310、控制電壓產(chǎn)生器 312、控制電壓產(chǎn)生器314、下降可變延遲線(xiàn)316、邊沿觸發(fā)鎖存器318、輸 出數(shù)據(jù)路徑320、時(shí)鐘緩沖器322以及輸出數(shù)據(jù)路徑324。下文進(jìn)一步詳細(xì)描 述此等電路元件、其功能以及相互作用。
關(guān)于圖3中所示的占空比校正電路300，在占空比校正電路中存在兩個(gè) 電壓控制的可變延遲線(xiàn)路徑，所述延遲線(xiàn)4^徑具有經(jīng)由兩個(gè)延遲鎖定回路而 獨(dú)立控制的延遲。 一延遲線(xiàn)接收參考時(shí)鐘(Clockl)作為其輸入("上升沿延 遲線(xiàn)")，且另一延遲線(xiàn)("下降沿延遲線(xiàn)，，)接收該參考時(shí)鐘的反相版本作為 其輸入(ClocklB )。邊沿觸發(fā)鎖存器318產(chǎn)生數(shù)據(jù)輸出時(shí)鐘(Clock3)。數(shù)據(jù) 輸出時(shí)鐘的上升沿由Clockl的延遲版本的上升沿來(lái)確定("Set"),且數(shù)據(jù)輸因此，可藉由經(jīng)由兩可變延遲線(xiàn)以調(diào)整延遲來(lái)獨(dú)立地調(diào)整數(shù)據(jù)輸出時(shí)鐘的上 升沿以及下降沿。因?yàn)閮H利用兩延遲線(xiàn)的輸出的上升沿，所以由下降沿路徑 中的反相器、可變延遲線(xiàn)或鎖存器引入的任何占空比失真都無(wú)意義。
上升沿相位檢測(cè)器304比較其兩個(gè)輸入的上升沿的相位，且下降沿相位 *^測(cè)器306比較其兩個(gè)輸入的下降沿的相位。如下文可見(jiàn)，Clockl的上升沿 與Cock2的下降沿以輸入時(shí)鐘的正好二分之一的時(shí)鐘周期而相分離。Clock4 的占空比將因此為正好50%,因?yàn)槠渖仙匾约跋陆笛嘏c分離正好二分之一 的時(shí)鐘周期的信號(hào)對(duì)準(zhǔn)。數(shù)據(jù)輸出占空比將為正好50%,且在反饋復(fù)本準(zhǔn)確 地表示輸入緩沖器以及輸出數(shù)據(jù)路徑的范圍內(nèi)該數(shù)據(jù)輸出占空比與系統(tǒng)時(shí)鐘 對(duì)準(zhǔn)。
以最小可能的延遲初始化兩延遲線(xiàn)，且甚至在相位檢測(cè)器指出延遲應(yīng)減 少直至相位檢測(cè)器作出延遲應(yīng)增加的第一指示的情況下，延遲被迫增加。自 此觀點(diǎn)上，基于相位檢測(cè)器的指示來(lái)調(diào)整延遲。此方法的益處記錄于現(xiàn)有技 術(shù)的美國(guó)專(zhuān)利第7,071,745號(hào)中，所述案件以引用的方式并入本文中。重要的 是確保相位檢測(cè)器304、 306兩者皆不發(fā)出用以減少個(gè)別延遲線(xiàn)的延遲的過(guò)早 的指示，因?yàn)榇饲樾巫畛鯙椴豢赡艿?。美?guó)專(zhuān)利第7,071,745號(hào)論述可如何在 上升沿的狀況下完成此情形。在下降沿的狀況下、"下降沿控制多路復(fù)用 器"308迫使下降沿路徑延遲由上升沿相位檢測(cè)器來(lái)控制直至檢測(cè)到鎖定的上 升沿條件為止，且自上升沿相位檢測(cè)器304輸出信號(hào)"Rising—Locked"。此時(shí)， "下降沿控制多路復(fù)用器"308切換，且下降沿相位檢測(cè)器控制下降沿路徑。信 號(hào)"Rising一Locked"的發(fā)生是在減少延遲指示之后又有一或多個(gè)增加延遲的 指示，或在由內(nèi)部定時(shí)器設(shè)定的固定時(shí)段內(nèi)皆不發(fā)生上述兩個(gè)指示。
根據(jù)本發(fā)明，如圖4中所示，另一電壓控制的延遲DLL400用以產(chǎn)生正 好50%的占空比參考。電路400包括一控制電壓產(chǎn)生器402、相位檢測(cè)器404 以及級(jí)延遲(stage delay)級(jí)406A、 406B、 406C以及406D。下文進(jìn)一步詳 細(xì)描述此等電路元件、其功能以及相互作用。
信號(hào)Clockl為與圖3中所示的信號(hào)Clockl相同的信號(hào)且不必具有精確 的占空比。為說(shuō)明起見(jiàn)，展示四級(jí)電壓控制的延遲線(xiàn)406A-406D?？墒褂萌?何偶數(shù)個(gè)延遲級(jí)，其中，在中點(diǎn)處獲得信號(hào)"Mid"。 延遲線(xiàn)的延遲以其最小 可能的延遲來(lái)初始化，且Clockl與反饋信號(hào)之間的延遲必須小于占空比已調(diào)整的一個(gè)時(shí)鐘周期的信號(hào)。經(jīng)由延遲線(xiàn)的延遲必須僅在最初增加。藉由"延遲 級(jí)，，的設(shè)計(jì)且藉由適當(dāng)選擇延遲線(xiàn)中的級(jí)數(shù)來(lái)簡(jiǎn)單地達(dá)成上述的第一要求。美
國(guó)專(zhuān)利第7,071,745號(hào)描述迫使延遲僅在最初才增加的方法。
根據(jù)本發(fā)明，圖4的參考產(chǎn)生器提供了一個(gè)DLL鎖定條件有著一個(gè)信號(hào) Clock]與反饋信號(hào)的上升沿之間的延遲等于一個(gè)單一周期的Clockl(Tck)。因 此，當(dāng)DLL鎖定時(shí)，自Clockl的上升沿至反饋信號(hào)的上升沿的延遲將正好 是Tck。
若圖4中的參考產(chǎn)生器400的每一級(jí)的延遲在DLL鎖定時(shí)為DELTA且 反相器的延遲為INV,則自Clockl的上升沿至Clock2的下降沿的延遲為 Delay(Clock2)= 2*DELTA + INV
因?yàn)镃lockl與反饋信號(hào)之間的延遲為Clockl的一個(gè)時(shí)鐘周期(Tck), 所以DELTA=(Tck-2*INV)/4,且Clock2的下降沿的延遲變成 DeIay(Clock2)=2*(Tck-2*INV)/4 + INV或 Delay(Clock2) = Tck/2。
如上文所述，只要初始延遲小于Tck，任何偶lt個(gè)延遲級(jí)406A-406D都 可用于延遲線(xiàn)中。
再次參看圖3,藉由將Clockl用作上升沿參考且將來(lái)自圖4的參考產(chǎn)生 器的Clock2用作下降沿參考，信號(hào)Clock4將在DLL的上升沿以及下降沿鎖 定時(shí)具有正好50%占空比。就復(fù)本時(shí)鐘緩沖器以及輸出路徑反映真實(shí)的時(shí)鐘 緩沖器以及輸出路徑的程度而言，該輸出將具有50%占空比，且將與系統(tǒng)時(shí) 鐘對(duì)準(zhǔn)。
圖5說(shuō)明在DLLs鎖定之前以及之后圖3中指定的各種信號(hào)的相位關(guān)系。 圖5 (a)展示在三個(gè)DLLs中的任一者已經(jīng)由個(gè)別延遲線(xiàn)中的任一者對(duì)延遲 進(jìn)行任何調(diào)整前，在供電狀態(tài)下的相位關(guān)系。所展示的相位關(guān)系以及占空比 為任意的且已被選擇過(guò)僅為達(dá)成說(shuō)明的目的。圖5 (b)展示在已鎖定的所有 三個(gè)DLLs后的相位關(guān)系。下文描述達(dá)到圖5 (b)中所示的條件的過(guò)程。
如圖5 (b)中所說(shuō)明，在圖4中所示的DLL已鎖定后，Clock2的下降 沿被延遲距Clockl的上升沿正好二分之一Tck。
已調(diào)整該經(jīng)由圖3的延遲線(xiàn)310的延遲，且信號(hào)Set已建立Clock3的上 升沿的時(shí)序。已調(diào)整Clock3的上升沿的時(shí)序以使得在經(jīng)過(guò)"復(fù)本延遲"后，如 圖5 (b)中所示，Clock4的上升沿可與Clockl的上升沿精確對(duì)準(zhǔn)。已調(diào)整該經(jīng)由圖3的延遲線(xiàn)316的延遲，且信號(hào)Reset已建立Clock3的 下降沿的時(shí)序。已調(diào)整Clock3的下降沿的時(shí)序以使得在經(jīng)過(guò)"復(fù)本延遲"后， 如圖5 (b)中所示，Clock4的下降沿可與Clock2的下降沿精確對(duì)準(zhǔn)。盡管上文已結(jié)合特定電路設(shè)計(jì)以及操作方法來(lái)描述本發(fā)明的原理，但應(yīng)特定言之，應(yīng)認(rèn)識(shí)到以上揭露內(nèi)容的教示將向熟習(xí)相關(guān)技術(shù)者建議其它修改。 此等修改可包括本身已知且可作為本文中已描述的特征的替代或補(bǔ)充而使用 的其它特征。盡管申請(qǐng)專(zhuān)利范圍已在本申請(qǐng)案中闡明特征的特定組合，但應(yīng) 了解本文揭露的內(nèi)容的范疇亦包括任何新穎特征或明確或隱含揭露的特征的 任何新穎組合或?qū)?duì)熟習(xí)相關(guān)技術(shù)者顯而易見(jiàn)的任何概括或修改，而不管此 范疇是否關(guān)于在任何申請(qǐng)專(zhuān)利范圍中目前主張的相同創(chuàng)作且不管其是否減輕 本發(fā)明所面臨的相同技術(shù)問(wèn)題的任一者或全部。申請(qǐng)者藉此保留權(quán)利以闡明 在實(shí)行本申請(qǐng)案期間對(duì)此等特征及/或此等特征的組合的新申請(qǐng)專(zhuān)利范圍或 對(duì)自本發(fā)明衍生的任何其它申請(qǐng)案的新申請(qǐng)專(zhuān)利范圍。
權(quán)利要求
1. 一種用于確保雙數(shù)據(jù)速率存儲(chǔ)器的輸出數(shù)據(jù)信號(hào)的50％占空比的三延遲鎖定回路電路，包括第一時(shí)鐘信號(hào)；第一延遲鎖定回路，包括第一電壓控制的延遲線(xiàn)、第一相位檢測(cè)器以及第一反饋信號(hào)以用于自所述第一時(shí)鐘信號(hào)產(chǎn)生的第二時(shí)鐘信號(hào)；第二延遲鎖定回路，包括第二電壓控制的延遲線(xiàn)以及第二相位檢測(cè)器以用于調(diào)整所述雙數(shù)據(jù)速率輸出數(shù)據(jù)信號(hào)的第一轉(zhuǎn)變；第三延遲鎖定回路，包括第三電壓控制的延遲線(xiàn)以及第三相位檢測(cè)器以用于調(diào)整所述雙數(shù)據(jù)速率輸出數(shù)據(jù)信號(hào)的第二轉(zhuǎn)變；第三時(shí)鐘信號(hào)，具有分別由所述第二和第三延遲線(xiàn)輸出的上升沿產(chǎn)生的上升沿以及下降沿，以啟用所述雙數(shù)據(jù)速率輸出數(shù)據(jù)信號(hào)；以及第四時(shí)鐘信號(hào)，藉由使所述第三時(shí)鐘信號(hào)延遲一固定延遲且將其反饋以作為所述第二延遲鎖定回路的所述第二相位檢測(cè)器的輸入以及所述第三延遲鎖定回路的所述第三相位檢測(cè)器的輸入而產(chǎn)生。
2. 如權(quán)利要求1所述的三延遲鎖定回路電路，其中，所述第二時(shí)鐘信號(hào) 的下降沿比所述第 一參考時(shí)鐘的上升沿晚二分之一 時(shí)鐘周期。
3. 如權(quán)利要求1所述的三延遲鎖定回路電路，其中，所述第三時(shí)鐘信號(hào) 與所述第四時(shí)鐘信號(hào)之間的路徑中的所述固定延遲為時(shí)鐘輸入緩沖器的復(fù)本 以及所述雙數(shù)據(jù)速率存儲(chǔ)器的輸出數(shù)據(jù)路徑。
4. 如權(quán)利要求1所述的三延遲鎖定回路電路，其中，以獨(dú)立于所述第一 相位檢測(cè)器、所述第二相位檢測(cè)器以及所述第三相位檢測(cè)器的個(gè)別輸入的相 位的方式迫使經(jīng)由所述第 一延遲線(xiàn)、所述第二延遲線(xiàn)以及所述第三延遲線(xiàn)的 所述延遲增加，直至所述個(gè)別相位;f企測(cè)器的輸出指出所述延遲需要增加為止。
5. 如權(quán)利要求1所述的三延遲鎖定回路電路，其中，所述第二相位檢測(cè) 器以及所述第三相位檢測(cè)器的輸出經(jīng)多路傳輸以提供控制信號(hào)，用以控制所 述第三電壓控制的延遲線(xiàn)的所述延遲。
6. 如權(quán)利要求5所述的三延遲鎖定回路電路，其中，用以控制所述第三 延遲線(xiàn)的所述延遲的信號(hào)由所述第二相位檢測(cè)器的一指出所述第一參考時(shí)鐘 以及所述第四時(shí)鐘信號(hào)的所述上升沿經(jīng)鎖定還是未經(jīng)鎖定的輸出來(lái)選擇。
7. 如權(quán)利要求6所述的三延遲鎖定回路電路，其中，所述第一參考信號(hào)以及所述第四時(shí)鐘信號(hào)的所述上升沿已經(jīng)鎖定的指示是由來(lái)自所述第二相位 檢測(cè)器的輸出序列來(lái)指示，所述輸出序列首先指示增加延遲的需要且隨后指 示減少延遲的需要，或者以上兩個(gè)指示皆不在預(yù)設(shè)的時(shí)段內(nèi)發(fā)生。
8. 如權(quán)利要求1所述的三延遲鎖定回路電路，其中，所述第三時(shí)鐘信號(hào) 由邊沿觸發(fā)鎖存器產(chǎn)生。
9. 如權(quán)利要求1所述的三延遲鎖定回路電路，其中，所述第一延遲線(xiàn)包 括偶數(shù)個(gè)延遲級(jí)。
10. 如權(quán)利要求1所述的三延遲鎖定回路電路，其中，自所述第一時(shí)鐘信 號(hào)至所述第一反饋信號(hào)的初始延遲小于所述第一時(shí)鐘信號(hào)的一個(gè)周期。
11. 如權(quán)利要求1所述的三延遲鎖定回路電路，其中，在所述第一延遲鎖 定回路被鎖定時(shí)，自所述第一時(shí)鐘信號(hào)至所述第一反饋信號(hào)的所述延遲等于 所述第 一時(shí)鐘信號(hào)的所述周期。
12. —種用于確保雙數(shù)據(jù)速率存儲(chǔ)器的輸出數(shù)據(jù)信號(hào)的50%占空比的三延 遲鎖定回3各電3各，包括第一時(shí)鐘信號(hào)；第一延遲鎖定回路，其用于自所述第一時(shí)鐘信號(hào)產(chǎn)生第二時(shí)鐘信號(hào)； 第二延遲鎖定回路，其用于調(diào)整所述雙數(shù)據(jù)速率輸出數(shù)據(jù)信號(hào)的第 一 轉(zhuǎn)變；第三延遲鎖定回路，其用于調(diào)整所述雙數(shù)據(jù)速率輸出數(shù)據(jù)信號(hào)的第二轉(zhuǎn)變；第三時(shí)鐘信號(hào)，其具有分別由所述第二和第三延遲線(xiàn)輸出的上升沿產(chǎn)生 的上升沿以及下降沿，以啟用所述雙數(shù)據(jù)速率輸出數(shù)據(jù)信號(hào)；以及第四時(shí)鐘信號(hào)，其藉由使所述第三時(shí)鐘信號(hào)延遲一 固定延遲且將其反饋 以作為所述第二延遲鎖定回路的所述第二相位檢測(cè)器的輸入以及所述第三延 遲鎖定回路的所述第三相位檢測(cè)器的輸入而產(chǎn)生。
13. 如權(quán)利要求12所述的三延遲鎖定回路電路，其中，所述第一延遲鎖 定回路包括第一電壓控制的延遲線(xiàn)、第一相位檢測(cè)器以及第一反饋信號(hào)。
14. 如權(quán)利要求12所述的三延遲鎖定回路電路，其中，所述第二延遲鎖 定回路包括第二電壓控制的延遲線(xiàn)以及第二相位檢測(cè)器。
15. 如權(quán)利要求12所述的三延遲鎖定回路電路，其中，所述第三延遲鎖定回路包括第三電壓控制的延遲線(xiàn)以及第三相位檢測(cè)器。
16. —種延遲鎖定回路電路，包括 第一時(shí)鐘信號(hào)；第一延遲鎖定回路，其用于自所述第一時(shí)鐘信號(hào)產(chǎn)生第二時(shí)鐘信號(hào)； 第二延遲鎖定回路，其用于調(diào)整輸出數(shù)據(jù)信號(hào)的第一轉(zhuǎn)變； 第三延遲鎖定回路，其用于調(diào)整所述輸出數(shù)據(jù)信號(hào)的第二轉(zhuǎn)變； 第三時(shí)鐘信號(hào)，其具有分別由所述第二和第三延遲線(xiàn)輸出的上升沿產(chǎn)生的上升沿以及下降沿，以啟用所述輸出數(shù)據(jù)信號(hào)；以及第四時(shí)鐘信號(hào)，其藉由使所述第三時(shí)鐘信號(hào)延遲一 固定延遲且將其反饋以作為所述第二延遲鎖定回路的所述第二相位檢測(cè)器的輸入以及所述第三延遲鎖定回路的所述第三相位檢測(cè)器的輸入而產(chǎn)生。
17. 如權(quán)利要求16所述的延遲鎖定回路電路，其中，所述第一延遲鎖定 回路包括第 一 電壓控制的延遲線(xiàn)以及第 一相位4企測(cè)器。
18. 如權(quán)利要求16所述的延遲鎖定回路電路，其中，所述第二延遲鎖定 回路包括第二電壓控制的延遲線(xiàn)以及第二相位檢測(cè)器。
19. 如權(quán)利要求16所述的延遲鎖定回路電路，其中，所述第三延遲鎖定 回路包括第三電壓控制的延遲線(xiàn)以及第三相位檢測(cè)器。
20. 如權(quán)利要求16所述的延遲鎖定回路電路，其中，所述第三時(shí)鐘信號(hào) 由邊沿觸發(fā)鎖存器產(chǎn)生。
全文摘要
一種延遲鎖定回路電路，使用上升沿延遲鎖定回路以使輸出數(shù)據(jù)的上升沿與系統(tǒng)時(shí)鐘對(duì)準(zhǔn)，且使用下降沿延遲鎖定回路以對(duì)準(zhǔn)輸出數(shù)據(jù)的下降沿。延遲鎖定回路電路不使用輸入時(shí)鐘的下降沿來(lái)為下降沿延遲鎖定回路提供參考。延遲鎖定回路電路使用第一參考時(shí)鐘(輸入時(shí)鐘的緩沖版本)的上升沿以對(duì)準(zhǔn)輸出數(shù)據(jù)的上升沿。另一延遲鎖定回路用以產(chǎn)生延遲第一參考時(shí)鐘的正好二分之一周期的精確第二參考時(shí)鐘以對(duì)準(zhǔn)輸出數(shù)據(jù)的下降沿。輸入時(shí)鐘或輸入時(shí)鐘緩沖器的占空比的任何變化不影響輸出數(shù)據(jù)的占空比。
文檔編號(hào)H03L7/07GK101303887SQ20081009099
公開(kāi)日2008年11月12日 申請(qǐng)日期2008年4月8日 優(yōu)先權(quán)日2007年5月8日
發(fā)明者約翰·D·亥特利 申請(qǐng)人:茂德科技股份有限公司(新加坡子公司)