專(zhuān)利名稱：位準(zhǔn)移位器及應(yīng)用其的電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種位準(zhǔn)移位器(電平移位電路，level shifting circuit)及應(yīng)用其的電路，且特別是涉及一種低電流消耗且低復(fù)雜 度的位準(zhǔn)移位器及應(yīng)用其的電3各。
背景技術(shù)：
圖1示出了傳統(tǒng)位準(zhǔn)移位器、其前級(jí)反相器與其后級(jí)反相器的 電路圖。請(qǐng)參考圖1。位準(zhǔn)移位器100包括兩個(gè)N型金屬氧化物半 導(dǎo)體晶體管(NMOS) 110與120,以及兩個(gè)P型金屬氧化物半導(dǎo)體 晶體管(PMOS ) 130與140。位準(zhǔn)移位器100由供應(yīng)電壓VH所驅(qū) 動(dòng)。晶體管110與120的柵極分別接收輸入信號(hào)A與A，。輸入信號(hào) A與A'分別為前級(jí)反相器150的輸入與輸出。在一般狀態(tài)下，輸入 信號(hào)A與AW皮此反相。晶體管110與120的源極接地。晶體管110 與120的漏極分別耦接至晶體管130與140的漏才及，分別耦接至晶 體管140與130的4冊(cè)極，并輸出輸出信號(hào)B，與B。在一4殳狀態(tài)下， 豐lT出信號(hào)B與B^皮此反相。晶體管130與140的源才及4妄收供應(yīng)電 壓VH。輸出信號(hào)B輸出至后級(jí)反相器160。其中，后級(jí)反相器160 為互4卜式金屬氧4b物半導(dǎo)體 (Complementary Metal-Oxide-Semiconductor, CMOS)反相器，包4舌PMOS晶體管161 與NMOS晶體管162。后級(jí)反相器160產(chǎn)生與輸出信號(hào)B反相的輸 出信號(hào)x。其中，前級(jí)反相器150由供應(yīng)電壓VL所驅(qū)動(dòng)。供應(yīng)電壓VL 低于供應(yīng)電壓VH，且由電壓產(chǎn)生器依據(jù)供應(yīng)電壓VH所產(chǎn)生。供 應(yīng)電壓VH先產(chǎn)生，*接著供應(yīng)電壓VL才產(chǎn)生。位準(zhǔn)移位器100接 收較低位準(zhǔn)的輸入信號(hào)A與A，的位準(zhǔn)，輸出較高位準(zhǔn)的輸出信號(hào)B 與B，。
然而，在初始狀態(tài)，供應(yīng)電壓VH已產(chǎn)生，而供應(yīng)電壓VL尚 未產(chǎn)生出來(lái)時(shí)，輸入信號(hào)A與A，皆位于低位準(zhǔn)。故使得晶體管110 與120關(guān)閉。而輸出信號(hào)B與B，會(huì)隨著供應(yīng)電壓VH增加而拉升至 中間位準(zhǔn)(VH-Vthp)。其中，Vthp為晶體管130與140的臨界電壓。
這樣，位于中間位準(zhǔn)的輸出信號(hào)B會(huì)造成后級(jí)反相器160的兩 個(gè)晶體管161與162同時(shí)導(dǎo)通，而4吏得一大電流同時(shí)流過(guò)晶體管161 與162。如此，會(huì)導(dǎo)致供應(yīng)電壓VH的電壓源有大電流消耗。嚴(yán)重 時(shí)會(huì)使得供應(yīng)電壓VH無(wú)法維持在正確的位準(zhǔn)，進(jìn)一步使得供應(yīng)電 壓VL也無(wú)法維持在正確的^f立準(zhǔn)。
另 一方面，當(dāng)供應(yīng)電壓VH與VL從一^殳狀態(tài)轉(zhuǎn)換到省電狀態(tài) 時(shí)，供應(yīng)電壓VL會(huì)停止供電。此時(shí)位準(zhǔn)移位器100的輸入信號(hào)A 與A，會(huì)轉(zhuǎn)為低位準(zhǔn)，使得晶體管IIO與120關(guān)閉。此時(shí)，輸出信號(hào) B與B，中，原本位于j氐位準(zhǔn)的輸出信號(hào)會(huì)^皮^立升至中間位準(zhǔn)。如此， 導(dǎo)致后級(jí)反相器160產(chǎn)生誤動(dòng)作，并導(dǎo)致供應(yīng)電壓VH的電壓源有 大電;危消諄毛。

發(fā)明內(nèi)容
本發(fā)明涉及一種位準(zhǔn)移位器，在初始狀態(tài)、一^:狀態(tài)與省電狀 態(tài)均能正常動(dòng)作，且另外具有低電路復(fù)雜度與低耗電量的特性。才艮據(jù)本發(fā)明的第一方面，^提出一種位準(zhǔn)移位器，由第一至第五 晶體管所組成。第 一 與第二晶體管的第 一端均耦接至第 一供應(yīng)電 壓。第三與第四晶體管的控制端分別接收第 一輸入信號(hào)與第二輸入 信號(hào)。第三晶體管的第一端耦接至第二晶體管的控制端。第四晶體 管的第 一端耦接至第 一 晶體管的控制端。第三晶體管的第 一端與第 四晶體管的第一端并分別耦接至第一晶體管的第二端與第二晶體 管的第二端。第三與第四晶體管的第二端均耦接至第二供應(yīng)電壓。 第三晶體管的第一端用以輸出第一輸出信號(hào)。第四晶體管的第一端 用以輸出第二輸出信號(hào)。第五晶體管的第一端耦接至第一與第二晶 體管其中之一的控制端。第五晶體管的控制端耦接至第 一與第二晶 體管的其中的另 一控制端。第五晶體管的第二端耦接至第二供應(yīng)電 壓。
所述位準(zhǔn)移位器中的該第 一輸入信號(hào)與該第二輸入信號(hào)由邏 輯單元所產(chǎn)生，當(dāng)該邏輯單元一皮第三供應(yīng)電壓所驅(qū)動(dòng)時(shí)，該邏輯單
元所輸出的該第一與該第二輸入信號(hào)4皮此反相；當(dāng)該邏輯單元不被 該第三供應(yīng)電壓所驅(qū)動(dòng)時(shí)，該邏輯單元所輸出的該第 一與該第二輸 入信號(hào)均為低位準(zhǔn)。
所述^f立準(zhǔn)移^立器中的該第 一 供應(yīng)電壓與該第三供應(yīng)電壓的 <立 準(zhǔn)不同。
所述位準(zhǔn)移^立器中的該第一供應(yīng)電壓高于該第三供應(yīng)電壓。
所述位準(zhǔn)移位器中的該第五晶體管的第一端耦4妻至該第一晶 體管的控制端，該第五晶體管的控制端耦接至該第二晶體管的控制端。所述位準(zhǔn)移位器中的該第五晶體管的第 一 端耦 >接至該第二晶
體管的控制端，該第五晶體管的控制端耦接至該第一晶體管的控制
二山禍。
所述位準(zhǔn)移 <立器中的該第二供應(yīng)電壓為《|妻地電壓。 所述位準(zhǔn)移位器中的該第一與第二晶體管為P型金屬氧化物半
導(dǎo)體晶體管(PMOS)，該第三至第五晶體管為N型金屬氧化物半 導(dǎo)體晶體管(NMOS)。
根據(jù)本發(fā)明第二方面，提出一種電路，由邏輯單元、互補(bǔ)式金 屬氧化物半導(dǎo)體(Complementary Metal-Oxide-Semiconductor, CMOS) 反相器、位準(zhǔn)移位器與電壓產(chǎn)生器所組成。邏輯單元產(chǎn)生第一輸入 信號(hào)與第二輸入信號(hào)。位準(zhǔn)移位器具有輸出端。位準(zhǔn)移位器包括第 一至第五晶體管。第 一與第二晶體管的第 一端均耦接至第 一供應(yīng)電 壓。第三與第四晶體管的控制端分別接收第 一輸入信號(hào)與第二輸入 信號(hào)。第三晶體管的第一端耦接至第二晶體管的控制端。第四晶體 管的第一端耦接至第一晶體管的控制端。第三晶體管的第一端與第 四晶體管的第一端并分別耦接至第一晶體管的第二端與第二晶體 管的第二端。第三與第四晶體管的第二端均耦接至第二供應(yīng)電壓。 第三晶體管的第一端用以輸出第一輸出信號(hào)。第四晶體管的第一端 用以輸出第二輸出信號(hào)至第二反相器。第四晶體管的第一端或第三 晶體管的第 一端作為輸出端。第五晶體管的第一端耦接至第一與第 二晶體管其中之一的控制端。第五晶體管的控制端耦接至第一與第
二晶體管的其中的另 一控制端。第五晶體管的第二端耦接至第二供 應(yīng)電壓。電壓產(chǎn)生器接收第一供應(yīng)電壓，并產(chǎn)生第三供應(yīng)電壓。第 三供應(yīng)電壓輸入至邏輯單元。當(dāng)邏輯單元由第三供應(yīng)電壓所驅(qū)動(dòng) 時(shí)，第一與第二輸入信號(hào)彼此反相，具有高位準(zhǔn)的第一輸入信號(hào)或 第二輸入信號(hào)的位準(zhǔn)實(shí)質(zhì)上為第三供應(yīng)電壓的位準(zhǔn)。當(dāng)邏輯單元不被第三供應(yīng)電壓所驅(qū)動(dòng)時(shí)，邏輯單元所輸出的第 一與第二輸入信號(hào)
均為低位準(zhǔn)。位準(zhǔn)移位器的輸出端與CMOS反相器電性連接。
所述電3各中的該第一供應(yīng)電壓與該第三供應(yīng)電壓的4立準(zhǔn)不同。
所述電路中的該第一供應(yīng)電壓高于該第三供應(yīng)電壓。
所述電路中的該第五晶體管的第一端耦接至該第一晶體管的 控制端，該第五晶體管的控制端耦接至該第二晶體管的控制端。
所述電路中的該第五晶體管的第 一端耦接至該第二晶體管的 控制端，該第五晶體管的控制端耦"^妻至該第 一 晶體管的控制端。
所述電路中的該第二供應(yīng)電壓為接地電壓。
所述電路中的該第一與第二晶體管為P型金屬氧化物半導(dǎo)體晶 體管(PMOS)，該第三至第五晶體管為N型金屬氧化物半導(dǎo)體晶 體管(NMOS)。
為4吏本發(fā)明的上述內(nèi)容能更明顯易懂，下文特舉優(yōu)選實(shí)施例， 并配合附圖，4乍i羊細(xì)i兌明^口下


圖1示出了傳統(tǒng)位準(zhǔn)移位器、其前級(jí)反相器與其后級(jí)反相器的 電路圖。
圖2示出了依照本實(shí)施例的位準(zhǔn)移位器與其邏輯單元的電路圖。圖3示出了在初始狀態(tài)下，圖2的供應(yīng)電壓、輸出信號(hào)的波形 圖的一個(gè)舉例。
圖4示出了在省電狀態(tài)下，圖2的供應(yīng)電壓、輸出信號(hào)的波形 圖的一個(gè)舉例。
圖5示除了在省電狀態(tài)下，圖2的供應(yīng)電壓、輸出信號(hào)的波形 圖的另一個(gè)舉例。
圖6示出了本發(fā)明另一實(shí)施例的位準(zhǔn)移位器與其邏輯單元的電 路圖。
圖7示出了另 一傳統(tǒng)位準(zhǔn)移位器與其邏輯單元的電路圖。 圖8示出了另一傳統(tǒng)位準(zhǔn)移位器與其邏輯單元的電路圖。 圖9示出了應(yīng)用本實(shí)施例的位準(zhǔn)移位器的電路。
具體實(shí)施例方式
圖2示出了依照本實(shí)施例的位準(zhǔn)移位器與其邏輯單元的電路 圖。請(qǐng)參考圖2。 ^立準(zhǔn)移位器200由晶體管Pl、 P2、 N3、 N4與N5 所組成。晶體管Pl與P2的第一端均耦接至第一供應(yīng)電壓VccH。
晶體管N3與N4的控制端分別接收輸入信號(hào)IN與IN'。晶體 管N3的第一端耦接至晶體管P2的控制端。晶體管N4的第一端耦 接至晶體管P1的控制端。晶體管N3的第一端與晶體管N4的第一 端還分別耦接至晶體管Pl的第二端與晶體管P2的第二端。晶體管 N3與N4的第二端均耦接至第二供應(yīng)電壓。在本實(shí)施例中，第二供 應(yīng)電壓為接地端。晶體管N3的第一端輸出一輸出信號(hào)OUT，。晶體 管N4的第 一端輸出 一輸出信號(hào)OUT。晶體管N5的第一端耦接至晶體管Pl的控制端。晶體管N5的 控制端耦接至晶體管P2的控制端。晶體管N5的第二端耦接至第二 供應(yīng)電壓。
其中，以金屬氧化物半導(dǎo)體(MOS)晶體管而言，每個(gè)晶體管的 控制端為柵極端。每個(gè)晶體管的第 一 端與第二端分別為漏極/源極端 的其中之一與其中的另一端。
在本實(shí)施例中，輸入信號(hào)IN與IN，由邏輯單元300所產(chǎn)生。在 本實(shí)施例中，邏輯單元300例如是反相器。當(dāng)邏輯單元300被供應(yīng) 電壓VccL所驅(qū)動(dòng)時(shí)，邏輯單元300所豐IT出的llT入信號(hào)IN與INW皮 此反相。當(dāng)邏輯單元300不被供應(yīng)電壓VccL所驅(qū)動(dòng)時(shí)，邏輯單元 300所輸出的輸入信號(hào)IN與IN'均為低位準(zhǔn)。
本實(shí)施例中，在^7始4犬態(tài)下，第一供應(yīng)電壓VccH開(kāi)始產(chǎn)生， 而供應(yīng)電壓VccL尚未產(chǎn)生，佳:得輸入信號(hào)IN與IN，同為j氐^f立準(zhǔn)。 在一^殳^1犬態(tài)下，第一供應(yīng)電壓VccH與供應(yīng)電壓VccL均已產(chǎn)生， 分別正常地驅(qū)動(dòng)位準(zhǔn)移位器200與邏輯單元300。當(dāng)由一詢殳狀態(tài)轉(zhuǎn) 換為省電狀態(tài)后，第一供應(yīng)電壓VccH仍持續(xù)供電。而在省電狀態(tài) 下，供應(yīng)電壓VccL停止供電，邏輯單元300不4皮供應(yīng)電壓VccL 驅(qū)動(dòng)，使得輸入信號(hào)IN與IN，同為低位準(zhǔn)。
現(xiàn)分別說(shuō)明在初始狀態(tài)、 一般狀態(tài)與省電狀態(tài)下，本發(fā)明實(shí)施 例的位準(zhǔn)移位器的操作。圖3示出了在初始狀態(tài)下，圖2的供應(yīng)電 壓VccH、輸出信號(hào)OUT與OUT，的波形圖的一個(gè)舉例。請(qǐng)同時(shí)參 考圖2與圖3。在^7始一犬態(tài)下，供應(yīng)電壓VccL尚未產(chǎn)生。因此， 晶體管N3與N4為關(guān)閉。供應(yīng)電壓VccH隨著時(shí)間上升。在供應(yīng)電 壓VccH上升的過(guò)程中，晶體管Pl與P2的次臨界電流(Subthreshold current)會(huì)4吏得輸出信號(hào)OUT與OUT，的位準(zhǔn)被提升。當(dāng)輸出信號(hào)OUT與OUT，的位準(zhǔn)高于晶體管N5的臨界電壓時(shí)， 晶體管N5即4皮導(dǎo)通。如此，輸出信號(hào)OUT的位準(zhǔn)#皮4立低至接地電 壓。因此，還使得晶體管P1被導(dǎo)通，而使得輸入信號(hào)OUT，的位準(zhǔn) 被拉高至供應(yīng)電壓VccH的位準(zhǔn)。因此，在供應(yīng)電壓VccH已產(chǎn)生， 而供應(yīng)電壓VccL尚未產(chǎn)生的初始d犬態(tài)下，兩個(gè)豸俞出4言號(hào)OUT與 OUT'的位準(zhǔn)分別為低位準(zhǔn)與高位準(zhǔn)。
相比之下，傳統(tǒng)位準(zhǔn)移位器在初始狀態(tài)下會(huì)產(chǎn)生的中間位準(zhǔn)的 輸入信號(hào)。因此，本實(shí)施例的位準(zhǔn)移位器200不會(huì)造成后級(jí)邏輯單 元，例如是反相器，產(chǎn)生誤動(dòng)作。另外，供應(yīng)電壓VccH的電壓源 不會(huì)產(chǎn)生大電流消耗。
當(dāng)在一4殳狀態(tài)下時(shí)，供應(yīng)電壓VccH與VccL分別正常地驅(qū)動(dòng) 位準(zhǔn)移位器200與邏輯單元300。邏輯單元300產(chǎn)生彼此反相的輸 入信號(hào)IN與IN，至位準(zhǔn)移位器300。當(dāng)輸入信號(hào)IN為高位準(zhǔn)，即 供應(yīng)電壓VccL的^f立準(zhǔn)，而llr入信號(hào)IN，為4氐4立準(zhǔn)時(shí)，晶體管N3 #皮 導(dǎo)通，而晶體管N4被關(guān)閉。由于晶體管N3為導(dǎo)通，輸入信號(hào)OUT， 的位準(zhǔn)被拉低至接地電壓。如此，使得晶體管P2被導(dǎo)通，晶體管 N5被關(guān)閉。晶體管P2被導(dǎo)通后，輸出電壓OUT的位準(zhǔn)被拉高至 供應(yīng)電壓VccH的^f立準(zhǔn)。
因此，當(dāng)輸入信號(hào)IN為高位準(zhǔn)，輸入信號(hào)IN，為低位準(zhǔn)時(shí)，位 準(zhǔn)移位器200產(chǎn)生輸出信號(hào)OUT，為低位準(zhǔn)，輸出信號(hào)OUT為高位準(zhǔn)。
相反地，在一^:狀態(tài)下，當(dāng)輸入信號(hào)IN為低位準(zhǔn)，輸入信號(hào) IN，為高位準(zhǔn)時(shí)，位準(zhǔn)移位器200拉高輸出信號(hào)OUT，的位準(zhǔn)為供應(yīng) 電壓VccH的位準(zhǔn)，輸出信號(hào)OUT為低位準(zhǔn)。在此情況下，位準(zhǔn)移 位器200的動(dòng)作與前述相似，在此不再贅述。由于供應(yīng)電壓VccL的位準(zhǔn)低于供應(yīng)電壓VccH的^f立準(zhǔn)，故本 實(shí)施例的位準(zhǔn)移位器接收較低位準(zhǔn)的輸入信號(hào)，可輸出較高位準(zhǔn)的 輸出信號(hào)。
圖4示出了在省電狀態(tài)下，圖2的供應(yīng)電壓VccH、輸出信號(hào) OUT與OUT，的波形圖一個(gè)舉例。請(qǐng)同時(shí)參考圖2與圖4。在省電 狀態(tài)下，供應(yīng)電壓VccH仍然正常驅(qū)動(dòng)^f立準(zhǔn)移4立器200,而供應(yīng)電 壓VccL停止供電，不驅(qū)動(dòng)邏輯單元300。在本例中，當(dāng)供應(yīng)電壓 VccL停止供電前，々支設(shè)輸入信號(hào)IN為低位準(zhǔn)，而輸入信號(hào)IN，為 高位準(zhǔn)。此時(shí)，輸出信號(hào)OUT為低位準(zhǔn)，輸出信號(hào)OUT，為高位準(zhǔn)。
當(dāng)供應(yīng)電壓VccL停止供電后，假設(shè)輸入信號(hào)IN為低位準(zhǔn)，而 輸入信號(hào)IN，也將會(huì)降為低位準(zhǔn)。因此，晶體管N3與N4均被關(guān)閉。 但由于晶體管N5仍被導(dǎo)通，輸出信號(hào)OUT被拉低為低位準(zhǔn)，進(jìn)而 使得晶體管Pl導(dǎo)通。因此，輸出信號(hào)OUT，被拉高至供應(yīng)電壓VccH 的位準(zhǔn)。如此，晶體管N5被導(dǎo)通，晶體管P2被關(guān)閉。如此，輸出 信號(hào)OUT與OUT，將仍分別維持在低位準(zhǔn)與高位準(zhǔn)，如圖4所示。
因此，在轉(zhuǎn)換至省電狀態(tài)之前，若輸入信號(hào)IN為低位準(zhǔn)，而 輸入信號(hào)IN，為高位準(zhǔn)時(shí)，輸出信號(hào)OUT為低位準(zhǔn)，而輸出信號(hào) OUT，為高位準(zhǔn)。而在轉(zhuǎn)換至省電狀態(tài)后，輸出信號(hào)OUT與OUT， 仍分別維持在低位準(zhǔn)與高位準(zhǔn)，如圖4所示。
圖5示出了在省電狀態(tài)下，圖2的供應(yīng)電壓VccH、輸出信號(hào) OUT與OUT，的波形圖另一個(gè)舉例。請(qǐng)同時(shí)參考圖2與圖5。在本 例中，當(dāng)供應(yīng)電壓VccL停止供電前，假設(shè)輸入信號(hào)IN為高位準(zhǔn)， 而輸入信號(hào)IN，為低位準(zhǔn)。此時(shí)，輸出信號(hào)OUT為高位準(zhǔn)，輸出信 號(hào)OUT'為j氐位準(zhǔn)。當(dāng)由一般狀態(tài)進(jìn)入至省電狀態(tài)時(shí)，輸入信號(hào)IN被拉低至低位 準(zhǔn)。因此，晶體管N3被關(guān)閉。由于輸出信號(hào)OUT為高位準(zhǔn)，因此 晶體管P1為關(guān)閉。然而，由供應(yīng)電壓VccH所產(chǎn)生的晶體管Pl的 次臨界電流會(huì)使得輸出信號(hào)OUT，的位準(zhǔn)被提升。當(dāng)輸出信號(hào)OUT 被拉高超過(guò)晶體管N5的臨界電壓時(shí)，晶體管N5被導(dǎo)通。如此， 使得輸出信號(hào)OUT被拉低至低位準(zhǔn)，進(jìn)一步使得晶體管Pl導(dǎo)通。 如此，輸出信號(hào)OUT4皮拉高至高位準(zhǔn)。
因此，在轉(zhuǎn)換至省電狀態(tài)之前，若輸入信號(hào)IN為高位準(zhǔn)，而 輸入信號(hào)IN，為低位準(zhǔn)時(shí)，輸出信號(hào)OUT為高位準(zhǔn)，而輸出信號(hào) OUT，為低位準(zhǔn)。而在轉(zhuǎn)換至省電狀態(tài)后，輸出信號(hào)OUT被拉高至 高位準(zhǔn)，而輸出信號(hào)OUT，被拉低至低位準(zhǔn)，如圖5所示。
由上述可知，在轉(zhuǎn)換至省電狀態(tài)之前，無(wú)i侖輸出信號(hào)OUT與 OUT，為高位準(zhǔn)或低位準(zhǔn)，轉(zhuǎn)換至省電狀態(tài)后，輸出信號(hào)OUT的位 準(zhǔn)均為低位準(zhǔn)，而輸出信號(hào)OUT，的位準(zhǔn)均為高位準(zhǔn)。
相比之下，傳統(tǒng)位準(zhǔn)移位器100,由一^:狀態(tài)轉(zhuǎn)換至省電狀態(tài) 時(shí)，輸出信號(hào)B與B，中，原本位于低位準(zhǔn)的輸出信號(hào)會(huì)被拉升至 中間位準(zhǔn)。因此，本實(shí)施例的位準(zhǔn)移位器200可在省電狀態(tài)時(shí)，使 輸出信號(hào)為高位準(zhǔn)或低位準(zhǔn)，而不會(huì)有中間位準(zhǔn)產(chǎn)生。如此，這樣 的輸出信號(hào)將不會(huì)使后級(jí)邏輯單元，例如是CMOS反相器，產(chǎn)生誤 動(dòng)作，也不會(huì)〗吏得后級(jí)邏輯單元有不正常的大電流損庫(kù)毛產(chǎn)生。
在本實(shí)施例中，晶體管Pl與P2優(yōu)選地為P型金屬氧化物半導(dǎo) 體晶體管(PMOS)。晶體管N3至N5優(yōu)選地為N型金屬氧化物半 導(dǎo)體晶體管(NMOS)。
圖6示出了本發(fā)明另 一實(shí)施例的位準(zhǔn)移位器600與其邏輯單元 的電路圖。與位準(zhǔn)移位器200不同的是，位準(zhǔn)移位器600的晶體管N5'的耦接方式與位準(zhǔn)移位器200的晶體管N5不同。晶體管N5， 的第一端耦接至晶體管P2的控制端。晶體管N5，的控制端耦接至晶 體管P1的控制端。晶體管N5，的第二端耦接至接地電壓。位準(zhǔn)移位 器600的動(dòng)作與位準(zhǔn)移位器200的動(dòng)作類(lèi)似，在此不再贅述。
現(xiàn)比專(zhuān)交本實(shí)施例的位準(zhǔn)移位器與其它傳統(tǒng)位準(zhǔn)移〗立器。圖7示 出了美國(guó)專(zhuān)利US 6，781，413所提出的傳統(tǒng)4立準(zhǔn)移位器與其邏輯單元 的電^各圖。與圖6的位準(zhǔn)移位器相比之下，圖7的傳統(tǒng)位準(zhǔn)移位器 還包括晶體管P31。晶體管P31的第一端耦接至供應(yīng)電壓VccH, 其控制端耦接至其第二端，其第二端耦接至晶體管P5的第二端。
圖7的傳統(tǒng)位準(zhǔn)移位器在初始狀態(tài)下，晶體管P31導(dǎo)通，使得
輸出信號(hào)5的位準(zhǔn)祐:拉高至供應(yīng)電壓VccH的位準(zhǔn)。進(jìn)一步4吏得晶 體管N30導(dǎo)通，使輸出信號(hào)B被拉低至接地電壓。如此，可改善傳 統(tǒng)^立準(zhǔn)移^f立器100在初始4犬態(tài)下所產(chǎn)生的擊夾點(diǎn)。
在省電狀態(tài)與一般狀態(tài)下，并不需要晶體管P31來(lái)拉高輸出信
號(hào)5的位準(zhǔn)。然而，在圖7的傳統(tǒng)位準(zhǔn)移位器中，若輸入信號(hào)A 為高位準(zhǔn)，晶體管P31仍會(huì)導(dǎo)通，而使得有大電流流過(guò)晶體管P31, 造成大量的功率消庫(kù)毛。相比之下，本發(fā)明兩個(gè)實(shí)施例的位準(zhǔn)移位器 200與600不需使用到晶體管P31即可解決圖1的移位暫存電路的 使下級(jí)電路產(chǎn)生大電流損庫(kù)毛的缺點(diǎn)。因此，相較于圖7的傳統(tǒng)位準(zhǔn) 移位器，本實(shí)施例的位準(zhǔn)移位器200與600還具有省電的功效。另 外，相較于圖7的傳統(tǒng)位準(zhǔn)移位器使用6個(gè)晶體管，本發(fā)明實(shí)施例 的位準(zhǔn)移位器200與600僅使用5個(gè)晶體管。因此，本發(fā)明實(shí)施例 的位準(zhǔn)移位器的電路復(fù)雜度較低，還可降低制造成本。
圖8示出了美國(guó)專(zhuān)利US6，809，544所提出的傳統(tǒng)4立準(zhǔn)移位器與 其邏輯單元的電路圖。請(qǐng)參考圖8。晶體管N23與N24的控制端分別接收由邏輯單元27及邏輯單元28所傳送的輸入信號(hào)。當(dāng)由一般 狀態(tài)轉(zhuǎn)換至省電狀態(tài)之前，若此時(shí)晶體管N23所接收的輸入信號(hào)為 低位準(zhǔn)，晶體管N24所接收的輸入信號(hào)為高位準(zhǔn)，則在節(jié)點(diǎn)26上 的輸出信號(hào)為低位準(zhǔn)，而在節(jié)點(diǎn)25上的輸出信號(hào)為高位準(zhǔn)。而在 轉(zhuǎn)換至省電狀態(tài)后，節(jié)點(diǎn)26與25上的輸出信號(hào)仍分別維持在低位 準(zhǔn)與高位準(zhǔn)。相反地，在轉(zhuǎn)換至省電狀態(tài)之前，若此時(shí)晶體管N23 所接收的輸入信號(hào)為高位準(zhǔn)，晶體管N24所^接收的輸入信號(hào)為低位 準(zhǔn)，則節(jié)點(diǎn)26上的^r出4言號(hào)為高^(guò)f立準(zhǔn)，而節(jié)點(diǎn)25上的^T出信號(hào)為 低位準(zhǔn)。而在轉(zhuǎn)換至省電狀態(tài)后，節(jié)點(diǎn)26與25上的輸出信號(hào)仍分 別維持在高位準(zhǔn)與低位準(zhǔn)。
因此，在省電狀態(tài)下，圖8的傳統(tǒng)位準(zhǔn)移位器的節(jié)點(diǎn)25與26 上的輸出信號(hào)會(huì)維持在進(jìn)入省電狀態(tài)之前的位準(zhǔn)。因此，圖8的傳 統(tǒng)位準(zhǔn)移位器的輸出信號(hào)的位準(zhǔn)將視在進(jìn)入省電狀態(tài)之前的位準(zhǔn) 而定。如果在省電狀態(tài)下，后級(jí)邏輯單元必需接收特定位準(zhǔn)的信號(hào) 才能達(dá)到省電的功效的話，則圖8傳統(tǒng)位準(zhǔn)移位器必需先接收特定 的輸入信號(hào)，以產(chǎn)生特定位準(zhǔn)的輸出信號(hào)，才能使后級(jí)邏輯單元進(jìn) 入省電狀態(tài)。
相比之下，在本發(fā)明兩個(gè)實(shí)施例中，在轉(zhuǎn)換至省電狀態(tài)之前， 無(wú)i侖位準(zhǔn)移位器200與600所接收的輸入信號(hào)IN與IN，為高位準(zhǔn)或 低位準(zhǔn)，在轉(zhuǎn)換至省電狀態(tài)后，輸出信號(hào)OUT的位準(zhǔn)恒為低位準(zhǔn)， 而輸出信號(hào)OUT，的位準(zhǔn)恒為高位準(zhǔn)。因此，當(dāng)進(jìn)入省電才莫式時(shí)， 不需要先提供特定位準(zhǔn)的輸入信號(hào)IN與IN，，而可直接使得后級(jí)邏 輯單元進(jìn)入省電才莫式。故本發(fā)明兩個(gè)實(shí)施例的位準(zhǔn)移位器200與600 具有操作容易，電路容易i殳計(jì)的優(yōu)點(diǎn)。
另外，相較于圖7與圖8傳統(tǒng)位準(zhǔn)移位器使用6個(gè)晶體管，本 發(fā)明實(shí)施例的位準(zhǔn)移位器200與600僅使用5個(gè)晶體管。因此，本 發(fā)明實(shí)施例的位準(zhǔn)移位器的電路復(fù)雜度較低，還可降低制造成本。另外，舉例來(lái)說(shuō)，位準(zhǔn)移位器200可應(yīng)用于圖9電路。圖9電 路包括電壓產(chǎn)生器910、邏輯單元920、位準(zhǔn)移位器200與CMOS 反相器930。電壓產(chǎn)生器910接收供應(yīng)電壓VccH,并產(chǎn)生供應(yīng)電壓 VccL。供應(yīng)電壓VccL輸入至邏輯單元920。
邏輯單元920產(chǎn)生，餘入信號(hào)IN與IN，，作為位準(zhǔn)移位器200的 輸入。在本實(shí)施例中，邏輯單元920以反相器為例。位準(zhǔn)移位器200 的輸出端OUT與CMOS反相器930電性連4妄。
其中，當(dāng)邏輯單元920由供應(yīng)電壓VccL所驅(qū)動(dòng)時(shí)，輸入信號(hào) IN與IN^皮此反相。具有高位準(zhǔn)的輸入信號(hào)實(shí)質(zhì)上為供應(yīng)電壓VccL 的位準(zhǔn)。當(dāng)邏輯單元920不被供應(yīng)電壓VccL所驅(qū)動(dòng)時(shí)，邏輯單元 920所l命出的l敘入信號(hào)IN與IN，均為^氐位準(zhǔn)。
在初始狀態(tài)下，電壓產(chǎn)生器910尚未^T出供應(yīng)電壓VccL至邏 輯單元920。在一般狀態(tài)下，電壓產(chǎn)生器910正常地輸出供應(yīng)電壓 VccL至邏輯單元920。在省電狀態(tài)下，電壓產(chǎn)生器910停止輸出供 應(yīng)電壓VccL至邏輯單元920。
圖9的電3各中的位準(zhǔn)移位器以位準(zhǔn)移位器200為例，實(shí)際應(yīng)用 上圖9的電路中的位準(zhǔn)移位器可以用位準(zhǔn)移位器600來(lái)代替。
通過(guò)應(yīng)用本實(shí)施例的^f立準(zhǔn)移^立器，圖9的電^各可正常;l也才乘^f乍初 始狀態(tài)、 一般狀態(tài)與省電狀態(tài)，而不會(huì)于初始狀態(tài)及省電狀態(tài)下使 CMOS反相器930有大電流損耗。因此，圖9的電i 各具有^氐電流消 耗且低復(fù)雜度的優(yōu)點(diǎn)。
綜上所述，雖然本發(fā)明已披露了上述4尤選實(shí)施例，^L其并非用 以限制本發(fā)明。本發(fā)明所屬^支術(shù)領(lǐng)域中普通4支術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，應(yīng)當(dāng)可以作各種改動(dòng)與修飾。因此，本發(fā)明 的保護(hù)范圍當(dāng)根據(jù)所附權(quán)利要求所限定的為準(zhǔn)。
主要組件符號(hào)說(shuō)明
100、 200、 600: 4立準(zhǔn)移4立器
110、 120、 130、 140、 Pl、 P2、 N3、 N4、 N5、 N5'、 P31、 P5、 N30、 N23、 N24:晶體管
150:前級(jí)反相器 160:后級(jí)反相器
27、 28、 300、 920:邏輯單元 910:電壓產(chǎn)生器
930: CMOS反相器。
權(quán)利要求
1.一種位準(zhǔn)移位器，由下列元件所組成第一晶體管與第二晶體管，所述第一與第二晶體管的第一端均耦接至第一供應(yīng)電壓；第三晶體管與第四晶體管，所述第三與第四晶體管的控制端分別接收第一輸入信號(hào)與第二輸入信號(hào)，所述第三晶體管的第一端耦接至所述第二晶體管的控制端，所述第四晶體管的第一端耦接至所述第一晶體管的控制端，所述第三晶體管的第一端與所述第四晶體管的第一端還分別耦接至所述第一晶體管的第二端與所述第二晶體管的第二端，所述第三與第四晶體管的第二端均耦接至第二供應(yīng)電壓，所述第三晶體管的第一端用以輸出第一輸出信號(hào)，所述第四晶體管的第一端用以輸出第二輸出信號(hào)；以及第五晶體管，所述第五晶體管的第一端耦接至所述第一與第二晶體管其中之一的控制端，所述第五晶體管的控制端耦接至所述第一與第二晶體管的其中的另一控制端，所述第五晶體管的第二端耦接至所述第二供應(yīng)電壓。
2. 根據(jù)權(quán)利要求1所述的位準(zhǔn)移位器，其中，所述第一輸入信號(hào) 與所述第二輸入信號(hào)由邏輯單元所產(chǎn)生，當(dāng)所述邏輯單元被第 三供應(yīng)電壓所驅(qū)動(dòng)時(shí)，所述邏輯單元所豐lr出的所述第一與所述 第二輸入信號(hào)彼此反相；當(dāng)所述邏輯單元不被所述第三供應(yīng)電壓所驅(qū)動(dòng)時(shí)，所述邏輯單元所輸出的所述第一與所述第二輸入 信號(hào)均為低位準(zhǔn)。
3. 根據(jù)權(quán)利要求2所述的位準(zhǔn)移位器，其中，所述第一供應(yīng)電壓 與所述第三供應(yīng)電壓的^立準(zhǔn)不同。
4. 才艮據(jù)4又利要求3所述的位準(zhǔn)移位器，其中，所述第一供應(yīng)電壓 高于所述第三供應(yīng)電壓。
5. 根據(jù)權(quán)利要求1所述的位準(zhǔn)移位器，其中，所述第五晶體管的 第一端耦接至所述第一晶體管的控制端，所述第五晶體管的控 制端耦接至所述第二晶體管的控制端。
6. 才艮據(jù)權(quán)利要求1所述的位準(zhǔn)移位器，其中，所述第五晶體管的 第一端耦接至所述第二晶體管的控制端，所述第五晶體管的控 制端耦接至所述第 一 晶體管的控制端。
7. ^^艮據(jù)^L利要求1所述的位準(zhǔn)移位器，其中，所述第二供應(yīng)電壓 為4妄i也電壓。
8. 根據(jù)權(quán)利要求1所述的位準(zhǔn)移位器，其中，所述第一與第二晶 體管為P型金屬氧化物半導(dǎo)體晶體管，所述第三至第五晶體 管為N型金屬氧化物半導(dǎo)體晶體管。
9. 一種電^各，由下列元件所組成邏輯單元，產(chǎn)生第一輸入信號(hào)與第二輸入信號(hào)；互補(bǔ)式金屬氧化物半導(dǎo)體反相器；位準(zhǔn)移位器，具有輸出端，所述位準(zhǔn)移位器包括第一晶體管與第二晶體管，所述第一與第二晶體管的第 一端均壽禹4妄至第一供應(yīng)電壓；第三晶體管與第四晶體管，所述第三與第四晶體管的控 制端分別接收所述第 一輸入信號(hào)與所述第二輸入信號(hào)，所述第 三晶體管的第 一端耦接至所述第二晶體管的控制端，所述第四 晶體管的第 一端耦接至所述第 一晶體管的控制端，所述第三晶 體管的第 一端與所述第四晶體管的第 一端還分別耦接至所述第 一晶體管的第二端與所述第二晶體管的第二端，所述第三與 第四晶體管的第二端均耦接至第二供應(yīng)電壓，所述第三晶體管的第 一端用以輸出第 一輸出信號(hào)，所述第四晶體管的第 一端用 以輸出第二輸出信號(hào)至所述第二反相器，所述第四晶體管的第一端或所述第三晶體管的第一端作為所述輸出端；及第五晶體管，所述第五晶體管的第一端耦接至所述第一 與第二晶體管其中之一的控制端，所述第五晶體管的控制端耦接至所述第 一與第二晶體管的其中的另 一控制端，所述第五晶體管的第二端耦4妄至所述第二供應(yīng)電壓；以及電壓產(chǎn)生器，用以接收所述第一供應(yīng)電壓，并產(chǎn)生第三 供應(yīng)電壓，所述第三供應(yīng)電壓l命入至所述邏輯單元；其中，當(dāng)所述邏輯單元由所述第三供應(yīng)電壓所驅(qū)動(dòng)時(shí)， 所述第一與所述第二輸入信號(hào)彼此反相，具有高位準(zhǔn)的所述第 一輸入信號(hào)或所述第二輸入信號(hào)的位準(zhǔn)實(shí)質(zhì)上為所述第三供 應(yīng)電壓的^f立準(zhǔn)；其中，當(dāng)所述邏輯單元不^C所述第三供應(yīng)電壓所驅(qū)動(dòng)時(shí)， 所述邏輯單元所輸出的所述第 一與所述第二輸入信號(hào)均為低 位準(zhǔn)；其中，所述位準(zhǔn)移位器的所述輸出端與所述CMOS反相 器電性連接。
10. 根據(jù)權(quán)利要求9所述的電路，其中，所述第一供應(yīng)電壓與所述 第三供應(yīng)電壓的^立準(zhǔn)不同。
全文摘要
一種位準(zhǔn)移位器，由第一至第五晶體管所組成。第一與第二晶體管的第一端均耦接至第一供應(yīng)電壓。第三與第四晶體管的控制端分別接收第一與第二輸入信號(hào)。第三與第四晶體管的第一端分別耦接至第二與第一晶體管的控制端。第三與第四晶體管的第一端并分別耦接至第一與第二晶體管的第二端。第三與第四晶體管的第二端均耦接至第二供應(yīng)電壓。第三與第四晶體管的第一端分別輸出第一與第二輸出信號(hào)。第五晶體管的第一端與控制端耦接至第一與第二晶體管其中之一與其中的另一的控制端。第五晶體管的第二端耦接至第二供應(yīng)電壓。
文檔編號(hào)H03K19/0185GK101567686SQ20081009462
公開(kāi)日2009年10月28日 申請(qǐng)日期2008年4月24日 優(yōu)先權(quán)日2008年4月24日
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