專利名稱：延遲電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種延遲電路，具體地講， 一種防止電流流過驅(qū)動電 路的延遲電路。
背景技術(shù)：
用于驅(qū)動例如電動機(jī)的負(fù)載的驅(qū)動電路通常配備有延遲電路以防止電流流過驅(qū)動電路。圖4顯示了現(xiàn)有技術(shù)中的驅(qū)動電路400。驅(qū)動電 路400包括由延遲電路402a和402b以及反相器INVl和INV2構(gòu)成的直通 電流防止電路401和CMOS晶體管(PMOS晶體管Pl和NMOS晶體管 Nl) 。 CMOS晶體管被連接到直通電流防止電路401，并被連接在電源 電位和地電位之間。此外，例如電動機(jī)的負(fù)載(未示出)連接到CMOS 晶體管的輸出OUT。延遲電路402a輸出延遲信號，所述延遲信號的上升沿從通過反相 器INVl提供的輸入信號IN的上升沿被延遲(參看圖5中的延遲電路402a 的輸出)。此外，延遲電路402b輸出延遲信號，所述延遲信號的上升 沿從輸入信號IN的上升沿被延遲(參看圖5中的延遲電路402b的輸出)。 當(dāng)將從反相器INV2輸出的處于"高"電平的第一延遲信號輸入到PMOS 晶體管P1的柵極時，PM0S晶體管P1變成截止?fàn)顟B(tài)。同時，將處于"低" 電平的第二延遲信號輸入到NM0S晶體管N1的柵極，NM0S晶體管N1 處于截止?fàn)顟B(tài)。即，驅(qū)動電路400通過延遲電路402a和402b建立了PMOS 晶體管P1和NM0S晶體管N1二者同時變成截止?fàn)顟B(tài)的情況(參看圖5中 的tl-t2和t3-t4)，從而防止從電源電位VDD到地電位的直通電流，否 則在PM0S晶體管P1和NM0S晶體管N1同時變成導(dǎo)通狀態(tài)時，該直通電 流可能出現(xiàn)。圖6顯示了現(xiàn)有技術(shù)中的延遲電路402的內(nèi)部結(jié)構(gòu)。延遲電路402 由相互連接的多個上升沿延遲電路403構(gòu)成。上升沿延遲電路403中的 每一個例如通過連接若干反相器來建立期望的延遲時間，每一個反相 器由PMOS晶體管和NMOS晶體管構(gòu)成(參看圖7)。公開號為10-13207的日本未審查專利公開了一種延遲電路(直通 電流防止電路)，該延遲電路通過基于提供到外部時鐘輸入端CK的時 鐘信號控制相互連接的若干觸發(fā)電路的操作來產(chǎn)生期望的延遲時間 (參看圖8)。然而，在圖6的延遲電路中，例如，在多個裝置中最終延遲時間可 能存在差異(或自期望值的偏離)。即，在多個上升沿延遲電路403a-403n 中的晶體管可能存在在制造工藝中引起的工藝差異。從而，上升沿延 遲電路403在其延遲時間可能彼此存在差異。因此，現(xiàn)有技術(shù)中的延遲 電路的最終延遲時間存在差異(或自期望值的偏離)。發(fā)明內(nèi)容在一個實(shí)施例中，產(chǎn)生并輸出從輸入信號延遲的延遲信號的延遲 電路包括基準(zhǔn)脈沖產(chǎn)生電路，響應(yīng)于輸入信號的輸入產(chǎn)生基準(zhǔn)脈沖 序列，該基準(zhǔn)脈沖產(chǎn)生電路具有包含用以確定基準(zhǔn)脈沖之間的時間間 隔的延遲部分的反饋電路；計(jì)數(shù)器，基于基準(zhǔn)時鐘輸出計(jì)數(shù)信號，該 計(jì)數(shù)器接收由基準(zhǔn)脈沖產(chǎn)生電路產(chǎn)生的基準(zhǔn)脈沖序列作為基準(zhǔn)時鐘； 以及延遲信號輸出電路，基于輸入信號和計(jì)數(shù)信號產(chǎn)生并輸出延遲信 號。根據(jù)本發(fā)明的一個實(shí)施例，由基準(zhǔn)脈沖產(chǎn)生電路產(chǎn)生的基準(zhǔn)脈沖 序列輸入到計(jì)數(shù)器作為基準(zhǔn)時鐘，由此延遲電路能夠基于輸入信號和 計(jì)數(shù)信號產(chǎn)生并輸出延遲信號，其中該基準(zhǔn)脈沖產(chǎn)生電路包括確定基 準(zhǔn)脈沖之間的時間間隔的延遲部分。根據(jù)一方面，本發(fā)明提供一種能夠減小延遲時間差異的延遲電路。


從下面結(jié)合附圖對特定優(yōu)選實(shí)施例的描述，本發(fā)明的以上和其他目的、優(yōu)點(diǎn)和特點(diǎn)將更顯而易見，其中圖l是顯示了根據(jù)本發(fā)明的第一實(shí)施例的延遲電路的框圖； 圖2是顯示了根據(jù)本發(fā)明第一實(shí)施例的延遲電路中的各個點(diǎn)的波形的時序圖；圖3是顯示了根據(jù)本發(fā)明第二實(shí)施例的延遲電路的框圖； 圖4是顯示了現(xiàn)有技術(shù)中由延遲電路構(gòu)成的直通電流防止電路的框圖；圖5是顯示了在現(xiàn)有技術(shù)中的直通電流防止電路中在各個點(diǎn)的波 形的時序圖；圖6顯示了現(xiàn)有技術(shù)中的延遲電路的內(nèi)部結(jié)構(gòu)；圖7顯示了在現(xiàn)有技術(shù)中延遲電路中的上升沿延遲電路的內(nèi)部結(jié) 構(gòu)；以及圖8是顯示了現(xiàn)有技術(shù)中的延遲電路的框圖。
具體實(shí)施方式
現(xiàn)在將在這里參照示例性實(shí)施例描述本發(fā)明。本領(lǐng)域的技術(shù)人員 應(yīng)當(dāng)明白，可通過使用本發(fā)明的教導(dǎo)實(shí)現(xiàn)許多可替換的實(shí)施例，并且 本發(fā)明不限于為了解釋目的而示出的實(shí)施例。第一實(shí)施例以下將參照附圖來解釋本發(fā)明的實(shí)施例。圖1是顯示了根據(jù)本發(fā) 明的第一實(shí)施例的延遲電路100的框圖。如圖1所示，根據(jù)本實(shí)施例 的延遲電路100包括基準(zhǔn)脈沖產(chǎn)生電路10、計(jì)數(shù)器20、延遲信號輸出 電路30和復(fù)位信號輸出電路40。基準(zhǔn)脈沖產(chǎn)生電路IO具有反饋電路11，該反饋電路11包含用于確定基準(zhǔn)脈沖之間的時間間隔的延遲部分，并響應(yīng)于輸入信號產(chǎn)生基 準(zhǔn)脈沖序列。反饋電路ll通過使用基于在產(chǎn)生基準(zhǔn)脈沖的過程中在延 遲部分產(chǎn)生的延遲脈沖序列的信號、基于從延遲信號輸出電路30 (稍 后解釋)輸出的延遲信號而產(chǎn)生的信號和輸入信號來執(zhí)行計(jì)算，并將計(jì)算結(jié)果提供到延遲部分。計(jì)數(shù)器20接收由基準(zhǔn)脈沖產(chǎn)生電路10產(chǎn)生的基準(zhǔn)脈沖序列作為基準(zhǔn)時鐘，并基于該基準(zhǔn)時鐘的輸出計(jì)數(shù)信號。延遲信號輸出電路30基于輸入信號和從計(jì)數(shù)器20輸出的計(jì)數(shù)信號產(chǎn) 生并輸出延遲信號。復(fù)位信號輸出電路40將基于從延遲信號輸出電路 30輸出的延遲信號而產(chǎn)生的復(fù)位信號輸出到計(jì)數(shù)器20。以下參照圖1 來解釋每一部件的細(xì)節(jié)?；鶞?zhǔn)脈沖產(chǎn)生電路10具有反饋電路11、上升單觸發(fā)電路4和下 降單觸發(fā)電路5。而且，反饋電路11由反相器INV、 NAND (與非) 電路1、計(jì)算電路(以下稱為"AND (與)電路")2和延遲部分(以 下稱為"上升沿延遲電路")3構(gòu)成。反相器INV將從延遲信號輸出電路30 (稍后解釋)輸出的延遲信 號OUT的電平反相，并將結(jié)果信號輸出到NAND電路1。 NAND電路 1計(jì)算并輸出從上升單觸發(fā)電路4輸出的信號DS和來自反相器INV的 反相延遲信號OUT的反相邏輯積。計(jì)算電路2計(jì)算輸入信號IN和從 NAND電路1輸出的信號的邏輯積，并輸出結(jié)果信號作為輸入脈沖序 列(以下稱為"信號DIN")。上升沿延遲電路3產(chǎn)生并輸出延遲脈 沖序列(以下稱為"信號DOUT")，該延遲脈沖序列的上升沿從自 計(jì)算電路2輸出的信號DIN的上升沿被延遲。上升單觸發(fā)電路4產(chǎn)生信號DS，該信號DS與從上升沿延遲電路 3輸出的信號DOUT的上升沿同步上升，并具有預(yù)定的脈沖寬度。該 信號DS輸入到NAND電路1和下降單觸發(fā)電路5。下降單觸發(fā)電路5 產(chǎn)生信號DSB，該信號DSB與信號DS的下降沿同步上升，并具有預(yù) 定的脈沖寬度。順便提及，盡管在本實(shí)施例中將由上升單觸發(fā)電路4產(chǎn)生的信號DS輸入到NAND電路1，但是，在其他實(shí)施例中，可將由上升沿延遲 電路3產(chǎn)生的信號DOUT或信號DSB，而不是信號DS，輸入到NAND 電路l。此外，在本實(shí)施例中，將與下降單觸發(fā)電路5產(chǎn)生的基準(zhǔn)脈沖 序列相應(yīng)的信號DSB輸入到計(jì)數(shù)器20 (稍后解釋)作為基準(zhǔn)時鐘，在 其他實(shí)施例，可將由上升沿延遲電路3產(chǎn)生的信號DOUT或由上升單 觸發(fā)電路4產(chǎn)生的信號DS，而不是信號DSB，輸入到計(jì)數(shù)器20作為 基準(zhǔn)時鐘。計(jì)數(shù)器20具有D型觸發(fā)電路DFF1-DFF3。 D型觸發(fā)電路輸出與 在輸入從下降單觸發(fā)電路5輸出的信號DSB作為基準(zhǔn)時鐘時輸入的輸 入值相同的值。由下降單觸發(fā)電路5產(chǎn)生的信號DSB輸入到每個D型 觸發(fā)電路DFF1-DFF3 (以下簡稱為"DFF電路")的時鐘輸入端CK。 向DFF電路DFF1的輸入D持續(xù)提供"高"電平信號。此外，DFF電 路DFF1的輸出Q連接到DFF電路DFF2的輸入D，而且DFF電路DFF2 的輸出Q連接到DFF電路DFF3的輸入D。此外，計(jì)數(shù)信號Dl-D3從 DFF電路DFF1-DFF3的各個輸出被輸出，并被輸入到延遲信號輸出電 路30 (稍后解釋)。此外，復(fù)位信號輸出電路40的輸出(稍后解釋) 連接到每個DFF電路DFF1-DFF3的復(fù)位R。延遲信號輸出電路30由AND電路6構(gòu)成。AND電路6計(jì)算輸入 信號IN和從DFF電路DFF1-DFF3輸出的計(jì)數(shù)信號Dl-D3的邏輯積， 并輸出結(jié)果信號作為延遲信號OUT。復(fù)位信號輸出電路40具有下降單觸發(fā)電路7以及OR (或)電路 0R。下降單觸發(fā)電路7將脈沖信號輸出到OR電路OR，該脈沖信號與 從AND電路6輸出的信號的下降沿同步上升并具有預(yù)定的脈沖寬度。 OR電路OR計(jì)算在復(fù)位端RT提供的信號和從下降單觸發(fā)電路7輸出 的信號的邏輯和，并將結(jié)果信號輸出到DFF電路DFF1-DFF3的復(fù)位R作為復(fù)位信號。圖2是顯示了在圖1中顯示的延遲電路100中的各個點(diǎn)的波形的時序圖。以下將參照圖1和圖2來詳細(xì)解釋根據(jù)本實(shí)施例的延遲電路 100的操作。首先，以下解釋基準(zhǔn)脈沖產(chǎn)生電路IO的操作。當(dāng)延遲電路100開 始操作時，來自反相器INV的"高"電平信號和從上升單觸發(fā)電路4 輸出的處于"低"電平的信號DS輸入到NAND電路1，其中該反相器 INV將處于"低"電平的延遲信號OUT反相成"高"電平。從而，NAND 電路1輸出"高"電平信號。因此，當(dāng)處于"高"電平的輸入信號IN 輸入到計(jì)算電路2時，計(jì)算電路2將處于"高"電平的信號DIN輸出 到上升沿延遲電路3 (參看圖2中的tl)。上升沿延遲電路3輸出信號DOUT，該信號DOUT的上升沿從輸 入的信號DIN的上升沿被延遲(參看圖2中的t2)。該延遲的量確定 由上升沿延遲電路3產(chǎn)生的基準(zhǔn)脈沖之間的時間間隔。處于"高"電 平的信號DOUT輸入到上升單觸發(fā)電路4。上升單觸發(fā)電路4產(chǎn)生信 號DS，該信號DS與從上升沿延遲電路3輸出的信號DOUT的上升沿 同步上升(參看圖2中的t2)。處于"高"電平的信號DS輸入到NAND電路1。即，處于"高" 電平的信號DS和通過反相器INV被反相成"高"電平的反相延遲信 號OUT輸入到NAND電路1。從而，NAND電路1將"低"電平信號 輸出到計(jì)算電路2。因此，從信號DS的上升沿開始在由NAND電路1 和計(jì)算電路2的內(nèi)部電路延遲所引起的延遲之后，信號DIN變成"低" 電平(參看圖2中的t2和t3)。然后，從上升沿延遲電路3輸出的信 號DOUT與處于"低"電平的輸入信號DIN同步下降(參看圖2中的 t3)。然后，處于"高"電平的信號DS在預(yù)定的時間段之后變成"低"電平(參看圖2中的t4)。處于"低"電平的該信號DS輸入到NAND 電路1。即，處于"低"電平的該信號DS和通過反相器INV反相成"高" 電平的反相延遲信號OUT輸入到NAND電路1。從而，NAND電路1 將"高"電平信號輸出到計(jì)算電路2。因此，從信號DS的下降沿開始 在由NAND電路1和計(jì)算電路2的內(nèi)部電路延遲所引起的延遲之后， 計(jì)算電路2輸出處于"高"電平的信號DIN (參看圖2中的t5)。然 后，當(dāng)處于"高"電平的信號DIN輸入到上升沿延遲電路3時，上升 沿延遲電路3輸出信號DOUT，該信號DOUT的上升沿從輸入信號DIN 的上升沿被延遲(參看圖2中的t6)。上升單觸發(fā)電路4產(chǎn)生與延遲 信號DOUT的上升沿同步上升的信號DS。下降單觸發(fā)電路5輸出信號DSB，該信號DSB與由上升單觸發(fā)電 路4產(chǎn)生的信號DS的下降沿同步上升，并在預(yù)定的時間段之后下降。 如上所述，由下降單觸發(fā)電路5產(chǎn)生的信號DSB輸入到每一個DFF電 路DFF1-DFF3的時鐘輸入端CK作為基準(zhǔn)時鐘?；鶞?zhǔn)脈沖產(chǎn)生電路IO可通過重復(fù)這些動作產(chǎn)生基準(zhǔn)脈沖序列。此 外，由上升沿延遲電路3確定基準(zhǔn)脈沖之間的間隔。S卩，由上升沿延 遲電路3產(chǎn)生的信號DOUT距信號DIN的延遲量越大，基準(zhǔn)脈沖之間 的間隔變得越長。當(dāng)基準(zhǔn)脈沖之間的時間間隔變得較長時，因?yàn)閺挠?jì) 數(shù)器(稍后解釋)輸出的計(jì)數(shù)信號的輸出時序被延遲，延遲電路100 能夠輸出距輸入信號IN有較大延遲的延遲信號OUT。接著，以下解釋計(jì)數(shù)器20的操作。向DFF電路DFF1的輸入D 持續(xù)提供"高"電平信號。因此，當(dāng)將從下降單觸發(fā)電路5輸出的信 號DSB輸入到時鐘輸入端CK時，DFF電路DFF1從輸出Q輸出處于 "高"電平的計(jì)數(shù)信號D1 (參看圖2中的t4)。處于"高"電平的計(jì) 數(shù)信號Dl輸入到DFF電路DFF2的輸入D。因此，當(dāng)將信號DSB輸 入到時鐘輸入端CK時，DFF電路DFF2從輸出Q輸出處于"高"電平的計(jì)數(shù)信號D2 (參看圖2中的t7)。處于"高"電平的計(jì)數(shù)信號D2輸入到DFF電路DFF3的輸入D。 因此，當(dāng)將信號DSB輸入到時鐘輸入端CK時，DFF電路DFF3從輸 出Q輸出處于"高"電平的計(jì)數(shù)信號D3 (參看圖2中的t8)。接著，以下解釋延遲信號輸出電路30的操作。從DFF電路 DFF1-DFF3輸出的計(jì)數(shù)信號Dl-D3輸入到AND電路6。艮卩，輸入信號 IN和計(jì)數(shù)信號Dl-D3輸入到AND電路6。 AND電路6計(jì)算輸入的信 號的邏輯積，并產(chǎn)生延遲信號OUT。因此，AND電路6輸出延遲信號 OUT，該延遲信號OUT與計(jì)數(shù)信號D3的上升沿同步上升并且與輸入 信號IN的下降沿同步下降(參看圖2中的t8-t9)。以這種方式，延遲 電路100能夠輸出延遲信號OUT，該延遲信號OUT的上升沿從輸入信 號IN的上升沿被延遲(參看圖2中的tl-t8)。注意，不必將所有的計(jì) 數(shù)信號Dl-D3都輸入到AND電路6，而是可單獨(dú)將計(jì)數(shù)信號D3輸入 到AND電路6。然后，延遲信號OUT輸入到復(fù)位信號輸出電路40內(nèi)的下降單觸 發(fā)電路7。下降單觸發(fā)電路的輸出與延遲信號OUT的下降沿同步上升。 從下降單觸發(fā)電路輸出的處于"高"電平信號輸入到OR電路OR。因 此，OR電路OR將復(fù)位信號輸出到每個DFF電路DFF1-DFF3的復(fù)位 端RT?；谠搹?fù)位信號的輸入來復(fù)位DFF電路DFF1-DFF3。此外， 還可由復(fù)位信號輸出電路40，例如通過在復(fù)位信號輸入端RT提供"高" 電平信號，來產(chǎn)生復(fù)位信號。如上所述，在本實(shí)施例中，上升沿延遲電路3產(chǎn)生信號OUT，該 信號OUT的上升沿從信號DIN的上升沿被延遲，該信號DIN基于輸 入信號IN和從NAND電路1輸出的信號的輸入而產(chǎn)生。然后，響應(yīng)于 該信號DOUT而產(chǎn)生的信號DSB輸入到計(jì)數(shù)器20內(nèi)的觸發(fā)電路作為 基準(zhǔn)時鐘信號以控制計(jì)數(shù)器20的操作。觸發(fā)電路輸出計(jì)數(shù)信號Dl-D3，在將信號DSB輸入到時鐘輸入端CK作為基準(zhǔn)時鐘時，該計(jì)數(shù)信號Dl-D3將變成"高"電平狀態(tài)。延遲信號輸出電路30能夠通過計(jì)算所 述計(jì)數(shù)信號Dl-D3和輸入信號IN的邏輯積輸出延遲信號OUT,該延 遲信號OUT的轉(zhuǎn)變(transition)從輸入信號IN的轉(zhuǎn)變延遲。即，在本 實(shí)施例中，由基準(zhǔn)脈沖產(chǎn)生電路IO產(chǎn)生的基準(zhǔn)脈沖序列輸入到計(jì)數(shù)器 作為基準(zhǔn)時鐘，從而延遲電路100能夠輸出延遲信號OUT,該延遲信 號OUT的轉(zhuǎn)變從輸入信號IN的轉(zhuǎn)變延遲，該基準(zhǔn)脈沖產(chǎn)生電路10包 含確定基準(zhǔn)脈沖之間的時間間隔的上升沿延遲電路3。此外，通過將由 上升單觸發(fā)電路4產(chǎn)生的信號DS反饋到反饋電路11，能夠產(chǎn)生單個 上升延遲電路3的延遲時間的3倍(觸發(fā)電路的數(shù)量)的延遲時間。 此外，盡管在本實(shí)施例中計(jì)數(shù)器20由三個觸發(fā)電路構(gòu)成，但在其他實(shí) 施例中，還可通過增加觸發(fā)電路的數(shù)量來增加延遲時間。此外，由于根據(jù)本實(shí)施例的延遲電路100具有單個上升沿延遲電 路3，單位延遲時間，即每個上升沿延遲電路的延遲時間未改變。因此， 可減小最終延遲時間的差異。此外，在需要大的延遲時間時，現(xiàn)有技術(shù)中的延遲電路通過連接 若干上升沿延遲電路來產(chǎn)生延遲。因此，在現(xiàn)有技術(shù)中需要用于延遲 電路的大的布圖面積，從而增加了芯片大小。同時，根據(jù)本實(shí)施例的 延遲電路100能夠用單個上升沿延遲電路3產(chǎn)生是一個延遲電路的延 遲時間若干倍的延遲時間。從而，能夠減小布圖面積。此外，根據(jù)本 實(shí)施例的延遲電路100能夠用單個上升沿延遲電路產(chǎn)生期望的延遲時 間(即，是一個延遲電路的延遲時間的N倍)。從而，能夠在圖5所 示的現(xiàn)有技術(shù)中的tl到t2之間，或t3到t4之間確實(shí)建立截止?fàn)顟B(tài)。 因此，例如，當(dāng)將延遲電路100連接到CMOS晶體管時，確實(shí)能夠建 立截止?fàn)顟B(tài)，在該截止?fàn)顟B(tài)期間，PMOS晶體管和NMOS晶體管二者 同時為截止?fàn)顟B(tài)。因此，確實(shí)能夠防止電流從電源電位流向地電位， 否則在PMOS晶體管和NMOS晶體管同時變成導(dǎo)通狀態(tài)時，該電流可 能出現(xiàn)。此外，在圖8顯示的現(xiàn)有技術(shù)的直通電流防止電路80中，基于輸
入到時鐘輸入端CK的時鐘信號控制相互連接的若干觸發(fā)器的操作(參 看圖8)。因此，現(xiàn)有技術(shù)中的電流防止電路80需要外部時鐘產(chǎn)生電 路以產(chǎn)生輸入到時鐘輸入端CK的時鐘信號。同時，在本實(shí)施例中，響 應(yīng)于輸入信號IN在內(nèi)部產(chǎn)生的基準(zhǔn)脈沖序列用作基準(zhǔn)時鐘。因此，延 遲電路100不需要任何外部時鐘信號，因此，不需要外部時鐘產(chǎn)生電 路。
此外，復(fù)位信號輸出電路40將復(fù)位信號轉(zhuǎn)發(fā)到每個DFF電路的 復(fù)位端，該復(fù)位信號與從延遲信號輸出電路30的延遲信號OUT的下 降沿同步產(chǎn)生。因此，能夠在延遲信號OUT從"高"電平狀態(tài)改變成 "低"電平狀態(tài)的時刻，復(fù)位計(jì)數(shù)器內(nèi)的多個觸發(fā)電路。此外，還可 能例如通過向復(fù)位信號輸入端RT提供"高"電平信號來復(fù)位DFF電 路。
第二實(shí)施例
圖3是顯示了根據(jù)本發(fā)明的第二實(shí)施例的延遲電路200的框圖。 順便提及，在圖3中，將相同的符號分配給與圖1中的部件和結(jié)構(gòu)相 同的部件和結(jié)構(gòu)，并省略它們的詳細(xì)解釋。在第一實(shí)施例中，計(jì)數(shù)器 20由DFF電路DFF1-DFF3構(gòu)成。與此相對，在本實(shí)施例的延遲電路 200中，計(jì)數(shù)器50由多個DFF電路DFFl-DFFn (n是大于1的整數(shù)) 構(gòu)成。此外，延遲電路200包括連接在計(jì)數(shù)器50和延遲信號輸出電路 30之間的選擇器8，該計(jì)數(shù)器50與第一實(shí)施例的延遲電路100中的計(jì) 數(shù)器20相對應(yīng)。注意，除了計(jì)數(shù)器50和新添加的選擇器8的結(jié)構(gòu)和 操作之外，根據(jù)本實(shí)施例的延遲電路200的結(jié)構(gòu)和操作與根據(jù)第一實(shí) 施例的延遲電路100的結(jié)構(gòu)和操作相同。因此，以下僅解釋計(jì)數(shù)器50 和新添加的選擇器8的結(jié)構(gòu)和操作。
計(jì)數(shù)器50由多個DFF電路DFFl-DFFn構(gòu)成。由下降單觸發(fā)電路5產(chǎn)生的信號DSB輸入到DFF電路DFFl-DFFn中的每一個作為基準(zhǔn) 時鐘,向DFF電路DFFl的輸入D持續(xù)提供"高"電平信號。此外， DFF電路DFFl的輸出Q連接到DFF電路DFF2的輸入D， DFF電路 DFF2的輸出Q連接到DFF電路DFF3的輸入D。而且，DFF電路DFF (n-1)的輸出Q連接到DFF電路DFFn的輸入D。此外，將計(jì)數(shù)信號 Dl-Dn從DFF電路DFFl-DFFn的各個輸出Q輸出到選擇器8。此夕卜， 復(fù)位信號輸出電路40的輸出連接到每個DFF電路DFFl-DFFn的復(fù)位 R。
選擇器8接收從多個DFF電路DFFl-DFFn輸出的計(jì)數(shù)信號 Dl-Dn。而且，選擇器8基于提供給選擇器8的選擇信號從計(jì)數(shù)信號 Dl-Dn選擇一個計(jì)數(shù)信號，并將其輸出到延遲信號輸出電路30。以這 種方式，延遲電路200能夠輸出延遲信號OUT，該延遲信號OUT的上 升沿從輸入信號IN的上升沿被延遲。
如上所述，在本實(shí)施例中，選擇器8設(shè)置在由多個DFF電路 DFFl-DFFn構(gòu)成的計(jì)數(shù)器50和延遲信號輸出電路30之間。然后，選 擇器8基于選擇信號從計(jì)數(shù)信號Dl-Dn選擇一個計(jì)數(shù)信號，并將其輸 出到延遲信號輸出電路30。因此，延遲信號輸出電路30能夠通過計(jì)算 輸入信號IN和由選擇器8所選擇的一個計(jì)數(shù)信號的邏輯積來產(chǎn)生延遲 信號OUT。即，在根據(jù)本實(shí)施例的延遲電路200中，盡管使用單個上 升沿延遲電路，但延遲時間量可選自原始延遲時間的1到n倍。
此外，由于基于施加到選擇器8的選擇信號，延遲電路200能夠 產(chǎn)生期望的延遲時間，所以不需要改變電路設(shè)計(jì)，并在設(shè)計(jì)方面具有 高度的靈活性。此外，可例如通過串行接口，外部地建立該選擇信號。 因此，這允許了從裝置的外部建立期望的延遲時間。
顯然，本發(fā)明不限于以上實(shí)施例，而是可在不脫離本發(fā)明的范圍 和精神的情況下修改和改變。例如，盡管在本實(shí)施例中從上升沿延遲電路3產(chǎn)生基準(zhǔn)脈沖序列，但在其他實(shí)施例中，可使用其下降沿從輸 入的信號DIN延遲的下降沿延遲電路來產(chǎn)生基準(zhǔn)脈沖序列。
權(quán)利要求
1.一種產(chǎn)生并且輸出從輸入信號延遲的延遲信號的延遲電路，包括基準(zhǔn)脈沖產(chǎn)生電路，響應(yīng)于所述輸入信號的輸入產(chǎn)生基準(zhǔn)脈沖序列，所述基準(zhǔn)脈沖產(chǎn)生電路具有包含用以確定基準(zhǔn)脈沖之間的時間間隔的延遲部分的反饋電路；計(jì)數(shù)器，基于基準(zhǔn)時鐘輸出計(jì)數(shù)信號，所述計(jì)數(shù)器接收由所述基準(zhǔn)脈沖產(chǎn)生電路產(chǎn)生的所述基準(zhǔn)脈沖序列作為所述基準(zhǔn)時鐘；以及延遲信號輸出電路，基于所述輸入信號和所述計(jì)數(shù)信號產(chǎn)生并且輸出所述延遲信號。
2. 根據(jù)權(quán)利要求l所述的延遲電路，其中，所述延遲部分基于所 述延遲部分輸出的信號距輸入到所述延遲部分的信號的延遲量來確定 所述基準(zhǔn)脈沖之間的時間間隔。
3. 根據(jù)權(quán)利要求l所述的延遲電路，其中，所述延遲部分產(chǎn)生用 于產(chǎn)生所述基準(zhǔn)脈沖序列的延遲脈沖序列；并且所述反饋電路還包括計(jì)算電路，所述計(jì)算電路將基于所述延遲信 號和所述延遲脈沖序列產(chǎn)生的信號與所述輸入信號的邏輯積輸出到所 述延遲部分。
4. 根據(jù)權(quán)利要求2所述的延遲電路，其中，所述延遲部分產(chǎn)生用 于產(chǎn)生所述基準(zhǔn)脈沖序列的延遲脈沖序列；并且所述反饋電路還包括計(jì)算電路，所述計(jì)算電路將基于所述延遲信 號和所述延遲脈沖序列產(chǎn)生的信號與所述輸入信號的邏輯積輸出到所 述延遲部分。
5. 根據(jù)權(quán)利要求3所述的延遲電路，其中，所述延遲部分通過將 從自所述計(jì)算電路輸入的信號延遲所述時間間隔的延遲脈沖反饋到所述計(jì)算電路，來使所述計(jì)算電路產(chǎn)生具有所述時間間隔的輸入脈沖序 列，并輸出從所述輸入脈沖序列延遲的所述延遲脈沖序列。
6. 根據(jù)權(quán)利要求l所述的延遲電路，其中，所述計(jì)數(shù)器具有用以 產(chǎn)生所述計(jì)數(shù)信號的多個觸發(fā)電路，每個所述計(jì)數(shù)信號由第一邏輯值 和與所述第一邏輯值不同的第二邏輯值構(gòu)成；并且所述多個觸發(fā)電路將所述計(jì)數(shù)信號輸出到所述延遲信號輸出電 路，并且所述計(jì)數(shù)信號依據(jù)所述基準(zhǔn)脈沖序列的輸入以相互不同的時 序從所述第一邏輯值改變成所述第二邏輯值。
7. 根據(jù)權(quán)利要求2所述的延遲電路，其中，所述計(jì)數(shù)器具有用以 產(chǎn)生所述計(jì)數(shù)信號的多個觸發(fā)電路，每個所述計(jì)數(shù)信號由第一邏輯值 和與所述第一邏輯值不同的第二邏輯值構(gòu)成；并且所述多個觸發(fā)電路將所述計(jì)數(shù)信號輸出到所述延遲信號輸出電 路，并且所述計(jì)數(shù)信號依據(jù)所述基準(zhǔn)脈沖序列的輸入以相互不同的時 序從所述第一邏輯值改變成所述第二邏輯值。
8. 根據(jù)權(quán)利要求3所述的延遲電路，其中，所述計(jì)數(shù)器具有用以 產(chǎn)生所述計(jì)數(shù)信號的多個觸發(fā)電路，每個所述計(jì)數(shù)信號由第一邏輯值 和與所述第一邏輯值不同的第二邏輯值構(gòu)成；并且所述多個觸發(fā)電路將所述計(jì)數(shù)信號輸出到所述延遲信號輸出電 路，并且所述計(jì)數(shù)信號依據(jù)所述基準(zhǔn)脈沖序列的輸入以相互不同的時 序從所述第一邏輯值改變成所述第二邏輯值。
9. 根據(jù)權(quán)利要求4所述的延遲電路，其中，所述計(jì)數(shù)器具有用以 產(chǎn)生所述計(jì)數(shù)信號的多個觸發(fā)電路，每個所述計(jì)數(shù)信號由第一邏輯值 和與所述第一邏輯值不同的第二邏輯值構(gòu)成；并且所述多個觸發(fā)電路將所述計(jì)數(shù)信號輸出到所述延遲信號輸出電 路，并且所述計(jì)數(shù)信號依據(jù)所述基準(zhǔn)脈沖序列的輸入以相互不同的時 序從所述第一邏輯值改變成所述第二邏輯值。
10. 根據(jù)權(quán)利要求l所述的延遲電路，其中，所述延遲信號輸出電 路基于所述輸入信號和所述計(jì)數(shù)信號的邏輯積產(chǎn)生所述延遲信號。
11. 根據(jù)權(quán)利要求2所述的延遲電路，其中，所述延遲信號輸出電 路基于所述輸入信號和所述計(jì)數(shù)信號的邏輯積產(chǎn)生所述延遲信號。
12. 根據(jù)權(quán)利要求3所述的延遲電路，其中，所述延遲信號輸出電路基于所述輸入信號和所述計(jì)數(shù)信號的邏輯積產(chǎn)生所述延遲信號。
13. 根據(jù)權(quán)利要求l所述的延遲電路，還包括復(fù)位信號輸出電路，其基于所述延遲信號產(chǎn)生復(fù)位信號，并且將產(chǎn)生的復(fù)位信號輸出到所述計(jì)數(shù)器。
14. 根據(jù)權(quán)利要求2所述的延遲電路，還包括復(fù)位信號輸出電路，其基于所述延遲信號產(chǎn)生復(fù)位信號，并且將產(chǎn)生的復(fù)位信號輸出到所述計(jì)數(shù)器。
15. 根據(jù)權(quán)利要求3所述的延遲電路，還包括復(fù)位信號輸出電路， 其基于所述延遲信號產(chǎn)生復(fù)位信號，并且將產(chǎn)生的復(fù)位信號輸出到所 述計(jì)數(shù)器。
16. 根據(jù)權(quán)利要求4所述的延遲電路，還包括復(fù)位信號輸出電路， 其基于所述延遲信號產(chǎn)生復(fù)位信號，并且將產(chǎn)生的復(fù)位信號輸出到所 述計(jì)數(shù)器。
17. 根據(jù)權(quán)利要求l所述的延遲電路，還包括:選擇器，其基于選 擇信號從自所述計(jì)數(shù)器輸出的多個計(jì)數(shù)信號選擇一個計(jì)數(shù)信號，并且將選擇的計(jì)數(shù)信號輸出到所述延遲信號輸出電路。
18. 根據(jù)權(quán)利要求2所述的延遲電路，還包括選擇器，其基于選 擇信號從自所述計(jì)數(shù)器輸出的多個計(jì)數(shù)信號選擇一個計(jì)數(shù)信號，并且 將選擇的計(jì)數(shù)信號輸出到所述延遲信號輸出電路。
19. 根據(jù)權(quán)利要求3所述的延遲電路，還包括選擇器，其基于選 擇信號從自所述計(jì)數(shù)器輸出的多個計(jì)數(shù)信號選擇一個計(jì)數(shù)信號，并且 將選擇的計(jì)數(shù)信號輸出到所述延遲信號輸出電路。
20. 根據(jù)權(quán)利要求4所述的延遲電路，還包括選擇器，其基于 選擇信號從自所述計(jì)數(shù)器輸出的多個計(jì)數(shù)信號選擇一個計(jì)數(shù)信號，并 且將選擇的計(jì)數(shù)信號輸出到所述延遲信號輸出電路。
全文摘要
一種產(chǎn)生并輸出從輸入信號延遲的延遲信號的延遲電路，該延遲電路包括基準(zhǔn)脈沖產(chǎn)生電路，響應(yīng)于輸入信號的輸入產(chǎn)生基準(zhǔn)脈沖序列，該基準(zhǔn)脈沖產(chǎn)生電路具有包含用以確定基準(zhǔn)脈沖之間的時間間隔的延遲部分的反饋電路；計(jì)數(shù)器，基于基準(zhǔn)時鐘輸出計(jì)數(shù)信號，該計(jì)數(shù)器接收由基準(zhǔn)脈沖產(chǎn)生電路產(chǎn)生的基準(zhǔn)脈沖序列作為基準(zhǔn)時鐘；以及延遲信號輸出電路，基于輸入信號和計(jì)數(shù)信號產(chǎn)生并輸出延遲信號。
文檔編號H03K5/135GK101320966SQ20081012540
公開日2008年12月10日 申請日期2008年6月5日 優(yōu)先權(quán)日2007年6月5日
發(fā)明者元結(jié)敏彰 申請人:恩益禧電子股份有限公司