專利名稱：并串轉換器及其實現方法
技術領域：
本發(fā)明涉及集成電路設計領域，尤其涉及一種并串轉換器及其實現方法。
背景技術：
近二十多年以來，隨著電話、傳真、電視等數據傳輸的電子通訊產品的快 速發(fā)展及普及，承載傳輸信號的線路的壓力越來越大。而隨后出現的光纖通訊 具有體積小、容量大和穩(wěn)定性好等特點，且日益獲得人們的青睞。同時，由于 激光技術、光纖技術、微電子技術和計算機技術的發(fā)展和集成，更是直接推動 了光纖通信技術的快速發(fā)展。
現在，光纖網已經成為信息社會的通訊支柱，高速光纖通信系統已經在世 界范圍內進入大規(guī)模建設階段。同時，集成電路在通信系統中也扮演著越來越 重要的角色，轉換器就是一種集成電路。
在目前關于轉換器電路的國內外文獻中，較多的采用非主流工藝，例如，
金屬半導體肖特基結場效應晶體管(MESFET )、雙極接面電晶體(Si-BJT )、 雙極晶體管(HBT)等；同時，隨著互補型金屬氧化物半導體(CMOS， Complementary Metal-Oxide-Semiconductor Transistor )工藝的逐漸發(fā)展成熟,單 端CMOS信號在高速低壓環(huán)境中極容易受串擾、耦合和噪聲等影響，而變得不 穩(wěn)定，所以，在大多數高速集成電路中，重要的數據信號均采用雙端CMOS差 分結構。
目前， 一些基于CMOS工藝的轉換器開始出現，能夠將多位并行輸入數據 轉換為一位串行輸出數據。在通信領域中較常用的CMOS工藝的轉換器可以 將4位低速并行輸入數據并串轉換成1位高速串行輸出數據，或將16位低速并 行輸入數據并串轉換成1位高速串行輸出數據；另外，有些轉換器還具有逆序輸出功能。
但是，由于這些轉換器不能兼容多種工作模式，例如不能兼容4位并串轉
換和16位并串轉換，靈活性不好；另外，這些轉換器的低速串化模塊和高速串 化模塊的電路損耗較大。

發(fā)明內容
有鑒于此，本發(fā)明的主要目的在于提供一種能夠兼容多種工作模式、且電 路損耗小的并串轉換器及其實現方法。
為達到上述目的，本發(fā)明的技術方案是這樣實現的
一種并串轉換器，包括低速串化模塊、傳輸模塊和高速串化模塊，其中
所述傳輸模塊，用于根據模式選擇信號確定當前工作模式，并根據控制信 號確定輸出方式，第一工作模式時，還用于向低速串化模塊和高速串化模塊提 供所述輸出方式；第二工作模式時，向高速串化模塊提供所述輸出方式，并關 閉低速串化模塊，根據設定的高速串化比例將24"位低速并行輸入數據的低22" 位數據輸入緩沖模塊；
所述低速串化模塊，第一工作模式時，用于根據所述輸出方式、并根據設 定的低速串化比例對2"位低速并行輸入數據進行低速串化，得到2211位高速并 行數據；
所述高速串化模塊，第一工作模式時，用于根據所述輸出方式、并根據設 定的高速串化比例對所述22"位高速并行數據進行串化，得到1位高速串行輸出 數據；第二工作模式時，用于根據所述輸出方式及設定的高速串化比例對低22" 位低速并行輸入數據進行串化，得到l位高速串行輸出數據；
其中，n為自然凄史。
以上所述的并串轉換器，所述低速串化模塊包括低速同步電路、低速串 化器和低速時鐘生成電路，其中
所述低速同步電路，第一工作模式時，用于2"位低速并行輸入數據同步后， 得到2411位低速同步并行數據；所述低速串化器，用于根據所述輸出方式、并根據設定的低速串化比例對
所述2411位低速同步并行數據進行低速串化，得到2"位高速并行數據；
所述低速時鐘生成電路，用于分別向低速同步電路和低速串化器提供時鐘信號。
以上所述的并串轉換器，所述傳輸模塊包括逆序控制電路和模式選擇電路，
其中
所述逆序控制電路，第一工作模式下，用于接收2411位低速并行輸入數據， 并根據自身的控制信號確定輸出方式；
所述模式選擇電路，用于根據自身的控制信號確定輸出方式，接收22"位低 速并行輸入數據，并且由第一工作模式切換到第二工作模式時自動關閉低速串 化模塊、或由第二工作模式切換到第一工作模式時自動打開低速串化模塊。
以上所述的并串轉換器，所述高速串化模塊包括高速同步電路、高速串 化器和高速時鐘生成電路，其中
所述高速同步電路，用于對收到的2211位高速并行數據進行同步，得到22n 位高速同步并行數據；
所述高速串化器，用于對所述2"位高速同步并行數據進行串化，得到1 位高速串行輸出數據；
所述高速時鐘生成電路，用于分別向高速同步電路和高速串化器提供時鐘 信號。
以上所述的并串轉換器，還包括與所述高速串化模塊相連的緩沖模塊，第 二工作模式時，用于對所述低2"位高速并行數據進行緩沖，并將緩沖后的低 22n位數據輸入到高速串化模塊。
以上所述的并串轉換器，所述低速串化模塊包括至少四個低速基本單元， 第一工作模式時，用于分別接收24。位低速并行輸入數據從高位到低位每4位一 組的數據，進行串化后輸出22"位高速并行數據到高速串化模塊；其中，各低速 基本單元共用復位信號和時鐘信號；
所述低速基本單元包括四個同步D觸發(fā)器和三個二選一選擇器，其中，所述同步D觸發(fā)器，用于對收到的每組低速并行數據進行同步；
第一二選一選擇器和第二二選一選擇器，用于接收同步后的兩兩一組的數
據，經選擇后輸出兩位并行數據至第三二選一選擇器；
所述第三二選一選擇器用于對收到的并行數據進行選擇，輸出一位數據。
以上所述的并串轉換器，所述高速串化模塊包括四個同步D觸發(fā)器、一 個高速同步D觸發(fā)器，兩個二選一選擇器、 一個二選一高速選擇器，兩個零級 緩沖器和兩個鎖存器模塊；其中，
所述同步D觸發(fā)器，用于對收到的以每四位數據劃分為一組的22"位高速 并行數據進行同步；
所述二選一選4奪器，用于接收同步后的兩兩一組的數據，經選擇后輸出兩 位并行數據；
高速同步D觸發(fā)器，用于對分別經兩個零級緩沖器和兩個鎖存器模塊的模 塊進行同步輸出，得到一位高速串行數據；
其中，所述各部分共用復位信號和時鐘信號。
以上所述的并串轉換器，所述兩個鎖存器模塊中，第一鎖存器模塊與第二 鎖存器模塊相差半個時鐘周期，其中，
第 一鎖存器模塊包括至少三個順次電連接的鎖存器，第二鎖存器模塊包括 至少兩個順次電連接的鎖存器；各鎖存器共用時鐘信號。
以上所述的并串轉換器，所述低速時鐘生成電路包括三個同步D觸發(fā)器、 八個同相緩沖器、四個反相緩沖器和一個高速同步D觸發(fā)器，其中，
所述各同步D觸發(fā)器，用于生成各級時鐘信號；
所述同相緩沖器，用于將各級時鐘信號進行延時緩沖，轉換成相位相同的 各級時鐘信號；
所述反相緩沖器用于將各級時鐘信號進行延時緩沖，轉換成相位相反的時 鐘信號；
所述高速同步D觸發(fā)器，用于將輸入的時鐘信號分頻后輸出到緩沖器和分 頻器。同時，本發(fā)明還提供了一種并串轉換方法，包括步驟
a、 確定工作才莫式和輸出方式；
b、 第一工作模式下，根據確定的輸出方式及設定的低速串化比例，對24n 位低速并行輸人數據進行低速串化，得到22"位高速并行數據；再根據確定的輸 出方式及設定的高速串化比例，對所述2211高速并行數據進行高速串化，得到一
位高速串行輸出數據；
第二工作模式下，根據確定的輸出方式及設定的高速串化比例，對24"位低 速并行輸人數據的低22n位數據進行并串轉換，將得到的低22n位數據緩沖后， 并根據確定的輸出方式及設定的高速串化比例進行串化，得到1位高速串行輸 出數據。
本發(fā)明并串轉換器包括低速串化模塊、傳輸模塊和高速串化模塊，能夠兼 容第一工作模式和第二工作模式，靈活性好；且由第一工作模式切換到第二工 作模式時自動關閉低速串化模塊，有利于減小電路損耗；同時，第一工作模式 時低速串化模塊與高速串化模塊依次完成對低速并行輸入數據的轉換，并將適 合低速的單端信號和適合高速的雙端信號相結合，也有利于減小電路損耗。
具體的，第一工作模式時將2"位低速并行輸入數據依次通過低速串化模塊 和高速串化模塊逐塊并串轉換得到l位高速串行輸出數據；或者第二工作模式 時關閉低速串化模塊，且將22"位數據通過高速串化模塊進行并串轉換得到1 位高速串行輸出數據；其中，低速串化模塊輸入形式可以為單端CMOS信號， 高速串化模塊輸入形式可以為雙端差分CMOS信號。同時，傳輸模塊控制第一 工作模式/第二工作模式時輸入數據的逆序輸出和工作模式切換時低速串化模 塊的自動開閉。
綜上所述，本發(fā)明的有益效果是
(1) 靈活性好，能夠兼容多種工作模式，例如兼容第一工作模式和第二工 作模式；
(2) 電路損耗小，第一工作模式時低速串化模塊與高速串化模塊依次完成 對低速并行輸入數據的轉換、且第二工作模式時自動關閉低速串化模塊，同時將低速串化模塊單端信號結構和高速串化模塊雙端信號結構相結合，均有利于 減小電路損耗。
由于差分信號抗噪聲、抗干擾能力強，而且在低壓電路里依然不受影響， 因此本發(fā)明并串轉換器中的高速電路可以均采用差分電路來實現，高速信號均 為差分信號。由于電路是由低速逐級轉化為高速電路，為了達到高速低功耗的 目的，對轉換器采取了差異化設計。兩者的差異化可以使得在功能保證的同時， 低速同步電路獲得低功耗，而高速同步電路獲得高速度。


圖1為本發(fā)明中并串轉換器的基本原理框圖2為本發(fā)明較佳實施例中并串轉換器的總體原理框圖； 理框圖3b為本發(fā)明較佳實施例中低速基本單元原理框圖； 圖4為本發(fā)明較佳實施例并串轉換器中高速串化模塊和低速時鐘生成電路 的原理框圖5為本發(fā)明較佳實施例中并串轉換方法的原理圖。
具體實施例方式
本發(fā)明的基本思想是采用適合低速的單端信號的低速串化模塊、和適合 高速的雙端信號的高速串化模塊，對2411位低速并行輸入數據進行并串轉換，得 到l位高速并行輸出數據。位于低速串化模塊和高速串化模塊之間的傳輸模塊 中的模式選擇電路控制不同工作模式的自由切換，并且由第一工作模式切換到 第二工作模式時自動關閉低速串化模塊。傳輸模塊的加入可以筒單地通過控制
信號來實現多位兼容的工作模式和數據的逆序輸出功能，增強電路的適應能力； 另外，傳輸模塊在完成轉換功能的同時還可以控制低速串化模塊在第二工作模 式下進行斷電，降j氐了整體電路的功耗。
ii這里，第一工作模式是將2"位低速并行輸入數據并串轉換成1位高速串行
輸出數據的工作模式，第二工作模式是將2"位低速并行輸入數據的低22"位數
據并串轉換成1位高速串行輸出數據的工作模式。
以下描述中，第一工作模式時，2"位低速并行輸入數據通過低速串化模塊
和高速串化模塊逐塊轉換為l位高速串行輸出數據，傳輸模塊中的逆序控制電
路控制其輸出方式；第二工作模式時，2211位數據通過高速串化模塊轉換為1位 高速串行輸出數據，傳輸模塊中的模式選擇電路控制其輸出方式。
圖1為本發(fā)明并串轉換器的基本原理框圖，如圖l所示，本發(fā)明并串轉換 器包括低速串化模塊101、傳輸模塊102、高速串化模塊103和緩沖模塊104; 所述低速串化模塊101、傳輸模塊102與高速串化模塊103順次電連接，緩沖 模塊104與高速串化模塊103電連接。
其中，在第一工作模式時，低速串化模塊101與高速串化模塊逐塊進行并 串轉換。傳輸模塊102根據模式選擇信號確定當前工作模式為第一工作模式， 并根據控制信號確定輸出方式，分別向低速串化模塊101和高速串化模塊103 提供輸出方式；2"位低速并行輸入數據通過低速串化模塊101,低速串化模塊 101根據傳輸模塊102提供的輸出方式、并根據設定的低速串化比例進行低速 串化，得到22"位高速并行數據；所述2"位高速并行數據通過傳輸模塊102輸 入高速串化模塊103，高速串化模塊103根據傳輸模塊102提供的輸出方式、 并根據設定的高速串化比例進行高速串化，得到l位高速串行輸出數據。
在第二工作模式時，傳輸模塊102根據模式選擇信號確定當前工作模式為 第二工作模式，并根據控制信號確定輸出方式，向高速串化模塊103提供輸出 方式，并自動關閉低速串化模塊101,進一步地可以根據設定的高速串化比例 將24"位低速并行輸入數據的低2211位數據經緩沖模塊104緩沖后，輸入高速串 化模塊103;高速串化模塊103根據傳輸模塊102提供的輸出方式及設定的高 速串化比例對緩沖后的低2211位高速并行數據進行串化，得到1位高速串行輸出 數據。
根據以上描述可見，傳輸模塊102控制2"位低速并行輸入數據的輸出方式，且控制工作模式在第一工作模式與第二工作模式間自由切換；并且，當工作模 式由第二工作模式切換到第一工作模式時，自動開啟低速串化模塊101。
另外，在本發(fā)明中，為了降低電路損耗，低速串化模塊101采用單端信號
結構，高速串化模塊103采用雙端信號結構。
這里，單端信號為單端CMOS信號，雙端信號為雙端CMOS差分信號。 圖2為本發(fā)明并串轉換器較佳實施例的原理圖，在本實施例中，取n二l。 在圖2所示的較佳實施例中，所述并串轉換器包括逆序控制電路201、 低速同步電路202、低速串化器203、模式選擇電路204、緩沖器205、高速同 步電路206、高速串化器207、高速時鐘生成電路208和低速時鐘生成電路209。 在本實施例中，與圖l相對應，所述低速串化模塊101包括低速同步電路 202、低速串化器203和低速時鐘生成電路209;所述傳輸模塊102包括逆序控 制電路201和模式選擇電路204;所述高速傳化模塊103包括高速同步電路206、 高速串化器207和高速時鐘生成電路208;所述緩沖模塊104為緩沖器205;且 高速時鐘生成電路208和低速時鐘生成電路209組成時鐘生成電if各。
其中，所述逆序控制電路201、低速同步電路202、低速串化器203、模式 選擇電路204、高速同步電路206與高速串化器207順次電連接，所述緩沖器 205與模式選擇電路204電連接，所述高速時鐘電路209與低速時鐘電路208 電連接；同時，所述低速時鐘生成電路209分別與低速同步電路202和低速串 化器203電連接，所述高速時鐘生成電路208分別與高速同步電路206和高速 串化器207電連接。
在本實施例中，在第一工作模式時，16位速率不超過155Mbps的低速并行 輸入數據經低速同步電路202同步后、再經低速串化器203進行16: 4串化， 得到4位速率為622Mbps的并行數據；所述4位速率為622Mbps的并行數據通 過模式選擇電路204輸入高速同步電路206,經高速同步電路206同步后、再 經高速串化器207進行4: 1串化，得到1位速率為2.5Gbps的串行輸出數據。 低速同步電路202對低速并行輸入數據的同步是指對低速并行輸入數據的每一 位都進行同步。在第二工作模式時，16位速率不超過155Mbps的低速并行輸入數據的低4 位數據經緩沖器205緩沖后，將緩沖后的低4位數據通過模式選擇電路204輸 入高速同步電路206同步，然后再經高速串化器207進行4: 1串化，得到1 位速率為2.5Gbps的串行輸出數據。高速同步電路206對低4位數據的同步是 指對并行4位數據的每一位進行同步。
由于差分信號有抑制共模干擾、減少噪聲等優(yōu)點，高速串化器207可以采 用差分結構，使得輸出性能得到了保證。高速串化器207的選擇信號為時鐘信 號CLK1和CLK2,兩者均為差分信號。
低速同步電路202和高速同步電路206的結構原理相同，但由于所處環(huán)境 不同，因而二者的電路參數略有差別。兩者的差異化可以在保證功能的同時， 使得低速同步電路202獲得低功耗，而高速同步電路206獲得高速度。
低速串化器203和高速串化器207基本采用的是樹型結構，樹型結構是指 由多個交差復用的二選一結構構成，以一個二選一結構為基本單元就可以實現 了 2n: l的并串轉化，由此可知，低速串化器203中需要4個4: 1的基本結構 即可實現16: 4的并串轉化。樹型結構的優(yōu)點是功耗低，所需時鐘容易獲得， 數據通道高度對稱。
在本實施例中，模式選擇電路204控制并串轉換器在第一工作模式和第二 工作模式之間的自由切換，且由第一工作模式切換到第二工作模式時自動關閉 低速串化模塊IOI,即關閉低速同步電路202、低速串化器203與低速時鐘生成 電路209，使其不工作；而由第二工作模式切換到第一工作模式時又自動開啟 低速串化模塊101。另外，在第二工作模式時，模式選擇電路204控制輸入數 據的輸出方式，即通過將確定的輸出方式提供給高速串化器207，來完成對輸 出方式的控制。
在本實施例中，在第一工作模式時，所述逆序控制電路201控制輸入數據 的輸出方式，即通過將確定的輸出方式提供給低速串化器203高速串化器207， 來完成對輸出方式的控制。
在本實施例中，所述輸出方式包括順序輸出和逆序輸出。順序輸出是指保
14持輸入數據的輸入順序不變，逆序輸出是指按輸入數據字節(jié)的輸入順序反序輸 出，即對輸入數據采取逆序操作。
在本實施例中，所述緩沖器205用于減小由于切換工作模式而帶來的16 位低速并行輸入數據的低4位數據的寄生效應，從而提高并串轉換器的轉換精 度。
關斷信號PDC為并串轉換器的開關信號，當并串轉換器需要進行數據的并 串轉換時，將關斷信號PDC置位為有效值；當并串轉換器不需要進行數據的并 串轉換時，將關斷信號置位為無效值，以節(jié)省電能。
在本實施例中，時鐘生成電路為以上各電路提供各級時鐘信號。具體的， 時鐘輸入信號CLKO輸入高速時鐘生成電路208;高速時鐘生成電^各208為高 速串化器207提供時鐘信號CLK1和CLK2,且為高速同步電路206提供時鐘 信號CLK2，同時為低速時鐘生成電路209提供時鐘輸入信號CLK2;低速時鐘 生成電路209根據高速時鐘生成電路208提供的時鐘信號CLK2，為低速串化 器203提供時鐘信號CLK3和CLK4,且為低速同步電路202提供時鐘信號 CLK4,以為各部分包含的觸發(fā)器提供時鐘信號。
高速時鐘生成電路208和低速時鐘生成電路209將輸入的高速時鐘信號 CLKO進行逐級分頻，產生系統各模塊所需的時鐘信號。由于高速時鐘生成電 路208和低速時鐘生成電路209工作環(huán)境的差異，兩者的具體結構不同，高速 時鐘生成電路208采用的可以是差分結構，適用于高速；而低速時鐘生成電路 209采用的可以為普通的單端結構。對于相對低速的低速時鐘生成電路209，由 模式選擇電路204來控制其是否產生輸出信號，以使低速同步電路202和低速 串化器203等低速電路工作或停止工作，這樣可以有效降低系統功耗。
在本實施例中，逆序控制電路201的控制信號為MSB-SEL1，可以為高電 平有效，表明第一工作模式下順序輸出；低速同步電路202的復位信號為RB1, 低電平時輸出清零；模式選擇電路204的控制信號為MSB-SEL2,可以為高電 平有效，表明當前工作模式為第一工作模式；選擇信號為MODE-SEL,可以為 高電平有效，表明第二工作沖莫式下順序輸出；高速同步電路206的復位信號為RB2，低電平時輸出清零；低速時鐘生成電路209的選擇信號為MODE-SEL， 高電平有效。通過復位完成對并串轉換器的初始化，使得并串轉換器各部分為 初時狀態(tài)，不包含干擾信息。
低速串化器203的并行輸入數據需要進行排列，這樣才能實現輸出結果為 并行數據的從高到低的順序，低速串化器203采用的兩級選擇信號分別為時鐘 信號CLK3和CLK4， CLK4為CLK3的分頻信號，兩者占空比均為l。
根據以上描述可見，數據從左向右由并行逐級轉化成串行，速率由低到高； 而時鐘則從右向左速率逐級降低。
下面以16位速率為155Mbps的低速并行數據"1011 0101 1001 1010"為例 來具體說明第一工作模式和第二工作模式下并串轉換器的工作原理
第一種情況在第一工作模式時，順序輸出。
逆序控制電路201的控制信號MSB-SEL1=0,為低電平，順序輸出；模式 選擇電路204的選擇信號MODE-SEL=l,為高電平，低速時鐘生成電路209正 常工作，低速串化模塊101得到低速時鐘生成電路209提供的時鐘信號，同樣 正常工作，不關閉。
16位并行輸入數據通過逆序控制電路201 、經低速同步電路202同步和低 速串化器203進行16: 4串化，得到4位速率為622Mbps的并行數據；所述4 位速率為622Mbps的并行數據通過模式選擇電路204、經高速同步電路206同 步和高速串化器207進行4: 1串化，得到l位速率為2.5Gbps的串行輸出數據， 依次為T、 "0"、 T、 'T，、 "0"、 'T，、 "0"、 T、 'T，、 "0"、 "0"、 T、
'T，、 "0"、 "1"、 "0"。同時，高速時鐘生成電if各208也為高速串化才莫塊103 提供時鐘信號。
第二種情況在第一工作模式時，逆序輸出。
逆序控制電路201的控制信號MSB-SEL1=1，為高電平，逆序輸出；模式 選擇電路204的選擇信號MODE-SEL= 1,為高電平，同理，低速串化模塊101 不關閉。
16位并行輸入數據通過逆序控制電路201 、經低速同步電路202同步和低速串化器203進行16: 4串化，得到4位速率為622Mbps的并行數據；所述4 位速率為622Mps的并行數據通過模式選擇電路204、經高速同步電路206同步 和高速串化器207進行4: 1串化，得到1位速率為2.5Gbps的串行輸出數據， 依次為"0"、 T、 "0"、 'T，、 'T，、 "0"、 "0"、 'T，、 T、 "0"、 T、 "0"、
"1"、 'T，、 "0"、 "1"。同時'高速時鐘生成電路208也為高速串化模塊103 提供時鐘信號。
第三種情況在第二工作模式時，順序輸出。
模式選擇電路204的選擇信號MODE-SEL=0 ，為低電平，低速時鐘生成電 路209受模式選擇電路204的控制使得選擇信號無效不工作，這樣，低速串化 模塊101無法得到工作時鐘信號而關閉；模式選擇電路204的控制信號 MSB-SEL2=0，為^f氐電平，順序輸出。
16位并行輸入數據的低4位"1010"通過緩沖器205和模式選擇電路204、 經高速同步電路206同步和高速串化器207進行4: 1串化，得到1位速率為 2.5Gbps的串行輸出數據，依次為"1"、 "0"、 'T，、 "0"。同時，高速時鐘生 成電路208為高速同步電路206和高速串化器207提供時鐘信號。
第四種情況在第二工作模式時，逆序輸出。
模式選擇電路204的選擇信號MODE-SEL二0，為低電平，同理，低速串化 模塊101關閉；模式選擇電路204的控制信號MSB-SEL2=1，為高電平，逆序 輸出。
16位并行輸入數據的低4位"1010"通過緩沖器205和模式選擇電路204、 經高速同步電^各206同步和高速串化器207進行4: 1串化，得到1位速率為 2.5Gbps的串行輸出數據，依次為"0"、 'T，、 "0"、 'T'。同時，高速時鐘生 成電路208為高速同步電路206和高速串化器207提供時鐘信號。
圖3a和圖3b為本實施例低速串化模塊101中低速同步電路202和低速串 化器203的電路原理圖。
在圖3a中，低速同步電路202和低速串化器203包括第1低速基本單元 301、第2低速基本單元302、第3低速基本單元303、第四低速基本單元304和緩沖器8，各低速基本單元通過復位信號RB1和由低速時鐘電路209提供的 時鐘信號CLK4以并列方式電連接。
其中，16位DirKl5〉 DinO速率不高于155Mbps的并行輸入數據，根據 設定原則按數據位數進行排列組合，得到四組低速并行數據，如相鄰兩位位差 為8:第1組為Din<15>、Din<7>、Din<ll>、Din<3>，第2組為Din<14>、 Din<6>、 Din<10>、 Din<2>，第3組為Din<13>、 Din<5>、 Din<9>、 Din<l〉，第4組為 Din<12>、 Din<4>、 Din<8>、 Din<0>;第1組數據經第4低速基本單元304進 行并串轉換，得到l位串行輸出數據；第2組數據經第3低速基本單元303進 行并串轉換，得到i位串行輸出數據；第3組數據經第2低速基本單元302進 行并串轉換，得到1位串行輸出數據；第4組數據經第1低速基本單元301進 行并串轉換，得到1位串行輸出數據。并串轉換后，從第4低速基本單元304 到第1低速基本單元301輸出4位速率為622Mbps的并行數據，例如，第一次 并串轉換后，四個低速基本單元從高到低輸出四位并行數據Din<15>、Din<13>、 Din<14>、 Din<12>;經4次并串轉換依次輸出四組經變換后的并行數據。
在圖3b中，第1低速基本單元301包括第11同步D觸發(fā)器1、第12同 步D觸發(fā)器2、第13同步D觸發(fā)器3、第14同步D觸發(fā)器4、第11選擇器5、 第12選擇器6、第13選擇器7。第4組數據Din<12>、 Din<4>、 Din<8>、 Din<0> 分別輸入第11至14同步D觸發(fā)器，Din〈12〉和Din<4>、 Din〈8〉和DinO分 別經第11選擇器5和第12選擇器6進行2選1的選擇，第一輪選擇分別得到 1位數據DirKl2〉和Din<8>,由第11選擇器5和第12選擇器6得到的兩位數 據再經第13選擇器7選擇得到1位速率為622Mbps的數據Din<12>。經過四 輪選擇依次輸出低4位數據。這里，順序輸出時，選擇器由高位到低位選擇輸 出；逆向輸出時，選擇器由低位到高位選擇輸出。
其中，第11至14同步D觸發(fā)器的時鐘信號為CLK4,復位信號為RB1; 第11選擇器5和第12選擇器6的時鐘信號為CLK4經緩沖器8緩沖得到的時 鐘信號CLK4D;第13選擇器的時鐘信號為CLK3。
可見，四個低速基本單元分別進行同樣的操作，最終得到4位并行輸出數
18據。
各同步D觸發(fā)器的時鐘信號為低速時鐘生成電路209產生的16分頻的時 鐘信號CLK4， CLK4經緩沖器8進行延時緩沖得到時鐘信號CLK4D,作為第 11選擇器5和第12選擇器6的選擇信號；8分頻的時鐘信號CLK3作為第13 選擇器的選擇信號。
另外，在四個低速基本單元中，16個并行同步D觸發(fā)器需要考慮時鐘信號 的驅動能力，可以在各同步D觸發(fā)器的時鐘輸入端加入緩沖器9，以提高時鐘 信號CLK4的驅動能力。
在初始化時，將復位信號RB1置位為有效值，各同步D觸發(fā)器輸出清零； 正常工作時，將復位信號RB1置位為無效值。
圖4為本實施例高速串化模塊103及低速時鐘生成電路209的電路原理圖， 在本實施例中，高速串化模塊103包括高速同步電路206、高速串化器207和 高速時鐘生成電路208。
高速同步電路206包括第51同步D觸發(fā)器501、第52同步D觸發(fā)器507、 第53同步D觸發(fā)器508、第54同步D觸發(fā)器515。高速串化器207包括第51 選擇器502、第52選4奪器511、第51零級緩沖器BUF0 503、第52BUF0512、 第1鎖存器504、第2鎖存器505、第3鎖存器506、第4鎖存器513、第5鎖 存器514、高速選擇器509、第1高速同步D觸發(fā)器510。低速時鐘生成電路 209包括第55同步D觸發(fā)器527、第56同步D觸發(fā)器526、第57同步D觸發(fā) 器524、第51緩沖器BUF 522、第52 BUF 521、第53 BUF 518、第54 BUF 520、 第55BUF 525、第56BUF 523、第57BUF517、第58BUF531。高速時鐘生 成電路208包括第1高速緩沖器FastBUF 530、第2高速同步D觸發(fā)器529、 第2FastBUF 516、第3 FastBUF 519、 一級緩沖器BUF1 528。
其中，在低速同步時鐘電路209中，時鐘信號CLKDIV4依次經過第52 BUF 521和第54 BUF 520得到同步時鐘信號CLKDIV4SYN;同時，時鐘信號 CLKDIV4依次經過第52 BUF 521和第53 BUF 518得到控制時鐘信號 CLKDIV4SEL,第51至54同步D觸發(fā)器在同步時鐘信號CLKDIV4SYN的控制下，將22"位高速并行數據同步后，以每四位數據劃分為一組，每組數據分別 輸入四個同步D觸發(fā)器同步，然后將經過同步D觸發(fā)器處理后的數據兩兩一組，
每組輸入一個2選1選擇器，如將最高位數據和次高位數據輸入第51選擇器 502,將次低位數據和最低位數據輸入第52選擇器511,在控制時鐘信號 CLKDIV4SEL的控制下，第51選擇器和第52選擇器分別選擇輸出數據DS0 和DS1; DS0和DS1分別輸入第51 BUF0 503和第52 BUF0 512,將單端CMOS 信號轉化為雙端CMOS差分信號對，分別輸出DD0P和DD0N、 DD1P和DD1N 兩對差分信號；差分信號對DD0P和DD0N通過第1至3鎖存器，差分信號對 DD1P和DD1N通過第4至5鎖存器，然后均輸入到高速選擇器509。
鎖存器能夠使得時鐘信號先到，數據信號后到，以保證數據的有序輸出。 其中，第1至3鎖存器順次電連接，第4至5鎖存器電連接，在高速時鐘 生成電路208中，第2高速同步D觸發(fā)器529輸出差分時鐘信號對CLKDIV2P 和CLKDIV2N為第1至5鎖存器提供選擇信號，且相鄰兩個鎖存器的時鐘相位 相反，可以使得高速選擇器509的兩個輸入通道相差半個周期，最終高速選擇 器509的選擇時鐘可以有較大的相位裕度，避免了高速環(huán)境中由于毛刺寬度和 數據寬度差異而帶來的毛刺。第1至5鎖存器盡管使得電路規(guī)模和功耗有所增 加，但能保證系統工作在較高的頻率。另外，第1高速同步D觸發(fā)器510為一 個高速同步輸出電路，接收高速選擇器509輸出的差分信號，然后根據第2Fast BUF 516輸出的時鐘信號對差分信號進行同步輸出，所述時鐘信號是由高速差 分時鐘信號對CLKDIP和CLKDIN經第2 Fast BUF緩沖后得到的。
所述低速時鐘生成電路209和高速時鐘生成電路208原理相同，均采用觸 發(fā)器對輸入的時鐘信號進行分頻得到各級時鐘信號。在圖4中， 一對高速差分 時鐘信號對CLKIP和CLKIN對應圖2中的時鐘信號CLKO,輸入第1 Fast BUF 530得到差分時鐘信號對CLKDIP和CLKDIN，對應圖2中的時鐘信號CLK1 。 差分時鐘信號對CLKDIP和CLKDIN通過第2 Fast BUF 516輸出到第1高速同 步D觸發(fā)器510,作為第1高速同步D觸發(fā)器510的同步時鐘信號；同時CLKDIP 和CLKDIN輸出到第2高速同步D觸發(fā)器529,第2高速同步D觸發(fā)器529的反相輸出端與輸入端短接構成T觸發(fā)器，即當CLKDIP和CLKDIN的時鐘沿到 來時，第2高速同步D觸發(fā)器529輸出的差分時鐘信號對CLKDIV2P和 CLKDIV2N會發(fā)生翻轉。同樣，第2高速同步D觸發(fā)器529輸出的差分時鐘信 號對CLKDIV2P和CLKDIV2N —方面通過第3 Fast BUF 519向第1至5鎖存 器提供時鐘信號；另一方面經BUF1 528將高速差分時鐘信號對轉化為單端時 鐘信號后，輸入到第55同步D觸發(fā)器527;并經第51 BUF 522輸入到第56同 步D觸發(fā)器526;第56同步D觸發(fā)器526輸出的時鐘信號CLKDIV8經第55 BUF 520輸入到第57同步D觸發(fā)器524,第55至57同步D觸發(fā)器構成分頻器，產 生各級時鐘信號CLKDIV4、 CLKDIV8和CLKDIV16,分別對應于圖2中的 CLK2、 CLK3和CLK4。
其中，為了增強時鐘信號的驅動能力和提高時鐘采樣的準確率，時鐘信號 產生路徑上增加了第51至58BUF，可將第51至58BUF稱為同相緩沖器。將 第1至3 FastBUF、 一級BUF1稱為反相緩沖器。
各緩沖器對其輸入值不執(zhí)行任何運算，其輸出值和輸入值一樣，它只是對 輸入值進行延時緩沖，從而將所在電路的電流推進到高一級的電路系統。同相 緩沖器，用于將各級時鐘信號進行延時緩沖，轉換成相位相同的各級時鐘信號； 反相緩沖器用于將各級時鐘信號進行延時緩沖，轉換成相位相反的時鐘信號。
在本實施例中，RB2為第51至57同步D觸發(fā)器的復位信號，當RB2為 有效信號時，各同步D觸發(fā)器輸出清零。
高速串化模塊103工作的速率很高，這對內部信號的抗干擾能力提出了很 高的要求。因為雙端差分結構對輸入的線性要求低，幅度小，抗干擾能力強， 所以在高速的電路結構均采用了差分結構，如圖4中，第1至5鎖存器的電路 結構、高速選擇器509的電路結構、第1高速同步D觸發(fā)器510和第2高速同 步D觸發(fā)器529的電路結構、第1至3 Fast BUF的電路結構，以及用于單雙端 互相轉換的第51至53BUF的電路結構，均采用了差分結構。
在本實施例中，低速同步電路202的復位信號RB1和高速同步電路206的 復位信號RB2可以是相同的置位信號，也可以是不同的置位信號。圖5為本實施例的并串轉換方法的原理圖。
在圖5中，所述并串轉換方法包括以下步驟
步驟601:確定并串轉換器的工作模式和輸出方式，根據選定的工作模式 和輸出方式執(zhí)行步驟602或步驟605;
步驟602:并串轉換器在第一工作模式下工作，根據確定的輸出方式及設 定的低速串化比例，對2"位低速并行輸人數據進行低速串化，得到2"位高速 并行數據；再根據確定的輸出方式及設定的高速串化比例，對所述2^高速并行 數據進行高速串化，得到一位高速串行輸出數據；
步驟603:并串轉換器在第二工作模式下，根據確定的輸出方式及設定的 高速串化比例，對2化位低速并行輸人數據的低2"位數據進行并串轉換，將得 到的低22"位數據緩沖后，并根據確定的輸出方式及設定的高速串化比例進行串 化，得到一位高速串行輸出數據。
所述輸出方式包括順序輸出和逆序輸出。順序輸出是指保持輸入數據的輸 入順序不變，逆序輸出是指按輸入數據字節(jié)的輸入順序反序輸出，即對輸入數 據釆取逆序操作。
在本實施例中，并串轉換器采用0.13um的CMOS工藝，供電電壓為L2V。 另外，在卯nm的CMOS工藝中也可能采用1V的電源電壓，但在高速差分結 構部分要注意低壓設計。
以上所述，僅為本發(fā)明的較佳實施例而已，并非用于限定本發(fā)明的保護范圍。
權利要求
1、一種并串轉換器，其特征在于，包括低速串化模塊、傳輸模塊和高速串化模塊，其中所述傳輸模塊，用于根據模式選擇信號確定當前工作模式，并根據控制信號確定輸出方式，第一工作模式時，還用于向低速串化模塊和高速串化模塊提供所述輸出方式；第二工作模式時，向高速串化模塊提供所述輸出方式，并關閉低速串化模塊，根據設定的高速串化比例將24n位低速并行輸入數據的低22n位數據輸入緩沖模塊；所述低速串化模塊，第一工作模式時，用于根據所述輸出方式、并根據設定的低速串化比例對24n位低速并行輸入數據進行低速串化，得到22n位高速并行數據；所述高速串化模塊，第一工作模式時，用于根據所述輸出方式、并根據設定的高速串化比例對所述22n位高速并行數據進行串化，得到1位高速串行輸出數據；第二工作模式時，用于根據所述輸出方式及設定的高速串化比例對低22n位低速并行輸入數據進行串化，得到1位高速串行輸出數據；其中，n為自然數。
2、 根據權利要求1所述的并串轉換器，其特征在于，所述低速串化模塊包 括低速同步電路、低速串化器和低速時鐘生成電路，其中所述低速同步電路，第一工作模式時，用于24n位低速并行輸入數據同步后， 得到24"位低速同步并行數據；所述低速串化器，用于根據所述輸出方式、并根據設定的低速串化比例對 所述2411位低速同步并行數據進行低速串化，得到2211位高速并行數據；所述低速時鐘生成電路，用于分別向低速同步電路和低速串化器提供時鐘 信號。
3、 根據權利要求1所述的并串轉換器，其特征在于，所述傳輸模塊包括逆 序控制電路和模式選擇電路，其中所述逆序控制電路，第一工作模式下，用于接收2"位低速并行輸入數據，并根據自身的控制信號確定輸出方式；所述模式選擇電路，用于根據自身的控制信號確定輸出方式，接收22"立低 速并行輸入數據，并且由第一工作模式切換到第二工作模式時自動關閉低速串 化模塊、或由第二工作模式切換到第一工作模式時自動打開低速串化模塊。
4、 根據權利要求1所述的并串轉換器，其特征在于，所述高速串化模塊包 括高速同步電路、高速串化器和高速時鐘生成電路，其中所述高速同步電路，用于對收到的22"位高速并行數據進行同步，得到22n 位高速同步并行數據；所述高速串化器，用于對所述2"M立高速同步并行數據進行串化，得到1 位高速串行輸出數據；所述高速時鐘生成電路，用于分別向高速同步電路和高速串化器提供時鐘 信號。
5、 根據權利要求1所述的并串轉換器，其特征在于，還包括與所述高速串 化模塊相連的緩沖模塊，第二工作模式時，用于對所述低22"位高速并行數據進 行緩沖，并將緩沖后的低22"位數據輸入到高速串化模塊。
6、 根據權利要求1所述的并串轉換器，其特征在于，所述低速串化模塊包 括至少四個低速基本單元，第一工作模式時，用于分別接收2"位低速并行輸入 數據從高位到低位每4位一組的數據，進行串化后輸出2"位高速并行數據到高 速串化模塊；其中，各低速基本單元共用復位信號和時鐘信號；所述低速基本單元包括四個同步D觸發(fā)器和三個二選一選擇器，其中， 所述同步D觸發(fā)器，用于對收到的每組低速并行數據進行同步； 第一二選一選擇器和第二二選一選擇器，用于接收同步后的兩兩一組的數據，經選擇后輸出兩位并行數據至第三二選一選擇器；所述第三二選一選擇器用于對收到的并行數據進行選擇，輸出 一位數據。
7、 根據權利要求1所述的并串轉換器，其特征在于，所述高速串化模塊包 括四個同步D觸發(fā)器、 一個高速同步D觸發(fā)器，兩個二選一選擇器、 一個二選一高速選擇器，兩個零級緩沖器和兩個鎖存器模塊；其中，所述同步D觸發(fā)器，用于對收到的以每四位數據劃分為一組的2211位高速并行數據進行同步；所述二選一選<#器，用于接收同步后的兩兩一組的數據，經選擇后輸出兩位并行數據；高速同步D觸發(fā)器，用于對分別經兩個零級緩沖器和兩個鎖存器模塊的模 塊進行同步輸出，得到一位高速串行數據；其中，所述各部分共用復位信號和時鐘信號。
8、 根據權利要求7所述的并串轉換器，其特征在于，所述兩個鎖存器模塊 中，第一鎖存器模塊與第二鎖存器模塊相差半個時鐘周期，其中，第一鎖存器模塊包括至少三個順次電連接的鎖存器，第二鎖存器模塊包括 至少兩個順次電連接的鎖存器；各鎖存器共用時鐘信號。
9、 根據權利要求2所述的并串轉換器，其特征在于，所述低速時鐘生成電 路包括三個同步D觸發(fā)器、八個同相緩沖器、四個反相緩沖器和一個高速同 步D觸發(fā)器，其中，所述各同步D觸發(fā)器，用于生成各級時鐘信號；所述同相緩沖器，用于將各級時鐘信號進行延時緩沖，轉換成相位相同的 各級時鐘信號；所述反相緩沖器用于將各級時鐘信號進行延時緩沖，轉換成相位相反的時 鐘信號；所述高速同步D觸發(fā)器，用于將輸入的時鐘信號分頻后輸出到緩沖器和分頻器。
10、 一種并串轉換方法，其特征在于，包括步驟a、 確定工作才莫式和llr出方式；b、 第一工作模式下，根據確定的輸出方式及設定的低速串化比例，對24n 位低速并行輸人數據進行低速串化，得到22"位高速并行數據；再根據確定的輸 出方式及設定的高速串化比例，對所述2211高速并行數據進行高速串化，得到一位高速串行輸出數據；第二工作模式下，根據確定的輸出方式及設定的高速串化比例，對24"位低速并行輸人數據的低2211位數據進行并串轉換，將得到的低22"位數據緩沖后， 并根據確定的輸出方式及設定的高速串化比例進行串化，得到l位高速串行輸 出數據。
全文摘要
本發(fā)明公開了一種并串轉換器，包括低速串化模塊、傳輸模塊和高速串化模塊。同時，本發(fā)明還提供了一種并串轉換方法，包括確定工作模式和輸出方式；第一工作模式下，對2⁴ⁿ位低速并行輸人數據進行低速串化，得到2²ⁿ位高速并行數據；再對所述2²ⁿ高速并行數據進行高速串化，得到一位高速串行輸出數據；第二工作模式下，對2⁴ⁿ位低速并行輸人數據的低2²ⁿ位數據進行并串轉換，將得到的低2²ⁿ位數據緩沖后，并根據確定的輸出方式及設定的高速串化比例進行串化，得到1位高速串行輸出數據。本發(fā)明所述并串轉換器及其實現方法靈活性好、且電路損耗小。
文檔編號H03M9/00GK101615912SQ20081012611
公開日2009年12月30日 申請日期2008年6月26日 優(yōu)先權日2008年6月26日
發(fā)明者丁學偉, 張學海, 易律凡 申請人:中興通訊股份有限公司