專利名稱：用于可編程邏輯器件存儲單元的功率調(diào)節(jié)器電路的制作方法
技術(shù)領(lǐng)域：
0001本發(fā)明涉及為存儲單元供電的功率調(diào)節(jié)器電路，并且更具體地，
涉及為易失性存儲單元供電的功率調(diào)節(jié)器電路，其中該易失性存儲單元 在諸如可編程邏輯器件之類的集成電路上提升了輸出電壓。
背景技術(shù)：
0002集成電路通常包含易失性存儲單元。典型的易失性存儲單元基 于交叉耦合的反相器(鎖存器)并用于存儲數(shù)據(jù)。每個存儲單元可存儲 一位數(shù)據(jù)。
0003易失性存儲單元通常用于存儲配置數(shù)據(jù)到可編程邏輯器件中。 可編程邏輯器件是一種集成電路，其可以相對進行小批量的定制，以實 現(xiàn)期望的邏輯設(shè)計。在典型的情形中，可編程邏輯器件制造者預先設(shè)計 并制造未定制的可編程邏輯器件集成電路。后來，邏輯設(shè)計者采用邏輯 設(shè)計系統(tǒng)來設(shè)計定制的邏輯電路。該邏輯設(shè)計系統(tǒng)采用制造者的可編程 邏輯器件的硬件容量信息，從而有助于設(shè)計者采用給定可編程邏輯器件 上可用的資源來實現(xiàn)邏輯電路。
0004邏輯設(shè)計系統(tǒng)根據(jù)邏輯設(shè)計者的定制設(shè)計來產(chǎn)生配置數(shù)據(jù)。當 配置數(shù)據(jù)加載到一個可編程邏輯器件的存儲單元中時，其對該可編程邏 輯器件的邏輯進行編程，使得可編程邏輯器件執(zhí)行設(shè)計者的邏輯電路。
可編程邏輯器件的使用可顯著減小實現(xiàn)期望集成電路設(shè)計所需的工作
息 里。
0005常規(guī)的可編程邏輯器件存儲單元以恒定的正電源電壓進行供電。 用于給常規(guī)的可編程邏輯器件存儲單元供電的正電源電壓典型地稱作 Vcc或者Vcc-core，并且與用于給可編程邏輯器件中的核心邏輯供電的電 源電壓相同。0006諸如可編程邏輯器件集成電路之類的以低值的Vcc操作的集成乜路優(yōu)于以較高值的Vcc操作的集成電路。例如，Vcc的減小通常使得 功耗減小。由于這些好處，半導體工業(yè)不斷致力于產(chǎn)生支持Vcc減小的 工藝和電路設(shè)計。以前生產(chǎn)的可編程邏輯器件以2.0伏特，1.8伏特以及 1.5伏特的Vcc電平進行操作。近年來，已經(jīng)在可編程邏輯器件中使用了 1.2伏特的Vcc電平。期望未來的可編程邏輯器件將支持小于1.2伏特(例 如，l.l伏特或者l.O伏特)的Vcc電平。
0007可編程邏輯器件中的存儲單元產(chǎn)生靜態(tài)輸出信號，該靜態(tài)輸出 信號反映己經(jīng)加載到存儲單元中的配置數(shù)據(jù)。該靜態(tài)輸出信號驅(qū)動n溝 道和p溝道金屬氧化物半導體(MOS)晶體管的柵極。諸如n溝道晶體 管之類的某些晶體管被用作傳輸晶體管，并且組合到多路復用器和其他 邏輯元件中。P溝道晶體管有時用作斷電晶體管，防止功率施加到集成電 路的未使用部分。
0008n溝道和p溝道晶體管在它們以不充分的電壓驅(qū)動時不能很好地 操作。例如，如果n溝道傳輸晶體管的柵極接收太低的電壓，那么該晶 體管將不能正確導通，并且使通過該晶體管的邏輯信號惡化。如果p溝 道斷電晶體管的柵極太低，該晶體管將不能正確關(guān)斷，呈現(xiàn)出不受歡迎 的大的漏電流。
0009相對可編程邏輯器件上的核心邏輯電源電壓升高的可編程存儲 單元電源電壓可用于提高性能。然而，采用靜態(tài)升高的電源電壓給可編 程存儲單元供電可負面影響性能。例如，可能難于將配置數(shù)據(jù)加載到這 種存儲單元中。
0010期望能提供功率調(diào)節(jié)器電路，其能采用時變電源電壓給可編程 存儲單元供電。

發(fā)明內(nèi)容
0011根據(jù)本發(fā)明，提供功率調(diào)節(jié)器電路，用于給諸如可編程邏輯器
件集成電路之類的集成電路上的可編程存儲單元供電。
0012該可編程存儲單元每個都包括由交叉耦合的反相器形成的存儲 元件、地址晶體管(address transistor)以及清除晶體管(clear transistor)。地址驅(qū)動器可用于提供地址信號給地址晶體管。該功率調(diào)節(jié)器電路可包 括地址電源電路以及多個存儲元件電源電路，該地址電源電路產(chǎn)生吋變 地址電源電壓給地址驅(qū)動器，每個存儲元件電源電路提供時變存儲元件 電源電壓給存儲元件中交叉耦合的反相器。0013由地址電源產(chǎn)生的地址電源電壓的幅值可取決于可編程邏輯器 件集成電路的工作模式。例如，當可編程邏輯器件集成電路工作在配置 模式時，地址電源電壓可具有第一電壓，并且在可編程邏輯器件集成電 路正常工作在用戶模式時，該地址電源電壓可具有小于第一電壓的第二 電壓，其中在配置模式中配置數(shù)據(jù)被加載到可編程存儲單元中。
0014由存儲元件電源產(chǎn)生的存儲元件電源電壓的幅值也取決于可編
程邏輯器件集成電路的工作模式。例如，在可編程邏輯器件集成電路工 作在配置模式時，存儲元件電源電壓可具有給定電壓，并且在可編程邏 輯器件集成電路正常工作在用戶模式時，該存儲元件電源電壓可具有大 于給定電壓的另一電壓，其中在配置模式中，配置數(shù)據(jù)被加載到可編程
存儲單元中。
0015單位增益緩沖器可用于將參考電壓從帶隙電壓參考分配給地址 電源電路和存儲元件電源電路。這些電源電路可采用分壓器以及p溝道 金屬氧化物半導體控制晶體管。分壓器可減小內(nèi)部反饋信號的幅值，這 樣可使用小型運算放大電路。p溝道控制晶體管可有助于減小由可編程邏 輯器件上的電源電路消耗的面積。
0016本發(fā)明的其他特征，其特性以及各種好處將從附圖以及下面的 詳細描述中可更加清楚。


0017圖1是示意性的可編程邏輯器件集成電路的圖，該可編程邏輯 器件集成電路可具有根據(jù)本發(fā)明一個實施例為可編程邏輯器件存儲單元 供電的功率調(diào)節(jié)器電路。
0018圖2是可編程邏輯器件存儲單元的陣列的圖，可采用根據(jù)本發(fā) 明一個實施例的功率調(diào)節(jié)器電路對其供電。
0019圖3是示意性可編程邏輯器件存儲單元的圖，可采用根據(jù)本發(fā)明一個實施例的可編程調(diào)節(jié)器電路對其供電。
0020圖4是具有根據(jù)本發(fā)明一個實施例的功率調(diào)節(jié)器電路的示意性 集成電路的圖。
0021圖5是根據(jù)本發(fā)明一個實施例的示意性功率調(diào)節(jié)器電路的圖， 該功率調(diào)節(jié)器電路可用于產(chǎn)生為可編程邏輯器件存儲單元中的交叉耦合 的反相器供電的電源電壓。
0022圖6是根據(jù)本發(fā)明一個實施例的示意性功率調(diào)節(jié)器電路的圖， 該功率調(diào)節(jié)器電路可用于產(chǎn)生為可編程邏輯器件存儲單元中的可編程邏 輯器件存儲單元地址晶體管供電的電源電壓。
0023圖7是示出根據(jù)本發(fā)明一個實施例，圖4， 5和6中所示類型的 功率調(diào)節(jié)器電路是怎樣用于為可編程邏輯器件存儲單元提供電源電壓的 時序圖。
具體實施例方式
0024本發(fā)明涉及存儲單元以及包含這些存儲單元的集成電路。本發(fā)明 還涉及為存儲單元產(chǎn)生電源電壓的功率調(diào)節(jié)器電路(電源電路)。包含這 些存儲單元和功率調(diào)節(jié)器電路的集成電路可以是存儲器芯片，具有存儲 器陣列的數(shù)字信號處理電路，微處理器，具有存儲器陣列的專用集成電 路，其中存儲單元用于結(jié)構(gòu)存儲器的可編程邏輯器件集成電路，或者任 何其他合適的集成電路。為清楚起見，本發(fā)明總體上以可編程邏輯器件 集成電路的背景進行描述，其中將可編程邏輯器件存儲單元用于存儲配 置數(shù)據(jù)，并且其中將調(diào)節(jié)器電路用于為這些存儲單元提供電源電壓。
0025在可編程邏輯器件的編程過程中，配置數(shù)據(jù)被加載到存儲單元 中。在可編程邏輯器件的運行中，每個存儲單元提供靜態(tài)輸出信號。將 來自存儲單元的輸出信號施加到可編程邏輯上并將該可編程邏輯定制成 執(zhí)行期望邏輯功能。在典型的排列中，每個靜態(tài)輸出信號用作施加到n 溝道和/或p溝道金屬氧化物半導體晶體管柵極上的控制信號。
0026其中包含n溝道和p溝道晶體管的可編程邏輯形成了可編程邏 輯器件的部分邏輯核心，因此有時稱作可編程核心邏輯。采用通常稱作 Vcc的正電源電壓和通常稱作Vss的地電壓對核心邏輯供電。0027為了減小功率損耗，在半導體工業(yè)中正存在著減小Vcc幅值的 趨勢。減小核心邏輯電源電壓減小了功率損耗，但是可導致設(shè)計風險。 例如，可編程核心邏輯中的n溝道晶體管可能難于完全導通，核心邏輯 中的p溝道晶體管可能難于完全關(guān)斷。
0028根據(jù)本發(fā)明，功率調(diào)節(jié)器電路(有時稱作電源電路)可用于為 可編程邏輯器件集成電路上的可編程存儲單元產(chǎn)生電源電壓。每個存儲 單元可包括由交叉耦合的反相器形成的存儲元件。每個存儲單元還可包 括地址晶體管(address transistor)和清除晶體管(clear transistor)。在配 置數(shù)據(jù)加載操作中，可以用升高的電源電壓(例如1.6伏特的電壓Vh) 來給可編程邏輯器件存儲單元中的地址晶體管供電，并且可以用諸如Vcc 之類的較低的電源電壓來給可編程邏輯器件存儲單元中的存儲元件供 電。在配置數(shù)據(jù)加載操作完成之后，該功率調(diào)節(jié)器電路可產(chǎn)生升高的電 源電壓(例如1.6伏特的電壓Vh)，用于給可編程邏輯器件存儲單元中的 存儲元件供電，同時可產(chǎn)生較低的電源電壓(例如，Vcc)，用于為地址 晶體管供電。
0029用于給可編程邏輯器件存儲單元中的地址晶體管供電的電源電 壓有時可稱作地址晶體管電源電壓(Vccadd)。任何合適的值可用于 Vccadd的最小和最大電壓電平。采用一種合適的配置，Vccadd的值可在 Vcc (例如，1.2伏特)的低電壓到(例如，1.6伏特或者約1.5-1.7伏特 范圍內(nèi)的另一電壓)Vh的高電壓范圍變化。
0030用于為可編程邏輯器件集成電路存儲單元中的存儲元件供電的 電源電壓有時稱作存儲元件電源電壓。可編程邏輯器件集成電路可被分 成四個象限，每個象限采用單獨形式的存儲元件電源電壓供電?？删幊?邏輯器件的四個象限中的每個象限的存儲元件電源電壓可稱作電源電壓 Vcchl， Vcch2， Vcch3和Vcch4 (總的稱作Vcchx)。對于Vcchx的最小 和最大電壓電平可采用任何合適的值。在一種合適的配置中，Vcchx的值 可在從Vcc的低電壓(例如1.2伏特)到Vh的高電壓(例如1.6伏特) 范圍內(nèi)變化。
0031如果期望，存儲元件電源電壓Vcchx可具有最大值(例如，1.55 伏特)，該最大值稍微低于地址晶體管電源電壓(例如，1.6伏特)的最大值。這種類型的配置有助于增加存儲元件的可靠性。地址晶體管僅在 數(shù)據(jù)加載過程中被使用，因此通常承受較大的電壓。為清楚起見，示出的1.55伏特升高的地址電源電壓電平以及所示出的1.6伏特升高的存儲 元件電源電壓電平通常在此稱作升高的電壓電平Vh。0032在可編程邏輯器件存儲單元的加載操作過程中，采用Vh的 Vccadd值為地址晶體管供電。在加載之后，可編程邏輯器件進入正常操 作(有時稱作用戶模式)。在正常操作過程中，存儲元件電源電壓Vcchx 維持在值Vh上。結(jié)果是，包含邏輯l (logic ones)的存儲單元產(chǎn)生大小 為Vh的輸出信號。Vh的值大于Vcc，這樣與存儲元件以Vcc供電時相 比，可編程核心邏輯中的n溝道晶體管更完全地導通，可編程核心邏輯 中的p溝道晶體管更完全地關(guān)斷。這樣提高了整個器件的性能。0033在圖1中示出了可包含根據(jù)本發(fā)明的功率調(diào)節(jié)器電路的示意性 可編程邏輯器件10。0034可編程邏輯器件10可具有輸入/輸出電路12，用于驅(qū)動器件10 的信號關(guān)斷，并用于通過輸入/輸出管腳14從其他器件接收信號。諸如全 球及本地垂直和水平導線以及總線的互連資源(interconnectionresource) 16可用于在器件10上發(fā)送信號。互連資源16包括固定互連(導線)以 及可編程互連(即，每個固定互連之間的可編程連接)。可編程邏輯18 可包括組合、順序邏輯電路?？删幊踢壿?8可構(gòu)造成執(zhí)行定制的邏輯功 能。與互連資源相關(guān)的可編程互連可認為是可編程邏輯18的一部分。0035可編程邏輯器件10包含易失性存儲單元20，其中易失性存儲單 元20采用管腳14和輸入/輸出電路12加載配置數(shù)據(jù)(也稱作編程數(shù)據(jù))。 一旦加載，每個存儲單元分別提供對應的靜態(tài)控制輸出信號，該靜態(tài)控 制輸出信號控制可編程邏輯18中相關(guān)邏輯元件的狀態(tài)。典型的是，將存 儲單元輸出信號用于控制金屬氧化物半導體(MOS)晶體管的柵極。在 諸如多路復用器之類的可編程部件中，這些晶體管中大多數(shù)通常是n溝 道金屬氧化物半導體(NMOS)傳輸晶體管(pass transistor)。當存儲單元輸 出為高時，由那個存儲單元控制的傳輸晶體管導通，使邏輯信號從其輸 入傳輸?shù)狡漭敵?。當存儲單元輸出為低時，傳輸晶體管關(guān)斷，不傳輸邏 輯信號。P溝道金屬氧化物半導體(PMOS)晶體管也可由存儲單元控制。0036典型的存儲單元20具有存儲元件部分，該存儲元件部分由構(gòu)造 成交叉耦合的反相器的許多晶體管形成。 一種合適的方案中，互補型金 屬氧化物半導體(CMOS)集成電路技術(shù)用于形成存儲單元20，這樣基 于CMOS的存儲單元實現(xiàn)方式在本文中作為一個實例進行描述。在可編 程邏輯器件集成電路的背景下，存儲單元存儲配置數(shù)據(jù)，因此有時被稱 作配置隨機存取(CRAM)單元。
0037存儲單元可從任何合適的來源中進行加載。在一個示意性的設(shè) 置中，存儲單元從外部可擦除編程只讀存儲器和稱作配置器件的控制芯 片通過管腳14和輸入/輸出電路12進行加載。來自被加載的存儲單元20 的輸出信號施加到可編程邏輯18中的電路元件(例如，金屬氧化物半導 體晶體管)的端子(例如，柵極)，從而控制那些元件(例如，使特定的 晶體管導通或關(guān)斷)，因此配置可編程邏輯18中的邏輯。電路元件可以 是諸如傳輸晶體管之類的晶體管，部分多路復用器，查找表，邏輯陣列， 與門，或門，與非門以及或非邏輯門，等等。存儲單元20通常以陣列形 式設(shè)置。在典型的現(xiàn)代可編程邏輯器件中，在每個芯片上可存在成百上 千萬的存儲單元20。
0038器件10的電路可采用任何合適的結(jié)構(gòu)進行組織。 一個實例是， 可編程邏輯器件10的邏輯可以較大的可編程邏輯區(qū)域的一系列行和列來 進行組織，其中每個區(qū)域包含多個較小的邏輯區(qū)域。器件10的邏輯資源 可通過互連資源16進行互連，該互連資源16例如相關(guān)的垂直導體和水 平導體。這些導體可包括基本覆蓋全部器件10的全局導線，諸如覆蓋部 分器件10的1/2線路或者1/4線路的部分線路，特定長度的(例如，足 以互連幾個邏輯區(qū)域)的交叉線路，較小的本地線路，或者任何其他合 適的互連資源設(shè)置。如果期望，器件10的邏輯可設(shè)置在更多級或者層中， 其中多個大區(qū)域進行互連以形成更大的部分邏輯。其他另外的器件設(shè)置 可采用未以行和列進行排列的邏輯。
0039當存儲單元是以陣列設(shè)置時，水平和垂直導體以及相關(guān)的加載 電路可用于向這些存儲單元加載配置數(shù)據(jù)。圖2中示出了存儲單元20的 示意性陣列88。當數(shù)據(jù)在數(shù)據(jù)線108上傳送時，地址線112用于地址陣 列88。每條地址線112具有相關(guān)的地址線驅(qū)動器140。驅(qū)動器140可由TH電源電壓Vccadd以及接地電源電壓Vss (例如，0伏特)供電。每個 驅(qū)動器140可在其輸入接收地址信號ADD—IN，并且在其輸出為線路112 屮的一條線路產(chǎn)生對應的地址信號ADD。當確定合適的地址線112吋， i'了經(jīng)由數(shù)據(jù)線108將配置數(shù)據(jù)加載在陣列88的存儲單元20中。清零線 104上的清零信號CLR可用于在準備數(shù)據(jù)加載操作中清除存儲單元20。 清零信號CLR可由清零線驅(qū)動器142產(chǎn)生，該清零線驅(qū)動器采用正電源 電壓Vcc和接地電壓Vss供電。如果期望，陣列88可通過給存儲單元20 供電同時使得清零信號CLR在維持為高電平Vcc而進行清除。每個存儲 單元20在相應的數(shù)據(jù)輸出線114上產(chǎn)生輸出。0040可編程邏輯器件IO包含核心邏輯(例如，圖1的硬連線邏輯和 可編程邏輯18)。以正的電源電壓Vcc和接地電壓Vss對該核心邏輯供電。 器件10上的功率調(diào)節(jié)器電路可采用核心邏輯電源電壓Vcc，接地電壓 Vss，以及諸如電源電壓Vccr (例如，大于Vcc的電源電壓Vccr)之類 的其他電源電壓進行供電。 一種示意性的設(shè)置中，電源電壓Vcc大約是 1.2伏特，電源電壓Vccf是2.5伏特，接地電壓Vss是O伏特。可采用其 他的設(shè)置。例如，Vcc可大于或者小于1.2伏特，Vccr可大于或者小于 2.5伏特，并且Vss可大于或者小于0伏特。采用Vcc值為1.2伏特，Vccr 的值為2.5伏特，以及Vss的值為0伏特僅僅是示意性的。0041可采用任何合適的設(shè)置將諸如Vcc， Vccr以及Vss之類的電源 電壓提供給器件10上的電路。例如，諸如Vcc， Vccr以及Vss之類的電 源電壓可從一個或多個外部電源管腳得到。采用芯片上(on-chip)電路 可產(chǎn)生大于或者小于外部供電電源電壓的電源電壓。例如，可采用分壓 器來減小外部供電電壓，可采用電荷泵或者其他升壓電路來產(chǎn)生大于外 部供電電源電壓的電源電壓。0042器件10上的數(shù)據(jù)加載以及讀取電路可用于給陣列88提供地址、 清除以及數(shù)據(jù)信號。在寫操作過程中，將要被加載到陣列88中的配置數(shù) 據(jù)提供給數(shù)據(jù)線108。在正常操作(用戶模式)過程中，輸出線114上的 信號用于控制相關(guān)的可編程邏輯元件。0043器件10上的核心邏輯包含n溝道和p溝道金屬氧化物半導體晶 體管以及可編程邏輯元件，該可編程邏輯元件諸如反相器，多路復用器，邏輯門，寄存器邏輯，查找表等等，由n溝道和p溝道金屬氧化物半導 體晶體管形成。在典型的情形中，可編程邏輯18中的電路或者部件具有 接收正電源電壓Vcc的正電源端以及接收接地電源電壓Vss的接地電源端0044器件IO上的功率調(diào)節(jié)器電路提供接地電源電壓Vss以及正電源 電壓信號Vccadd以及Vcchx給驅(qū)動器140以及可編程邏輯器件存儲單元 20。在正常操作中，Vcchx的值大于Vcc。當電源電壓以這種方式升高時(即，當正電源電壓Vcchx和接地電壓之間的差大于Vcc時)，提高了器 件10的性能。特別是，采用升壓的電源電壓可以使得存儲單元20的輸 出控制信號OUT更完全地導通器件10的核心邏輯中的n溝道晶體管， 并且可以更完全地關(guān)斷器件10的核心邏輯中的p溝道晶體管。0045總的來說，采用增加的正電源電壓和/或減小的接地電源電壓來 實現(xiàn)電源電壓升壓。將具有不同電壓電平的電源線引入到可編程邏輯器 件結(jié)構(gòu)中將增加復雜性。為了避免增加不必要的復雜性，期望限制使用 不同的電源電壓。限制電源電平數(shù)量的一個合適的方案是采用相同的接 地電壓Vss給陣列88供電，該陣列88用于器件10上的核心邏輯和調(diào)節(jié) 器電路。將這種設(shè)置作為一個實例進行描述。然而，如果期望的話，諸 如其中陣列88的接地電壓不同于核心邏輯18或調(diào)節(jié)器電路的接地電壓 的其他設(shè)置也可采用。0046可采用任何合適的方案將電源電壓Vcchx， Vccadd以及Vss分配給驅(qū)動器140以及存儲單元陣列88中的存儲單元20。例如，可采用具 有電源線的互連的行和列的配電網(wǎng)來將電源電壓Vcchx分配給陣列88中 的存儲單元。在圖2的實例中，在陣列88中存在三行和三列的存儲單元 20。這僅僅是示意性的。諸如集成電路10之類的集成電路可具有任何合 適數(shù)量的存儲單元20。作為一個實例，典型的存儲陣列可具有設(shè)置在成 百上千或者成千上萬行和列的成千上萬或者上百萬的存儲單元20。0047信號Vss是恒定的。電源信號Vcchx和Vccadd優(yōu)選的是可以變 化。例如，信號Vcchx可在寫操作過程中的Vcc (其中相對低的電壓使 得更容易加載數(shù)據(jù)到單元20中)和讀操作過程中的Vh (其中相對較高 的電壓使得更容易確定數(shù)據(jù)線108上的電壓電平)之間變化。在正常操作中，Vcchx可等于Vh，從而改進器件10的性能。電源信號Vccadd可 在寫操作過程中的Vh(其中增加的電壓Vh可以更容易地通過單元20中 的地址晶體管加載數(shù)據(jù))以及在讀操作過程(例如，當從陣列88讀出數(shù) 據(jù)用于測試吋)的Vcc之間變化。
0048器件10上的數(shù)據(jù)加載和讀取電路控制陣列88的清除和數(shù)據(jù)加 載操作。數(shù)據(jù)加載和讀取電路從外部源接收配置數(shù)據(jù)。在典型的系統(tǒng)中， 將配置數(shù)據(jù)從存儲器和數(shù)據(jù)加載電路加載到可編程邏輯器件中。這種電 路有時稱作配置器件，其將配置數(shù)據(jù)加載到數(shù)據(jù)加載和讀取電路中的寄 存器中。數(shù)據(jù)加載和讀取電路在清除路徑104上產(chǎn)生清除信號(標記為 CLR)。當單元20上電時維持信號CLR可以清除存儲陣列88的內(nèi)容。 一旦系統(tǒng)上電或者在隨后的再配置操作中可執(zhí)行清除操作。在已經(jīng)清除 陣列之后，不維持CLR信號，加載配置數(shù)據(jù)。
0049可將配置數(shù)據(jù)加載到加載和讀取電路中的寄存器中。這些寄存 器可用于將配置數(shù)據(jù)通過DATA1， DATA2， DATA3線108并行施加到陣 列88上。地址解碼器電路可從外部源接收地址信息，作為響應可系統(tǒng)地 維持和不維持期望的地址線112 (即，ADD1， ADD2或ADD3)。在每列 中的地址線維持時，將數(shù)據(jù)線108上的數(shù)據(jù)加載到那列的存儲單元20中。 通過以這種方式對每列進行尋址，整個陣列88可用配置數(shù)據(jù)進行加載。
0050在該陣列已經(jīng)被加載之后，可通過讀取已經(jīng)編程到存儲單元20 中的數(shù)據(jù)來確認正確的數(shù)據(jù)加載。這種操作用于確保在加載過程中沒有 錯誤出現(xiàn)，其中這種操作有時稱作數(shù)據(jù)確認。如果從陣列88讀取的確認 數(shù)據(jù)值與數(shù)據(jù)加載過程中所用的那些值不匹配，可生成錯誤消息，可重 復加載過程，或者可進行其他合適的校正動作。
0051在數(shù)據(jù)讀取操作中，數(shù)據(jù)線108用作讀取線。特別是，DATA1， DATA2以及DATA3線108可用于將加載的配置數(shù)據(jù)值從一列地址存儲 單元20傳送到數(shù)據(jù)加載和讀取電路中的寄存器上。
0052在完成數(shù)據(jù)加載過程的成功確認之后，加載的配置數(shù)據(jù)用于控 制器件10上的可編程邏輯的操作，這樣器件10可用于系統(tǒng)中。在正常 操作(用戶模式操作)過程中，每個存儲單元20的輸出114產(chǎn)生對應的 靜態(tài)控制信號，用于控制諸如NMOS傳輸晶體管之類的NMOS晶體管的柵極，諸如PMOS斷電晶體管的PMOS晶體管，或者可編程邏輯器件10 的可編程核心邏輯18中的其他電路部件。0053圖3中示出了示意性的存儲單元20。通過在線104上維持CLR 信號以導通清除晶體管128來清除存儲單元20，從而在電壓Vcchx升高 時將節(jié)點N2與接地端子卯連接。0054在編程過程中，存儲單元20接收DATA一IN線108上的數(shù)據(jù)。在 數(shù)據(jù)已經(jīng)加載到陣列中之后，執(zhí)行數(shù)據(jù)確認操作，以確定數(shù)據(jù)是否被正 確加載。在數(shù)據(jù)確認操作中，DATA—IN線用作驗證路徑。在加載時，數(shù) 據(jù)沿著線108流進陣列88中。當執(zhí)行數(shù)據(jù)確認操作時，數(shù)據(jù)沿著線108 以相反的方向從陣列88流進相關(guān)數(shù)據(jù)加載和讀取電路中的寄存器中。0055在加載和讀取操作中，在地址線112上系統(tǒng)地維持地址信號 ADD。這樣使得數(shù)據(jù)加載和讀取電路可對陣列88的列進行尋址以用于數(shù) 據(jù)寫入或讀取。0056存儲單元20的存儲元件82由兩個交叉耦合的反相器形成。反 相器116具有晶體管120和122。反相器118具有晶體管124和126。晶 體管120和124是p溝道金屬氧化物半導體晶體管。晶體管122和126 是n溝道金屬氧化物半導體晶體管。節(jié)點Nl和N2上的電壓極性相反。 當N1為低時，N2為高，存儲單元20稱作被編程。此情況中被編程的存 儲單元的內(nèi)容為邏輯1。當Nl為高并且N2為低時，存儲單元包含邏輯 0，被稱作為清除。0057如圖3所示，節(jié)點N2上的電壓與DATA—OUT電壓相同。將 DATA—OUT信號施加到可編程核心邏輯元件上，該可編程核心邏輯元件 諸如線130 (圖2中以輸出114示出)之類的線上的晶體管136。0058采用端子86上的正電源電壓Vcchx以及接地端子90上的接地 電源Vss向存儲元件82供電。諸如地址驅(qū)動器140之類的地址驅(qū)動器采 用端子144上的正電源電壓Vccadd以及接地端子90上的接地電源Vss 供電。器件10上的功率調(diào)節(jié)器電路提供電源電壓Vcchx和電源電壓 Vccadd，電源電壓Vcchx在寫操作過程中幅值相對低而在數(shù)據(jù)確認(讀) 操作過程中電壓相對高，電源電壓Vccadd在寫操作過程中電壓相對高而 在讀操作中電壓相對低。0059在寫操作過程中所用的升壓的地址電壓(本例子中為1.6伏特) 盡可能地導通地址晶體管132，這樣減小了地址晶體管132的面積(real estate)要求和/或增加了存儲單元20的寫入余量。在數(shù)據(jù)確認讀操作過 程中所用的降低的地址電壓(本例子中為1.2伏特)增加了存儲單元20 的讀取余量。
0060可用于產(chǎn)生用于器件10的電源電壓Vcchx和Vccadd的示意性功 率調(diào)節(jié)器電路在圖4中示出。圖4的可編程邏輯器件10通過管腳14從 外部源接收電源信號Vccr， Vcc以及Vss。
0061將存儲陣列88分成四個子陣列88-1， 88-2， 88-3， 88-4。每個
子陣列從每組晶體管148接收功率。晶體管148可以是并聯(lián)的金屬氧化 物半導體(MOS)晶體管源極和漏極(共源-漏極)和柵極。諸如并聯(lián)晶 體管148之類的并聯(lián)晶體管的使用是需要的，這是因為這種設(shè)置增加了 晶體管的驅(qū)動強度而不違反在單個晶體管柵極結(jié)構(gòu)上設(shè)置最大寬度的設(shè) 計規(guī)則。這種設(shè)置也在每個象限上形成功率的一致分布，減小了象限中 每個元件上Vcchx的差別。
0062與每個子陣列相關(guān)的晶體管148的源極短接在一起，并連接到 每個電源電壓Vccr。
0063與每個子陣列相關(guān)的晶體管148的漏極也短接在一起。漏極連 接到配電線的柵格上，其中該配電線分配電壓Vcchx。存在與陣列88的 每個象限相關(guān)的柵格。 一個柵格與子陣列88-1相關(guān)并用于分配電壓 Vcchl。子陣列88-2， 88-3以及88-4分別具有相關(guān)的配電網(wǎng)，其用于分 配電壓Vcch2， Vcch3以及Vcch4。配電網(wǎng)和晶體管148的漏極由圖4中 的線154示意性示出。
0064每個子陣列中所有的晶體管148的柵極短接到一起，并在相關(guān) 控制路徑152上從相關(guān)的存儲元件電源電路150接收共同的控制信號 Vip。每個電路150也包含運算放大器，用于產(chǎn)生其相關(guān)的控制信號Vrp。
0065每個存儲單元電源電路150可被單獨控制。由于每個存儲元件 電源電路150經(jīng)受的與陣列88相關(guān)的電容小于單個較大的電源電路所經(jīng) 受的電容，因此提高了穩(wěn)定性。電路仿真已經(jīng)示出電路150中的電路穩(wěn) 定性改進了，這是因為每個電路反饋系統(tǒng)中的輸出負載極更遠離它的主要極(dominant pole)，因此改進了系統(tǒng)相位余量。在圖4所示的這種設(shè) 置中，其中每個電路150僅與陣列88的一部分相關(guān)聯(lián)，每個電路150中 的運算放大器上的負載減小了，這是因為每個運算放大器驅(qū)動的晶體管 148數(shù)量減小了。線152在象限之間沒有短接在一起，這樣每個電路150 屮出現(xiàn)工作點的變化，而不影響其他電路150。由每個電路150處理的電 流負載量因此平衡，功率調(diào)節(jié)器電路的反應時間得到了改進。0066通過地址電源電路156產(chǎn)生地址電源電壓Vccadd。電壓Vccadd 通過配電路徑158分配到地址驅(qū)動器142上。在圖4的例子中，存在單 行地址驅(qū)動器142。陣列88的每一列可具有相關(guān)的地址驅(qū)動器142。如 果期望，可設(shè)置多行地址驅(qū)動器142，以增加大陣列88中的響應特性。 地址電源電路156可與存儲元件電源電路150單獨控制。通過減小電路 150和電路156之間不期望的耦合，這種獨立控制設(shè)置有助于改進電路相 應特性以及準確度。0067電源電路150和156可采用穩(wěn)定的參考電壓VBG來產(chǎn)生電源電 壓Vccadd以及Vcchx。參考電壓VBG可以由任何合適的電壓參考來產(chǎn) 生。 一種合適的設(shè)置中，參考電壓VBG由帶隙參考電路160產(chǎn)生。在器 件10上可存在任何合適數(shù)量的帶隙參考電路160。在圖4所示的示意性 設(shè)置中，單個帶隙參考電路160產(chǎn)生由全部的四個存儲元件電源電路150 和地址電源電路156共享的參考電壓VBG。采用單個帶隙參考電路160 可能是有益的，這是因為這樣減小了電路面積(real estate)量，并且另 外減小了由芯片消耗的待機功率量，其中電路面積量是參考電路在器件 10上消耗的。單位增益運算放大驅(qū)動器162可用于加強分配給器件10的 遠端部分(例如地址電源電路156)的信號VBG,而不改變VBG的大小。 單位增益緩沖器162在性能上可表現(xiàn)出輕微的變化，但是由于這些性能 變化導致的不準確的潛在性通常比不上由僅采用單個帶隙參考電路的節(jié) 省空間的潛在性。0068圖5中示出了示意性的存儲元件電源電路150。如圖5所示，電 路150可具有接地端子90?？蓪⒄娫措妷篤cc從電源管腳施加到端子 164上。在正電源端子166上可接收到正電源電壓Vccr。參考電壓VBG 可由控制電路168通過路徑170接收。0069控制電路168可產(chǎn)生控制信號WC1和WC2，用于控制開關(guān)電 路173。開關(guān)電路173可具有PMOS晶體管T3和T4。控制信號WC1可 提供給晶體管T3的柵極。控制信號WC2可提供給晶體管T4的柵極端子。 晶體管T3和T4在正電源Vcc和輸出154之間可串聯(lián)連接。輸出154連 接到配電網(wǎng)并且提供電源電壓Vcchx給陣列88中存儲元件的相關(guān)子陣 列。當Vcchx的期望輸出電壓電平為Vcc時并且期望電路150具有大的 電流容量時，控制器168可導通晶體管T3和T4，從而將輸出154短接 到提供Vcc給端子164的電源管腳上。0070晶體管T2是通電復位下拉(power-on-resetpull-down)晶體管。 為晶體管T2的柵極端G提供來自控制電路168的通電復位信號POR。 控制電路168可包含通電復位電路，其檢測從外部電源施加給器件10的 電源電壓何時己經(jīng)達到他們的期望電平。例如，控制電路168可確定諸 如Vcc和Vccr這樣的信號何時已經(jīng)達到足夠使器件10上的電路正確操 作的幅值。通電復位信號POR在電源信號升高時保持為高。在此情況下， 晶體管T2導通，將輸出線154上的電源電壓Vcchx拉到已知的值(接地 信號Vss)。一旦通電復位電路確定電源電壓已經(jīng)充分上升，那么信號POR 可變?yōu)榈?例如，為Vss)。這樣就關(guān)斷晶體管T2，使得Vcchx上升。0071控制電路168采用來自路徑170的參考電壓VBG來在路徑172 上產(chǎn)生VREF的準確值。該VREF的值在不同的時間上是不相同的。例 如，VREF可在上電操作過程中具有一個值，并且可在正常操作(用戶模 式)過程中具有另一個值。0072存儲元件電源電路150可具有運算放大器176以及其他控制電 路174，控制電路174接收路徑172上的電壓VREF的各個值，并且在輸 出路徑154上提供電源電壓Vcchx的對應值?？刂齐娐?74包括控制晶 體管Tl。晶體管Tl優(yōu)選采用多個并聯(lián)晶體管148來實現(xiàn)，如結(jié)合圖4 所示的。這使得晶體管Tl可以運載充足的電流，用于給陣列88的相關(guān) 子陣列中的存儲單元20供電。0073晶體管T1的柵極(即，圖4的并聯(lián)晶體管148的柵極)在路徑 152上從運算放大器176接收控制信號Vrp。晶體管Tl與分壓器178串 聯(lián)連接在正電源端子166和接地端子90之間。分壓器178中電阻器Rl和R2的值可選擇成減小節(jié)點184以及反饋線180上相對節(jié)點182和路徑 154上的電源電壓Vcchx的反饋電壓FB的幅值。 一種合適的設(shè)置是，電 阻器Rl和R2具有相同的電阻R。在這種配置中，反饋信號FB的幅值 是電壓Vcchx的一半。典型出現(xiàn)在路徑180上的電壓范圍因此可以是約 100mV (當Vcchx為200mV時)到0.8伏特(當Vcchx是1.6伏特時)， 而不是200mV到1.6伏特。分壓器178用于減小信號FB的幅值使得運 算放大器176可以處理寬電壓范圍，而不需要借助復雜和龐大的電路。 一種合適的設(shè)置是，運算放大器176可以基于單PMOS讀出對(sense pair)。
0074晶體管Tl優(yōu)選為PMOS晶體管。對形成晶體管Tl的并聯(lián)晶體 管148采用PMOS設(shè)置的好處是使得功率調(diào)節(jié)器電路的整個尺寸減小。 盡管NMOS設(shè)置可以呈現(xiàn)出優(yōu)良的噪聲抑制，但是可采用較少的電路面 積(real estate)來制造PMOS晶體管，而不需要經(jīng)受不期望的擊穿效應。0075補償電容器183可用于幫助穩(wěn)定電路150的操作。0076路徑180形成電路174中的反饋環(huán)。當節(jié)點182上的電壓FB升 高到高于Vcchx的期望值時，分壓器178中反饋節(jié)點184上的電壓將升 高到高于VREF。運算放大器176比較其正負輸入上的電壓，在其輸出產(chǎn) 生對應的控制信號Vrp。
0077當反饋信號FB升高到高于VREF時，控制信號Vrp由運算放大 器176增加。將控制信號Vrp施加到晶體管Tl的柵極。因為晶體管Tl 是PMOS晶體管，因此其柵極上增加的控制信號電壓Vrp導致晶體管Tl 源漏電阻增加。當晶體管T1的電阻增加時，節(jié)點182上的電壓幅值(電 源電壓Vcchx)以及節(jié)點184上的電壓幅值(反饋電壓FB)減小，直到 FB小于VREF并且Vcchx已經(jīng)達到它的期望電壓電平為止。
0078當電源信號Vcchx下降到低于其期望設(shè)定點時，反饋信號FB將 下降到低于VREF。當反饋信號FB下降到低于VREF時，運算放大器176 將減小晶體管T1的柵極上的控制電壓Vrp。這樣就減小了晶體管T1的 電阻。當晶體管T1的電阻減小時，電源電壓Vcchx將上升到它的期望電 平，反饋信號FB將上升到VREF。
0079控制電路168依據(jù)可編程邏輯器件10的操作模式實時改變VREF的值。這使得運算放大器176和其他電路174可以在輸出154上產(chǎn)生電 源電壓Vcchx的期望值。當在通電復位操作以及其他操作模式中需要時， 控制電路168產(chǎn)生控制信號WC1和WC2，以啟動開關(guān)172并產(chǎn)生POR 信號給控制晶體管T2。0080圖6中示出示意性的地址電源電路156。電路156可具有接地端 子卯。可將正電源電壓Vcc從電源管腳提供給端子186。正電源電壓Vccr 可在正電源端子188上接收。參考電壓VBG可由控制電路192通過路徑 l卯接收。0081控制電路192可產(chǎn)生控制信號WC1—A和WC2—A，用于控制開 關(guān)電路206。開關(guān)電路206可具有PMOS晶體管T3-A和T4—A。控制信 號WC1—A可提供給晶體管T3—A的柵極?？刂菩盘朩C2一A可提供給晶 體管T4一A的柵極端子。晶體管T3—A和T4一A可串聯(lián)連接在正電源電壓 Vcc和輸出158之間。輸出158提供電源電壓Vccadd給地址驅(qū)動器142(圖4)。當Vccadd的期望輸出電壓電平是Vcc并且期望電路156具有 大的電流容量時，控制器192可導通晶體管T3一A和T4一A，以將輸出158 短接到電源管腳上，該電源管腳正提供電源電壓Vcc給端子186。0082晶體管T2—A是通電復位下拉晶體管。向晶體管T2—A的柵極端 子G提供來自控制電路192的通電復位信號POR?？刂齐娐?92可包含 通電復位電路，該通電復位電路檢測從外部電源施加給器件10的電源電 壓何時已經(jīng)達到它們的期望電平。例如，控制電路192可確定諸如Vcc 和Vccr這樣的信號何時已經(jīng)達到充足的幅值，以使得器件10上的電路 可以正確操作。在電源信號升高時通電復位信號POR保持為高。在此情 形下，晶體管T2一A導通，將輸出線158上的電源電壓Vccadd拉到已知 的值(接地信號Vss)。 一旦通電復位電路確定電源電壓已經(jīng)充分上升， 信號POR可變?yōu)榈?例如變?yōu)閂ss)。這樣關(guān)斷晶體管T2—A，使得Vccadd 上升。電路156中的信號POR以及電路150中的信號POR (圖5)可由 單獨的通電復位電路或者由共享的通電復位電路來提供。將器件10上的 通電復位電路在圖5和6中示出為控制電路192和168的一部分，但是 如果期望的話，也可與存儲元件和地址電源電路分開。0083圖6的控制電路192采用來自路徑190的參考電壓VBG以在路徑194上產(chǎn)生VREF_A的準確值。VREF_A的值在不同的吋間上是不同 的。例如，VREF—A可在配置數(shù)據(jù)加載操作過程中具有一個值，在正常 操作(用戶模式)過程中具有另一個值。
0084地址電源電路156可具有運算放大器196和其他控制電路198， 該其他控制電路198在路徑194上接收電壓VREF一A的各個值，并且在 輸出路徑158上提供電源電壓Vccadd的相應值?？刂齐娐?98包括控制 晶體管T1一A。晶體管Tl—A可采用單個晶體管或多個并聯(lián)的晶體管來實 現(xiàn)。
0085晶體管Tl—A的柵極在路徑210上從運算放大器196接收控制信 號Vrp—A。晶體管Tl—A與分壓器串聯(lián)連接在正電源端子188和接地端子 90之間。分壓器208的電阻器Rl—A和R2—A的值可選擇成減小節(jié)點202 以及反饋線200上相對于節(jié)點204和路徑158上的電源電壓Vccadd的反 饋電壓FB一A的幅值。 一種合適的設(shè)置是，電阻器R1—八和112_八具有相 同的電阻R，這樣反饋信號FB一A的幅值是電壓Vccadd的一半。這樣就 減小了出現(xiàn)在路徑200上的運算放大器196的電壓范圍，可以在運算放 大器196中采用小型電路。例如，運算放大器196可基于單個PMOS讀 出對(sense pair)來形成。晶體管Tl—A優(yōu)選為PMOS晶體管，以使得 地址電源電路156的尺寸最小化。
0086補償電容器201可用于幫助電路156的操作穩(wěn)定化。0087路徑200形成電路198中的反饋環(huán)。當節(jié)點204上的電壓升高到 高于Vccadd的期望值時，分壓器208中反饋節(jié)點202上的電壓將升高到 高于VREF一A。運算放大器196將其正負輸入上的電壓進行比較，并在 其輸出上產(chǎn)生相應的控制信號Vrp—A。
0088當Vccadd升高到高于其期望設(shè)定點時，反饋信號FB—A將升高 到高于由控制電路192產(chǎn)生的VREF—A的值。當反饋信號FB—A升高到 高于VREF—A時，由運算放大器196產(chǎn)生的控制信號Vrp一A增加。將控 制信號Vrp一A施加到晶體管T1_A的柵極。由于晶體管Tl—A是PMOS 晶體管，因此其柵極上增加的控制信號電壓Vrp—A導致晶體管Tl—A的 源漏電阻增加。當晶體管T1一A的電阻增加時，節(jié)點204上的電壓(電源 電壓Vccadd)的幅值以及節(jié)點202上的電壓(反饋電壓FB—A)的幅值減小，直到FB—A小于VREF—A為止。
0089當電源信號Vccadd下降到低于其期望設(shè)定點時，反饋信號FB—A 將下降到低于VREF一A。當反饋信號FB—A下降到低于VREF一A時，運 算放大器196將減小晶體管Tl—A柵極上的控制電壓Vrp—A。這樣減小了 晶體管T1一A的電阻。當晶體管T1_A的電阻減小時，電源電壓Vccadd 將增加到它的期望電平，并且反饋信號FB一A將增加到VREF—A。0090控制電路192依據(jù)可編程邏輯器件10的操作模式來實時改變 VREF一A的值。這使得運算放大器196和其他電路198在輸出154上產(chǎn) 生電源電壓Vccadd的期望值。當在通電復位操作和其他操作模式中需要 時，控制電路192產(chǎn)生控制信號WC1_A和WC2一A，以啟動開關(guān)206， 并產(chǎn)生POR信號以控制晶體管T2一A。
0091圖7中示出了功率調(diào)節(jié)器S路怎樣改變電源電壓Vcchx和Vccadd 的圖，其中功率調(diào)節(jié)器電路由存儲元件電源電路150和地址電源電路156 構(gòu)成，電源電壓Vcchx和Vccadd作為可編程邏輯器件集成電路10的操 作模式的函數(shù)。器件IO存在四種操作模式(1)上電模式，(2)清除模 式，(3)配置(寫)模式，以及(4)用戶模式(正常操作)。
0092在上電模式中，器件10上的通電復位電路監(jiān)測由器件10接收 的電源信號。當所有的電源電壓都已經(jīng)達到它們的期望電平時，通電復 位電路將使通電復位信號POR由高變?yōu)榈汀Ｈ鐖D7中POR軌跡所示， 通電復位信號POR在tl (當通電復位電路啟動時)之后的時間上升，并 且在所有電源電壓已經(jīng)達到它們的期望電平的時刻t2上變?yōu)榈汀?br> 0093在時刻t2和t3之間，器件IO從上電模式變換為清除模式。在 這個變換期間，功率調(diào)節(jié)器電路為接下來的清除操作準備存儲元件電源 電壓Vcchx和地址電源電壓Vccadd。電源電路150將電壓Vcchl， Vcch2， Vcch3以及Vcch4從Vss提升到約2/3Vth，其中Vth是與存儲元件82(圖 3)的PMOS晶體管120和124相關(guān)的閾值電壓。Vth的值典型為約300mV， 這樣2/3Vth的值典型為約200mV。將Vcchl， Vcch2， Vcch3和Vcch4 升高到2/3Vth可將存儲元件82的反相器116和118設(shè)置在這樣的一個狀 態(tài)，在這種狀態(tài)中，它們在重新配置操作過程中(即，當進入用戶模式 操作之后的配置模式時)不可能經(jīng)歷閉鎖Oatchup)。0094與傳統(tǒng)的方案相比，在重新配置操作過程中防止閉鎖的方式是 可以理解的。傳統(tǒng)地，在重新配置之前，存儲單元中存儲元件PMOS晶 體管供電下降到0伏特。在重薪配置之前，傳統(tǒng)的存儲單元可存儲邏輯1。 在此情況下，存儲單元的輸出電壓可以為高(例如，1.2伏特)。當存儲 單元的電源電壓下降時，電荷從輸出節(jié)點泄漏。因此輸出節(jié)點的電壓也 下降。繼續(xù)這樣直到電源電壓和輸出節(jié)點電壓達到一個晶體管閾值電壓(約0.3伏特)為止。此時，存儲單元反相器中的PMOS晶體管關(guān)斷， 輸出電壓不再下降。結(jié)果是，當電源電壓達到0伏特時，在輸出上捕獲 0.3伏特的電荷。因為，PMOS晶體管漏極上的電壓比其體端子(body terminal)上的電壓大得多(例如，0.3伏特》0伏特)，因此這是導致閉 鎖條件的潛在原因。0095本發(fā)明中，存儲元件82中反相器116和118的電源電壓Vcchx 不低于0.2伏特(0.3伏特的晶體管閾值電壓Vth的2/3)。這使得PMOS 反相器晶體管處于PMOS晶體管的體端子為0.2伏特，并且PMOS晶體 管的漏極為0.3伏特的狀態(tài)。由于PMOS晶體管漏極電壓(0.3伏特)僅 略大于PMOS晶體管體電壓(0.2伏特)，因此不可能發(fā)生閉鎖。如果期 望的話，可通過使得存儲元件82中的反相器116和118的電源電壓Vcchx 不低于Vth的約0.5到0.75 (例如，為約0.15伏特到約0.225伏特)而防 止閉鎖。0096這種防閉鎖操作在器件10的初始上電順序不是必需的，但是在 接下來的重新配置操作過程中(即，在器件10已經(jīng)采用現(xiàn)有的一組配置 數(shù)據(jù)在現(xiàn)場操作之后新的配置數(shù)據(jù)加載到可編程邏輯器件10中時)可用 于防止閉鎖。0097當電源電壓Vcchx從0升高到2/3Vth時，地址電源電路156將 電源電壓Vccadd從接地電壓Vss升高到電源電壓Vcc。這樣就對地址線 驅(qū)動器140進行供電。器件10上的讀/寫電路將信號ADD—IN (圖3)保 持在Vss，這樣信號ADD在時刻t3為Vss。結(jié)果是，存儲單元20中的 地址晶體管132在時刻t3上全部關(guān)斷。0098器件10在時刻t3進入清除模式。在時刻t3，信號CLR升高到 Vcc。電源電壓Vccadd從時刻t3到t4維持在電壓Vcc上。存儲元件電源電路150將電源電壓Vcchx從Vth的2/3上升到Vcc。因為信號CLR為 「S，將Vcchx升高到Vcc清除了存儲單元20。在它們的清除狀態(tài)中，存 儲單元20產(chǎn)生為低(Vss)的輸出信號OUT。在時刻t4，陣列88被清除。
0099在時刻t4和t5之間，器件10在清除模式和配置模式之間變換。 在時刻t4，控制電路168 (圖5)使得信號WC1和WC2為低，因此導通 開關(guān)電路173。開關(guān)電路173導通時，提供電壓Vcc給圖5的端子164 的Vcc電源管腳電連接到輸出線154上。這樣確保了即使呈現(xiàn)出大電流 時電源電壓Vcchx也能維持電壓Vcc，其中大電流在許多存儲單元20同 時加載的數(shù)據(jù)加載操作過程中產(chǎn)生。圖6的控制電路192維持WC1一A和 WC2一A為高，這樣圖6的開關(guān)電路206關(guān)斷。地址電源電路156在準備 數(shù)據(jù)加載操作時將地址電源電壓Vccadd從Vcc升高到Vh。
0100在時刻t5，器件10進入配置模式。在時刻t5和t6之間，將配 置數(shù)據(jù)在數(shù)據(jù)線108上加載到存儲單元20中，同時維持恰當?shù)牡刂沸盘?ADD以尋址陣列88的列。在配置模式中，Vcchx由開關(guān)電路173 (圖5) 維持為Vcc， Vccadd通過電路156維持為Vh。
0101在時刻t6和t7之間，器件IO在配置模式和用戶模式之間變換。 在時刻t6，信號WC1和WC2為高，關(guān)斷開關(guān)電路173。由于開關(guān)電路 173關(guān)斷，電源電壓Vcchx由控制電路174的輸出提供在節(jié)點182 (圖5) 上。在t6和t7之間，控制電路168增加VREF，這樣Vcchx的幅值從 Vcc升高到Vh。控制電路192降低VREF_A，這樣Vccadd從Vh降低到 Vcc。在時刻t7，控制電路192使得控制信號WC1一A和WC2—A為低， 因此導通幵關(guān)電路206，將輸出線158連接到電源管腳上，該電源管腳用 于將電源電壓Vcc提供給端子186。開關(guān)電路206在用戶模式中提供驅(qū)動 與地址線112相關(guān)的寄生電容所需的電流。如果期望，開關(guān)電路206還 在時刻t3和t4之間導通，從而在清除模式中提供電流給地址電源電壓線。
0102在時刻t7，器件10進入用戶模式(器件10的正常操作作為系 統(tǒng)中配置的邏輯電路)。在時刻t7到t8之間的用戶模式操作中，輸入和 輸出數(shù)據(jù)信號通過輸入-輸出管腳14傳送。器件10上的可編程邏輯18 用于執(zhí)行數(shù)據(jù)信號上定制的邏輯功能，其中器件已經(jīng)在時刻t5和t6之間 的數(shù)據(jù)加載操作中根據(jù)己經(jīng)加載到陣列88中的配置數(shù)據(jù)進行了配置。0103如果期望重新配置器件10而不將器件10從系統(tǒng)中拆卸，那么 可通過返回到清除模式(時刻t3)來執(zhí)行系統(tǒng)內(nèi)的重新配置操作。在時 刻t8，在準備返回到時刻t3時，信號WC1一A和WC2—A為高，這樣在 吋亥ij t5和t6之間，Vccadd可通過地址電源電路156升高到Vh。當從時 刻t8返回到時刻t3時，將電源電壓Vcchx保持約為Vth的2/3，從而防 止閉鎖，并且Vccadd保持為Vcc。
0104前面僅僅是本發(fā)明示意性的原理，不脫離本發(fā)明的原理和精神 下，本領(lǐng)域的技術(shù)人員可進行各種變形。
權(quán)利要求
1、在包含存儲單元和地址驅(qū)動器的集成電路上的功率調(diào)節(jié)器電路，其中地址驅(qū)動器為該存儲單元提供地址信號，包括地址電源電路，其提供時變地址電源電壓給所述地址驅(qū)動器；以及一個或多個存儲元件電源電路，其提供時變存儲元件電源電壓給存儲單元中的存儲元件。
2、 權(quán)利要求1所述的功率調(diào)節(jié)器電路，其中所述存儲單元包括存儲單元的陣列。
3、 權(quán)利要求l所述的功率調(diào)節(jié)器電路，其中所述存儲單元包括存儲 元件的陣列，并且其中所述一個或多個存儲元件電源電路包括多個存儲 元件電源電路，每個存儲元件電源電路向每個陣列中的存儲元件提供時 變存儲元件電源電壓。
4、 權(quán)利要求1所述的功率調(diào)節(jié)器電路，還包括單電壓參考電路，該 單電壓參考電路為所述一個或多個存儲元件電源電路中的每個提供參考電壓。
5、 權(quán)利要求1所述的功率調(diào)節(jié)器電路，還包括單電壓參考電路，該 單電壓參考電路為所述一個或多個存儲元件電源電路中的每個以及所述 地址電源電路提供參考電壓。
6、 權(quán)利要求1所述的功率調(diào)節(jié)器電路，還包括-單電壓參考電路，該單電壓參考電路為所述一個或多個存儲元件電源電路中的每個以及所述地址電源電路提供參考電壓；以及 增強參考電壓的至少一個單位增益緩沖器。
7、 權(quán)利要求1所述的功率調(diào)節(jié)器電路，其中所述存儲單元被分成四個陣列的存儲單元，其中一個或多個存儲元件電源電路包括四個存儲元 件電源電路，每個存儲元件電源電路提供時變存儲元件電源電壓給每個 陣列中的存儲元件。
8、 權(quán)利要求1所述的功率調(diào)節(jié)器電路，還包括 多個單位增益緩沖器；以及單帶隙電壓參考電路，該單帶隙電壓參考電路采用所述單位增益緩 沖器提供參考電壓給所述一個或多個存儲元件電源電路中的每個以及所 述地址電源電路。
9、 權(quán)利要求1所述的功率調(diào)節(jié)器電路，其中所述一個或多個存儲元 件電源電路包括由多個并聯(lián)的p溝道金屬氧化物半導體晶體管形成的控制晶體管； 與所述控制晶體管串聯(lián)連接的分壓器；耦合到所述分壓器的輸出，所述一個或多個存儲元件電源電路在輸出上提供所述時變存儲元件電源電壓；運算放大器，其產(chǎn)生控制所述控制晶體管的控制信號；以及 反饋路徑，其反饋來自所述分壓器的反饋信號，其中所述運算放大器在一個輸入上接收所述反饋信號并且在另一個輸入上接收時變信號，其中所述運算放大器通過比較所述反饋信號和所述時變信號產(chǎn)生所述控制信號。
10、 權(quán)利要求1所述的功率調(diào)節(jié)器電路，其中所述一個或多個存儲 元件電源電路包括控制晶體管；在第一節(jié)點上與所述控制晶體管串聯(lián)連接的第一電阻器； 在第二節(jié)點上與所述第一電阻器串聯(lián)連接的第二電阻器； 耦合到所述第一節(jié)點的輸出，所述一個或多個存儲元件電源電路在 該輸出上提供所述時變存儲元件電源電壓；運算放大器，其產(chǎn)生控制所述控制晶體管的控制信號；以及連接到所述第二節(jié)點的反饋路徑，該反饋路徑反饋來自所述第二節(jié) 點的反饋信號，其中所述運算放大器在一個輸入上接收所述反饋信號， 在另一個輸入上接收時變信號，其中所述運算放大器將所述反饋信號與 所述時變信號進行比較而產(chǎn)生所述控制信號。
11、 權(quán)利要求1所述的功率調(diào)節(jié)器電路，其中所述地址電源電路包括p溝道金屬氧化物半導體控制晶體管； 與所述控制晶體管串聯(lián)連接的分壓器；耦合到所述分壓器的輸出，地址電源電路在該輸出上提供所述時變 地址電源電壓；運算放大器，其產(chǎn)生控制所述控制晶體管的控制信號；以及 反饋路徑，其反饋來自所述分壓器的反饋信號，其中所述運算放大 器在一個輸入上接收所述反饋信號，在另一個輸入上接收時變信號，并 且其中所述運算放大器將所述反饋信號與所述時變信號進行比較而產(chǎn)生 所述控制信號。
12、 權(quán)利要求1所述的功率調(diào)節(jié)器電路，其中所述地址電源電路包括第一控制晶體管；與所述第一控制晶體管串聯(lián)連接的第一分壓器；耦合到所述第一分壓器的第一輸出，其中所述地址電源電路在該第 一輸出上提供所述時變地址電源電壓；第一運算放大器，其產(chǎn)生控制所述第一控制晶體管的第一控制信號;以及第一反饋路徑，該第一反饋路徑反饋來自所述第一分壓器的第一反 饋信號，其中所述第一運算放大器接收所述第一反饋信號并接收第一時變信號，并且其中所述第一運算放大器通過比較所述第一反饋信號和所 述第一時變信號來產(chǎn)生第一控制信號，并且其中所述一個或多個存儲元 件電源電路包括第二控制晶體管；與該第二控制晶體管串聯(lián)連接的第二分壓器；耦合到所述第二分壓器上的第二輸出，所述一個或多個存儲元件電 源電路在該第二輸出上提供所述時變存儲元件電源電壓；第二運算放大器，其產(chǎn)生控制所述第二控制晶體管的第二控制信號；以及第二反饋路徑，該第二反饋路徑反饋來自所述第二分壓器的第二反 饋信號，其中所述第二運算放大器接收所述第二反饋信號，并接收第二時變信號，并且其中該運算放大器通過比較所述第二反饋信號和所述第 二時變信號而產(chǎn)生第二控制信號。
13、 權(quán)利要求1所述的功率調(diào)節(jié)器電路，其中存儲元件包括具有閾 值電壓的晶體管，其中所述一個或多個存儲元件電源電路包括調(diào)節(jié)所述 時變存儲元件電源電壓的控制電路，并且其中該被調(diào)節(jié)的時變存儲元件 電源電壓具有在0.5倍閾值電壓到1.7伏特范圍內(nèi)變化的電壓。
14、 權(quán)利要求1所述的功率調(diào)節(jié)器電路，其中所述集成電路以配置 模式和用戶模式運行，該配置模式中將數(shù)據(jù)加載到所述存儲單元中，在 所述用戶模式中存儲單元中的數(shù)據(jù)構(gòu)造集成電路上的電路，用于系統(tǒng)中 的正常操作，并且其中所述一個或多個存儲元件電源電路包括控制電路， 該控制電路在所述配置模式中將所述時變存儲元件電源電壓配置為第一 電壓，而在所述用戶模式中將其配置為第二電壓。
15、 權(quán)利要求1所述的功率調(diào)節(jié)器電路，其中所述集成電路運行在 配置模式和用戶模式，其中在所述配置模式下將數(shù)據(jù)加載到存儲單元中， 在所述用戶模式下將所述存儲單元中的數(shù)據(jù)配置在集成電路的電路上， 用于系統(tǒng)的正常操作，并且其中該地址電源電路包括控制電路，該控制 電路在所述配置模式中將所述時變地址電源電壓配置為第一電壓，而在 用戶模式中將其配置為第二電壓。
16、 權(quán)利要求1所述的功率調(diào)節(jié)器電路，其中所述集成電路運行在 配置模式和用戶模式，其中在所述配置模式下將數(shù)據(jù)加載到存儲單元中， 在所述用戶模式下將所述存儲單元中的數(shù)據(jù)配置在集成電路的電路上， 用于系統(tǒng)的正常操作；其中所述一個或多個存儲元件電源電路包括控制 電路，該控制電路在所述配置模式中將所述時變存儲元件電源電壓配置 為第一電壓，而在所述用戶模式中將其配置為第二電壓；并且其中所述 地址電源電路包括控制電路，該控制電路在所述配置模式中將所述時變 地址電源電壓配置為第三電壓，而在所述用戶模式中將其配置為第四電 壓。
17、 一種集成電路，包括存儲單元陣列，該存儲單元陣列被分成至少兩個子陣列，其中每個 存儲單元具有由交叉耦合的反相器形成的存儲元件； 由所述存儲單元中的數(shù)據(jù)配置的電路；以及至少兩個電源電壓電路，每個電源電壓電路提供單獨的電壓給子陣 列中的每個子陣列，用于為該子陣列的存儲單元中的存儲元件供電。
18、 權(quán)利要求17所述的集成電路，其中每個存儲單元包括至少一個 地址晶體管，所述集成電路還包括地址驅(qū)動器，其提供地址信號給所述地址晶體管；以及 地址電源電壓電路，其提供時變地址電源電壓給所述地址驅(qū)動器。
19、 權(quán)利要求17所述的集成電路，其中每個存儲單元包括至少一個 地址晶體管，所述集成電路還包括地址驅(qū)動器，其提供地址信號給所述地址晶體管；地址電源電壓電路，其提供時變地址電源電壓給所述地址驅(qū)動器。帶隙電壓參考電路，其提供帶隙參考電壓；以及多個單位增益緩沖器，該多個單位增益緩沖器接收所述帶隙參考電 壓，并提供所述帶隙參考電壓的加強形式給所述電源電壓電路中的至少 某些電源電壓電路。
全文摘要
提供功率調(diào)節(jié)器電路，用于可編程邏輯器件集成電路上的可編程存儲單元。每個可編程邏輯存儲單元可包括由交叉耦合的反相器形成的存儲元件以及地址晶體管。地址驅(qū)動器可用于提供地址信號給地址晶體管。該功率調(diào)節(jié)器電路可包括地址電源電路以及存儲元件電源電路，該地址電源電路產(chǎn)生提供給地址驅(qū)動器的時變地址電源電壓，存儲元件電源路提供時變存儲元件電源電壓給存儲元件中的交叉耦合的反相器。單位增益緩沖器可用于將參考電壓從帶隙電壓參考分配給這些電源電路。這些電源電路可采用分壓器以及p溝道金屬氧化物半導體控制晶體管。
文檔編號H03K19/00GK101303882SQ20081012771
公開日2008年11月12日 申請日期2008年4月30日 優(yōu)先權(quán)日2007年4月30日
發(fā)明者T·李, W·B·瓦斯特, 劉秉忱 申請人:阿爾特拉公司