專利名稱：一種基于mos電流模邏輯的高速電流開關(guān)驅(qū)動器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種模擬集成電路中的電流開關(guān)驅(qū)動器，尤其涉及一種低噪聲、低失真的MCML(MOS Current Mode Logic，MOS電流模邏輯)高速電流開關(guān)驅(qū)動器。

背景技術(shù)：
隨著集成電路的迅速發(fā)展和便攜式設(shè)備的廣泛使用，低壓、低功耗、高效率成為當今集成電路的發(fā)展方向。降低電源電壓是實現(xiàn)低壓低功耗的有效途徑之一，但會降低集成電路運行的速度，同時其噪聲也會對低電源電壓工作下的芯片產(chǎn)生更為顯著的影響。
MOS電流模邏輯(MCML)被認為具有較低的功耗延時以及可以調(diào)節(jié)的輸出擺幅，可在低電源電壓下工作并獲得較為優(yōu)異的噪聲和速度性能。電流開關(guān)廣泛應用于數(shù)模轉(zhuǎn)換器、DC-DC轉(zhuǎn)換器等模擬及數(shù)?；旌想娐分校?gòu)成一些基本電路結(jié)構(gòu)。
但傳統(tǒng)的電流開關(guān)由于驅(qū)動信號的不同步、時鐘潰通效應或者控制信號設(shè)置不當而使輸出信號產(chǎn)生較大失真，對信號的后處理增加了難度，導致必須附帶其余整形電路，增加了芯片成本和設(shè)計難度。


發(fā)明內(nèi)容
為了解決上述問題，本發(fā)明的目的是提供一種基于MOS電流模邏輯的高速電流開關(guān)驅(qū)動器，使得電流開關(guān)驅(qū)動信號同步，并可有效減小潰通效應。
為了達到上述目的，本發(fā)明提供一種基于MOS電流模邏輯的高速電流開關(guān)驅(qū)動器，包括 MOS電流模邏輯鎖存電路，用于接收電流開關(guān)驅(qū)動信號，并對所述電流開關(guān)驅(qū)動信號進行鎖存和限幅，使所述電流開關(guān)驅(qū)動信號同步； MOS電流模邏輯電流開關(guān)，用于接收經(jīng)所述MOS電流模邏輯鎖存電路處理的信號，產(chǎn)生限幅的電流源驅(qū)動信號，并調(diào)整電流開關(guān)驅(qū)動信號交叉點；以及 具有NMOS開關(guān)的共源共柵電流源，用于接收經(jīng)所述MOS電流模邏輯電流開關(guān)處理的所述電流開關(guān)驅(qū)動信號，并輸出低失真的電流信號。
優(yōu)選地，所述MOS電流模邏輯鎖存電路包括PMOS晶體管M1、PMOS晶體管M2、NMOS晶體管M3、NMOS晶體管M4、NMOS晶體管M5、NMOS晶體管M6、NMOS晶體管M7、NMOS晶體管M8和NMOS晶體管M9，其中 PMOS晶體管M1的柵極與PMOS晶體管M2的柵極相連并接低電平，該PMOS晶體管M1與PMOS晶體管M2的襯底與源極均與電壓源vdd相連，NMOS晶體管M3的漏極、NMOS晶體管M5的柵極與NMOS晶體管M4的漏極相連，并與PMOS晶體管M1的漏級相連，作為負相輸出端-Q； NMOS晶體管M5的漏極、NMOS晶體管M4的柵極與NMOS晶體管M6的漏極相連，并與PMOS晶體管M2的漏級相連，作為正相輸出端+Q； NMOS晶體管M4的源極和NMOS晶體管M5的源極相連，并且接到NMOS晶體管M8的漏級，NMOS晶體管M3的源極和NMOS晶體管M6的源極相連，并且接到NMOS晶體管M7的漏級；NMOS晶體管M3的柵極和NMOS晶體管M6的柵極分別作為電流開關(guān)驅(qū)動信號的正相輸入端+D和負相輸入端-D； NMOS晶體管M7的柵極和NMOS晶體管M8的柵極分別作為時鐘信號的正相輸入端+Clk與負相輸入端-Clk，并作為切換尾電流的開關(guān)； 該NMOS晶體管M7的源極和NMOS晶體管M8的源極與NMOS晶體管M9的漏級相連，NMOS晶體管M9的源極與襯底端接地，NMOS晶體管M9的柵極接第一偏置電壓Vbias1。
優(yōu)選地，所述PMOS晶體管M1的柵極和所述PMOS晶體管M2的柵極接地。
優(yōu)選地，所述MOS電流模邏輯電流開關(guān)包括PMOS晶體管M10、PMOS晶體管M11、PMOS晶體管M12、PMOS晶體管M13、NMOS晶體管M14、NMOS晶體管M15、NMOS晶體管M16，其中 PMOS晶體管M10的源極與體端、PMOS晶體管M11源極與體端、PMOS晶體管M12源極與體端和PMOS晶體管M13的源極與體端均接電壓源Vdd，PMOS晶體管M11的柵極和PMOS晶體管M12的柵極相連并接低電平； PMOS晶體管M10的柵極和PMOS晶體管M13的柵極分別作為負相輸入端Vin_n和正相輸入端Vin_p； PMOS晶體管M10的漏極、PMOS晶體管M11的漏級、NMOS晶體管M14的漏級與NMOS晶體管M15的柵極相連，并作為正相輸出端Vout_p；PMOS晶體管M12的漏極、PMOS晶體管M13的漏級、NMOS晶體管M15的漏級與NMOS晶體管M14的柵極相連，并作為負相輸出端Vout_n； NMOS晶體管M14的源極、NMOS晶體管M15的源極與NMOS晶體管M16的漏極相連，NMOS晶體管M16的源極與襯底接地，NMOS晶體管M16的柵極接第二偏置電壓Vbias2。
優(yōu)選地，所述PMOS晶體管M11的柵極和所述PMOS晶體管M12的柵極相連并接低電平。
優(yōu)選地，所述第一偏置電壓Vbias1的電壓值與所述第二偏置電壓Vbias2的電壓值相等。
優(yōu)選地，所述NMOS開關(guān)的共源共柵電流源包括NMOS晶體管M17、NMOS晶體管M18、NMOS晶體管M19和NMOS晶體管M20，其中 NMOS晶體管M17的源極、NMOS晶體管M18的源極與NMOS晶體管M19的漏極相連，NMOS晶體管M17的漏極和NMOS晶體管M18的漏極分別作為正相電流輸出端Ip與負相電流輸出端In，NMOS晶體管M17的柵極和NMOS晶體管M18的柵極分別作為正相電壓輸入端Vp與負相電壓輸入端Vn； NMOS晶體管M19的源極與NMOS晶體管M20的漏極相連，NMOS晶體管M19的柵極接第三偏置電壓Vbias3，NMOS晶體管M20的柵極接第四偏置電壓Vibas4，NMOS晶體管M20的源極與襯底端接地。
上述技術(shù)方案中的至少一個技術(shù)方案具有如下有益效果通過使用MCML使得輸入電平及輸出電平的擺幅比較小，并可有效減小潰通效應；并且通過調(diào)節(jié)電流開關(guān)驅(qū)動信號交叉點，防止電流開關(guān)同時關(guān)斷，有效地消除輸出信號所產(chǎn)生的毛刺和陷阱。



圖1為本發(fā)明的實施例中MCML電流開關(guān)驅(qū)動器的功能框圖； 圖2為圖1中MCML鎖存電路的原理圖； 圖3為圖1中MCML電流開關(guān)驅(qū)動器的原理圖； 圖4為圖1中NMOS開關(guān)的共源共柵電流源的原理圖。

具體實施例方式 為使本發(fā)明的技術(shù)方案和優(yōu)點表達得更加清楚明白，下面結(jié)合附圖及具體實施例對本發(fā)明作進一步詳細的說明。
首先，對本發(fā)明所涉及的專業(yè)術(shù)語作以下說明 MCMLMOS Current Mode Logic，MOS電流模邏輯，具有較小的功耗延時積、可調(diào)的輸出擺幅，并能在低電源電壓工作下保持較高的速度。
MCML電路的輸出擺幅可以表示為 ΔV＝I×RP 其中，I為流過該支路的偏置電流值，而RP為調(diào)節(jié)電阻值。也就是可通過調(diào)節(jié)電流值或者電阻值的方式來調(diào)節(jié)輸出擺幅。為了保證電路的正常工作，可對電阻值RP進行調(diào)節(jié)而使電流值I不變。
為了獲得較小的ΔV，MCML電路常常利用工作在深線性區(qū)的MOS管作為負載，以得到阻值可調(diào)的較小電阻。工作在深線性區(qū)的PMOS管溝道電阻可以表示為 μeff，p為PMOS晶體管的有效溝道遷移率，Cox為單位面積的電容，VOD為過驅(qū)動電壓。增加MOS管的(W/L，寬長比)可以減小溝道電阻，但會增加面積并引入寄生電容，使電路性能下降。優(yōu)選地，本發(fā)明中采用最大的過驅(qū)動電壓VOD來保證既得到較小的溝道電阻值又不會引入太多寄生因素，因此本發(fā)明中將MCML電路的負載PMOS晶體管柵極接地電平以在較小的W/L條件下獲得較高電路性能。
如圖1所示，為本發(fā)明的實施例中MCML電流開關(guān)驅(qū)動器的功能框圖，該MCML電流開關(guān)驅(qū)動器包括MCML鎖存電路10、MCML電流開關(guān)驅(qū)動器20和具有NMOS開關(guān)的共源共柵電流源30，其中，MCML鎖存電路10用于對電流開關(guān)驅(qū)動信號進行鎖存和限幅，使得電流開關(guān)輸入信號經(jīng)過MCML鎖存電路10處理后可得到同步的電流開關(guān)信號，然后輸入到MCML電流開關(guān)驅(qū)動器20中，該MCML電流開關(guān)驅(qū)動器20用于產(chǎn)生限幅的電流源驅(qū)動信號，并調(diào)整電流開關(guān)驅(qū)動信號交叉點，即得到較小幅度的電流開關(guān)信號，使接在MCML電流開關(guān)驅(qū)動器后面的NMOS開關(guān)的共源共柵電流源30輸出失真較小的穩(wěn)定電流信號。
下面在結(jié)合圖2～圖4來詳細介紹MCML電流開關(guān)驅(qū)動器中的各個電路，首先參見圖2，為本發(fā)明的實施例中MCML鎖存電路的電路原理圖，該MCML鎖存電路包括PMOS晶體管M1、PMOS晶體管M2、NMOS晶體管M3、NMOS晶體管M4、NMOS晶體管M5、NMOS晶體管M6、NMOS晶體管M7、NMOS晶體管M8和NMOS晶體管M9，其中 PMOS晶體管M1的柵極與PMOS晶體管M2的柵極相連，并且接地gnd。但在實際中僅是要求PMOS晶體管M1和PMOS晶體管M2工作在深線性區(qū)，以便得到可調(diào)的電阻值，故PMOS晶體管M1的柵極和PMOS晶體管M2的柵極可以接至任何低電平而不限于接地gnd，在本實施例中，優(yōu)選地將PMOS晶體管M1的柵極和PMOS晶體管M2的柵極接地gnd。
該PMOS晶體管M1與PMOS晶體管M2的襯底與源極均與電壓源vdd相連。NMOS晶體管M3的漏極、NMOS晶體管M5的柵極與NMOS晶體管M4的漏極相連，并與PMOS晶體管M1的漏級相連，同時作為負相輸出端-Q。NMOS晶體管M5的漏極、NMOS晶體管M4的柵極與NMOS晶體管M6的漏極相連，并與PMOS晶體管M2的漏級相連，同時作為正相輸出端+Q。NMOS晶體管M4的源極和NMOS晶體管M5的源極相連，并且接到NMOS晶體管M8的漏級。NMOS晶體管M3的源極和NMOS晶體管M6的源極相連，并且接到NMOS晶體管M7的漏級。NMOS晶體管M3的柵極和NMOS晶體管M6的柵極分別作為電流開關(guān)驅(qū)動信號的正相輸入端+D和負相輸入端-D。該NMOS晶體管M7的柵極和NMOS晶體管M8的柵極分別作為時鐘信號的正相輸入端+Clk與負相輸入端-Clk，并作為切換尾電流的開關(guān)。由于使用了一路時鐘，在時鐘的高電平階段數(shù)據(jù)輸入，而在時鐘低電平階段輸出，此時時鐘可以具有較小的擺幅，從而潰通效應得到進一步減小。
該NMOS晶體管M7的源極和NMOS晶體管M8的源極與NMOS晶體管M9的漏級相連。NMOS晶體管M9的源極與襯底端接地gnd，NMOS晶體管M9的柵極接第一偏置電壓Vbias1，以保證MCML鎖存器的正常工作。
在本實施例中，PMOS晶體管M1、PMOS晶體管M2與NMOS晶體管M3和NMOS晶體管M4構(gòu)成一鎖存器，在時鐘控制下，高電平階段數(shù)據(jù)輸入，低電平階段輸出，可使輸出信號同步。
參見圖3，示出了本發(fā)明的實施例中MCML電流開關(guān)驅(qū)動器的電路原理圖，MCML電流開關(guān)驅(qū)動器20包括PMOS晶體管M10、PMOS晶體管M11、PMOS晶體管M12、PMOS晶體管M13、NMOS晶體管M14、NMOS晶體管M15、NMOS晶體管M16； PMOS晶體管M10的源極與體端、PMOS晶體管M11源極與體端、PMOS晶體管M12源極與體端和PMOS晶體管M13的源極與體端均接至電壓源vdd。PMOS晶體管M11的柵極和PMOS晶體管M12的柵極相連，并且接地gnd，與上述MCML鎖存電路10相同，此處柵極可以接至任何較低電平。PMOS晶體管M10的柵極和PMOS晶體管M13的柵極分別作為負相輸入端Vin_n和正相輸入端Vin_p，也就是負相輸入端Vin_n與MCML鎖存電路10中的負相輸出端-Q連接，正相輸入端Vin_p與MCML鎖存電路10中的正相輸出端+Q端連接。PMOS晶體管M10的漏極、PMOS晶體管M11的漏級、NMOS晶體管M14的漏級與NMOS晶體管M15的柵極相連，并且作為正相輸出端Vout_p。PMOS晶體管M12的漏極、PMOS晶體管M13的漏級、NMOS晶體管M15的漏級與NMOS晶體管M14的柵極相連，并且作為負相輸出端Vout_n。
NMOS晶體管M14的源極、NMOS晶體管M15的源極與NMOS晶體管M16的漏極相連。NMOS晶體管M16的源極與襯底接地電源gnd，NMOS晶體管M16的柵極接第二偏置電壓Vbias2，以使MCML電流開關(guān)驅(qū)動器20正常工作。此處的第二偏置電壓Vbias2與MCML鎖存電路中的第一偏置電壓Vbias2可以不同，本實施例優(yōu)選地MCML鎖存電路10中的第一偏置電壓Vbias1的電平值與MCML電流開關(guān)驅(qū)動器20中的第二偏置電壓Vbias2的電平值相等。
PMOS晶體管M11、PMOS晶體管M12、NMOS晶體管M14、NMOS晶體管M15構(gòu)成一鎖存器，輸入信號可以通過PMOS晶體管M11、PMOS晶體管M12對存儲信號進行改寫。
參照圖4，示出了本發(fā)明的實施例中具有NMOS開關(guān)的共源共柵電流源的電路原理圖，該具有NMOS開關(guān)的共源共柵電流源30包括NMOS晶體管M17、NMOS晶體管M18、NMOS晶體管M19和NMOS晶體管M20，其中 NMOS晶體管M17的源極、NMOS晶體管M18的源極與NMOS晶體管M19的漏極相連。NMOS晶體管M17的漏極和NMOS晶體管M18的漏極分別作為正相電流輸出端Ip與負相電流輸出端In，NMOS晶體管M17的柵極和NMOS晶體管M18的柵極分別作為正相電壓輸入端Vp與負相電壓輸入端Vn。此處的正端與負端僅是為了敘述方便而添加，在具體操作中可對調(diào)該正端和負端。NMOS晶體管M19的源極與NMOS晶體管M20的漏極相連，NMOS晶體管M19的柵極接第三偏置電壓Vbias3，NMOS晶體管M20的柵極接第四偏置電壓Vibas4，其中偏置電壓Vbias3和偏置電壓Vbias4可使電流源正常工作。NMOS晶體管M20的源極與襯底端接電地。NMOS晶體管M19與NMOS晶體管M20構(gòu)成共源共柵電流源以提高電流源的輸出電阻，使輸出電流較為恒定。NMOS開關(guān)可以將恒定電流在兩路輸出中進行切換。
由以上技術(shù)方案可知，通過使用MCML使得輸入電平及輸出電平的擺幅比較小，并可有效減小潰通效應；并且通過調(diào)節(jié)電流開關(guān)驅(qū)動信號交叉點，防止電流開關(guān)同時關(guān)斷，有效地消除輸出信號所產(chǎn)生的毛刺和陷阱。
以上所述僅是本發(fā)明的優(yōu)選實施方式，應當指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應視為本發(fā)明的保護范圍。
權(quán)利要求
1.一種基于MOS電流模邏輯的高速電流開關(guān)驅(qū)動器，其特征在于，包括
MOS電流模邏輯鎖存電路，用于接收電流開關(guān)驅(qū)動信號，并對所述電流開關(guān)驅(qū)動信號進行鎖存和限幅，使所述電流開關(guān)驅(qū)動信號同步；
MOS電流模邏輯電流開關(guān)，用于接收經(jīng)所述MOS電流模邏輯鎖存電路處理的信號，產(chǎn)生限幅的電流源驅(qū)動信號，并調(diào)整電流開關(guān)驅(qū)動信號交叉點；以及
具有NMOS開關(guān)的共源共柵電流源，用于接收經(jīng)所述MOS電流模邏輯電流開關(guān)處理的所述電流開關(guān)驅(qū)動信號，并輸出低失真的電流信號。
2.根據(jù)權(quán)利要求1所述的基于MOS電流模邏輯的高速電流開關(guān)驅(qū)動器，其特征在于，所述MOS電流模邏輯鎖存電路包括PMOS晶體管(M1)、PMOS晶體管(M2)、NMOS晶體管(M3)、NMOS晶體管(M4)、NMOS晶體管(M5)、NMOS晶體管(M6)、NMOS晶體管(M7)、NMOS晶體管(M8)和NMOS晶體管(M9)，其中
PMOS晶體管(M1)的柵極與PMOS晶體管(M2)的柵極相連并接低電平，該PMOS晶體管(M1)與PMOS晶體管(M2)的襯底與源極均與電壓源(vdd)相連，NMOS晶體管(M3)的漏極、NMOS晶體管(M5)的柵極與NMOS晶體管(M4)的漏極相連，并與PMOS晶體管(M1)的漏級相連，作為負相輸出端(-Q)；
NMOS晶體管(M5)的漏極、NMOS晶體管(M4)的柵極與NMOS晶體管(M6)的漏極相連，并與PMOS晶體管(M2)的漏級相連，作為正相輸出端(+Q)；
NMOS晶體管(M4)的源極和NMOS晶體管(M5)的源極相連，并且接到NMOS晶體管(M8)的漏級，NMOS晶體管(M3)的源極和NMOS晶體管(M6)的源極相連，并且接到NMOS晶體管(M7)的漏級；NMOS晶體管(M3)的柵極和NMOS晶體管(M6)的柵極分別作為電流開關(guān)驅(qū)動信號的正相輸入端(+D)和負相輸入端(-D)；
NMOS晶體管(M7)的柵極和NMOS晶體管(M8)的柵極分別作為時鐘信號的正相輸入端(+Clk)與負相輸入端(-Clk)，并作為切換尾電流的開關(guān)；
該NMOS晶體管(M7)的源極和NMOS晶體管(M8)的源極與NMOS晶體管(M9)的漏級相連，NMOS晶體管(M9)的源極與襯底端接地，NMOS晶體管(M9)的柵極接第一偏置電壓(Vbias1)。
3.根據(jù)權(quán)利要求2所述的基于MOS電流模邏輯的高速電流開關(guān)驅(qū)動器，其特征在于，所述PMOS晶體管(M1)的柵極和所述PMOS晶體管(M2)的柵極接地。
4.根據(jù)權(quán)利要求2所述的基于MOS電流模邏輯的高速電流開關(guān)驅(qū)動器，其特征在于，所述MOS電流模邏輯電流開關(guān)包括PMOS晶體管(M10)、PMOS晶體管(M11)、PMOS晶體管(M12)、PMOS晶體管(M13)、NMOS晶體管(M14)、NMOS晶體管(M15)、NMOS晶體管(M16)，其中
PMOS晶體管(M10)的源極與體端、PMOS晶體管(M11)源極與體端、PMOS晶體管(M12)源極與體端和PMOS晶體管(M13)的源極與體端均接電壓源(Vdd)，PMOS晶體管(M11)的柵極和PMOS晶體管(M12)的柵極相連并接低電平；
PMOS晶體管(M10)的柵極和PMOS晶體管(M13)的柵極分別作為負相輸入端(Vin_n)和正相輸入端(Vin_p)；
PMOS晶體管(M10)的漏極、PMOS晶體管(M11)的漏級、NMOS晶體管(M14)的漏級與NMOS晶體管(M15)的柵極相連，并作為正相輸出端(Vout_p)；PMOS晶體管(M12)的漏極、PMOS晶體管(M13)的漏級、NMOS晶體管(M15)的漏級與NMOS晶體管(M14)的柵極相連，并作為負相輸出端(Vout_n)；
NMOS晶體管(M14)的源極、NMOS晶體管(M15)的源極與NMOS晶體管(M16)的漏極相連，NMOS晶體管(M16)的源極與襯底接地，NMOS晶體管(M16)的柵極接第二偏置電壓(Vbias2)。
5.根據(jù)權(quán)利要求4所述的基于MOS電流模邏輯的高速電流開關(guān)驅(qū)動器，其特征在于，所述PMOS晶體管(M11)的柵極和所述PMOS晶體管(M12)的柵極相連并接低電平。
6.根據(jù)權(quán)利要求4所述的基于MOS電流模邏輯的高速電流開關(guān)驅(qū)動器，其特征在于，所述第一偏置電壓(Vbias1)的電壓值與所述第二偏置電壓(Vbias2)的電壓值相等。
7.根據(jù)權(quán)利要求4所述的基于MOS電流模邏輯的高速電流開關(guān)驅(qū)動器，其特征在于，所述NMOS開關(guān)的共源共柵電流源包括NMOS晶體管(M17)、NMOS晶體管(M18)、NMOS晶體管(M19)和NMOS晶體管(M20)，其中
NMOS晶體管(M17)的源極、NMOS晶體管(M18)的源極與NMOS晶體管(M19)的漏極相連，NMOS晶體管(M17)的漏極和NMOS晶體管(M18)的漏極分別作為正相電流輸出端(Ip)與負相電流輸出端(In)，NMOS晶體管(M17)的柵極和NMOS晶體管(M18)的柵極分別作為正相電壓輸入端(Vp)與負相電壓輸入端(Vn)；
NMOS晶體管(M19)的源極與NMOS晶體管(M20)的漏極相連，NMOS晶體管(M19)的柵極接第三偏置電壓(Vbias3)，NMOS晶體管(M20)的柵極接第四偏置電壓(Vibas4)，NMOS晶體管(M20)的源極與襯底端接地。
全文摘要
本發(fā)明提供一種基于MOS電流模邏輯的高速電流開關(guān)驅(qū)動器，包括MOS電流模邏輯鎖存電路，用于接收電流開關(guān)驅(qū)動信號，并對所述電流開關(guān)驅(qū)動信號進行鎖存和限幅，使所述電流開關(guān)驅(qū)動信號同步；MOS電流模邏輯電流開關(guān)，用于接收經(jīng)所述MOS電流模邏輯鎖存電路處理的信號，產(chǎn)生限幅的電流源驅(qū)動信號，并調(diào)整電流開關(guān)驅(qū)動信號交叉點；以及具有NMOS開關(guān)的共源共柵電流源，用于接收經(jīng)所述MOS電流模邏輯電流開關(guān)處理的所述電流開關(guān)驅(qū)動信號，并輸出低失真的電流信號，使得電流開關(guān)驅(qū)動信號同步，減小潰通效應。
文檔編號H03K19/096GK101562449SQ200810149829
公開日2009年10月21日 申請日期2008年10月8日 優(yōu)先權(quán)日2008年10月8日
發(fā)明者朱樟明, 李光輝, 楊銀堂, 王振宇, 劉簾曦 申請人:西安電子科技大學