專(zhuān)利名稱(chēng)：輸入電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種輸入電路，且特別是有關(guān)于一種具有可操作在極低 輸入/輸出電源電壓的耐高電壓輸入電路。
背景技術(shù)：
圖1繪示為傳統(tǒng)耐高壓輸入電路100的電路圖。請(qǐng)參照?qǐng)D1，傳統(tǒng)的輸入 電路100包括二極管D1、電阻R1、 NMOS晶體管NMl，以及緩沖器G1。 一 般而言，二極管D1為靜電釋放(electrostatic discharge, ESD)保護(hù)元件。電 阻Rl會(huì)通過(guò)增加延遲的方式來(lái)保護(hù)NMOS晶體管NM1與緩沖器Gl，并且 降低外部輸入電壓VIN的噪聲強(qiáng)度。NMOS晶體管NM1的柵極端會(huì)被偏壓 在輸入/輸出電源電壓VDDIO，以至于NMOS晶體管NM1會(huì)接收外部輸入電 壓VIN，并且輸出內(nèi)部輸入電壓VINN給緩沖器G1。
然而，由于內(nèi)部輸入電壓VINN的最高電壓準(zhǔn)位會(huì)受NMOS晶體管NM1 的影響而被限制在VDDIO-VthN，其中VthN為NMOS晶體管NM1的臨限電 壓。因此，在高的外部輸入電壓的電壓準(zhǔn)位(例如VDDIO)也無(wú)法被直接地 供應(yīng)至緩沖器Gl。此外，傳統(tǒng)的輸入電路100并無(wú)法操作在相當(dāng)?shù)偷妮斎? 輸出電源電壓VDDIO。更清楚來(lái)說(shuō)，假如輸入/輸出電源電壓VDDIO相當(dāng)?shù)?時(shí)，內(nèi)部輸入電壓VINN并無(wú)法達(dá)到緩沖器G1的臨限電壓。

發(fā)明內(nèi)容
本發(fā)明提供一種耐高壓輸入電路，其可以操作在極低的輸入/輸出(10) 電源電壓。本發(fā)明提供一種輸入電路，其包括二極管、電阻、第一晶體管、緩沖器、 基體電壓產(chǎn)生單元，以及增強(qiáng)單元。其中，二極管具有耦接至接地電壓的陽(yáng) 極與接收外部一輸入電壓的陰極。電阻具有耦接至二極管的陰極的第一端。 第一晶體管具有接收一第一電源電壓的柵極端、耦接電阻的第二端的第一端， 以及輸出一內(nèi)部輸入電壓的第二端。
緩沖器具有耦接第一晶體管的第二端的輸入端與輸出一輸出電壓的輸出 端?；w電壓產(chǎn)生單元具有耦接二極管的陰極的第一端、接收一控制電壓的 第二端，以及第三端。其中，當(dāng)所述外部輸入電壓小于或等于所述第一電源 電壓時(shí)，基體電壓產(chǎn)生單元的第三端會(huì)輸出一第一基體電壓，而當(dāng)所述外部 輸入電壓大于所述第一電源電壓時(shí)，基體電壓產(chǎn)生單元的第三端會(huì)輸出一第 二基體電壓。
增強(qiáng)單元具有耦接電阻的第二端的第一端、耦接緩沖器的輸入端的第二
端、耦接緩沖器的輸入端或輸出端或者電阻的第二端的第三端、輸出所述控 制電壓的第四端，以及接收所述第一或所述第二基體電壓的第五端。增強(qiáng)單 元用以當(dāng)所述外部輸入電壓小于或等于所述第一 電源電壓時(shí)，致使所述內(nèi)部 輸入電壓等同于所述外部輸入電壓，以及當(dāng)所述外部輸入電壓大于所述第一 電源電壓時(shí)，致使所述內(nèi)部輸入電壓維持在小于所述第一電源電壓的一預(yù)設(shè)值。 當(dāng)所述外部輸入電壓小于或等于所述第一電源電壓(例如為輸入/輸出電 源電壓)時(shí)，本發(fā)明的輸入電路會(huì)利用基體電壓產(chǎn)生單元與增強(qiáng)單元，以致 使所述內(nèi)部輸入電壓等同于所述外部輸入電壓。再者，即使第一電源電壓極 低，本發(fā)明的輸入電路亦可正確地操作。如此一來(lái)，本發(fā)明的輸入電路可以 被操作在極低的輸入/輸出電源電壓。


圖1繪示為傳統(tǒng)耐高壓輸入電路的電路圖。
圖2繪示為本發(fā)明一實(shí)施例的輸入電路的電路圖。圖3 圖7繪示為本發(fā)明另一實(shí)施例的輸入電路的電路圖。 附圖標(biāo)號(hào)
100、 200、 300、 400、 500、 600、 700:輸入電路
201:基體電壓產(chǎn)生單元
203、 303、 403、 503、 603、 703:增強(qiáng)單元
Dl: 二極管 Rl:電阻
NM1 NM3: NMOS晶體管 PM1 PM4: PMOS晶體管
Gl:緩沖器
VIN:外部輸入電壓
VINN:內(nèi)部輸入電壓
VDDIO:輸入/輸出電源電壓(IO電源電壓) GND:接地電壓
PD:焊墊
1、 2、 3、 4、 5:節(jié)點(diǎn)
CV:控制電壓
BV1、 BV2:基體電壓
具體實(shí)施例方式
為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并 配合所附圖式，作詳細(xì)說(shuō)明如下。
現(xiàn)將詳細(xì)參考本發(fā)明的本實(shí)施例，本實(shí)施例的實(shí)例在附圖式中說(shuō)明。凡 可能之處，在圖式及實(shí)施方式中使用相同參考數(shù)字代表相同或類(lèi)似部分。
圖2繪示為本發(fā)明一實(shí)施例的輸入電路200的電路圖。請(qǐng)參照?qǐng)D2，本實(shí) 施例的輸入電路200包括二極管D1、電阻R1、第一NMOS晶體管NM1、緩沖器G1、基體電壓產(chǎn)生單元201，以及增強(qiáng)單元203。于本實(shí)施例中，二極 管D1為靜電釋放保護(hù)元件，且二極管D1具有陽(yáng)極與陰極。二極管D1的陽(yáng) 極會(huì)耦接至一接地電壓GND。 二極管D1的陰極用以透過(guò)例如焊墊(pad) PD 來(lái)接收外部輸入電壓VIN。
電阻R1會(huì)通過(guò)增加延遲的方式來(lái)保護(hù)與緩沖器G1的輸出端耦接的某些 內(nèi)部電路(未繪示)，并且降低外部輸入電壓VIN的噪聲強(qiáng)度。電阻Rl的 第一端會(huì)耦接二極管D1的陰極，而電阻R1的第二端則耦接第一晶體管NM1 的第一端。第一晶體管NM1的柵極端會(huì)被偏壓在一第一電源電壓VDDIO(例 如為輸入/輸出電源電壓，以下簡(jiǎn)稱(chēng)為IO電源電壓)，而第一晶體管NM1的 第二端則會(huì)輸出一內(nèi)部輸入電壓VINN。
緩沖器G1具有輸入端及輸出端。其中，緩沖器G1的輸入端會(huì)耦接第一 晶體管NM1的第二端，藉以接收內(nèi)部輸入電壓VINN。緩沖器G1的輸出端 會(huì)反應(yīng)于內(nèi)部輸入電壓VINN，而輸出一輸出電壓給所述某些內(nèi)部電路。
基體電壓產(chǎn)生單元201具有第一至第三端。其中，基體電壓產(chǎn)生單元201 的第一端會(huì)耦接二極管D1的陰極；基體電壓產(chǎn)生單元201的第二端會(huì)接收一 控制電壓CV;而基體電壓產(chǎn)生單元201的第三端則用以當(dāng)外部輸入電壓VIN 小于或等于IO電源電壓VDDIO時(shí)，輸出一第一基體電壓BV1，并且當(dāng)外部 輸入電壓VIN大于IO電源電壓VDDIO時(shí)，輸出一第二基體電壓BV2。
于本實(shí)施例中，基體電壓產(chǎn)生單元201包括第一 PMOS晶體管PM1與第 二PMOS晶體管PM2。第一PMOS晶體管PM1具有第一端、第二端、柵極 端，以及基體端，其中第一 PMOS晶體管PM1的第一端用以接收IO電源電 壓VDDIO;第一PMOS晶體管PMl的柵極端用以接收控制電壓CV，且被當(dāng) 作基體電壓產(chǎn)生單元201的第二端；而第一PMOS晶體管PM1的第二端會(huì)與 其基體端耦接在一起，且被當(dāng)作基體電壓產(chǎn)生單元201的第三端，以輸出第 一基體電壓BV1或第二基體電壓BV2。
第二PMOS晶體管PM2具有第一端、第二端、柵極端，以及基體端，其中第二 PMOS晶體管PM2的第一端會(huì)耦接二極管Dl的陰極，且被當(dāng)作基體 電壓產(chǎn)生單元201的第一端；第二 PMOS晶體管PM2的柵極端用以接收IO 電源電壓VDDIO;而第二 PMOS晶體管PM2的第二端與其基體端以及第一 PMOS晶體管PM1的第二端耦接在一起。
增強(qiáng)單元203具有第一至第五端。其中，增強(qiáng)單元203的第一端會(huì)耦接 電阻R1的第二端；增強(qiáng)單元203的第二端會(huì)耦接緩沖器G1的輸入端；增強(qiáng) 單元203的第三端會(huì)耦接緩沖器G1的輸入端；增強(qiáng)單元203的第四端用以輸 出控制電壓CV;而增強(qiáng)單元203的第五端則用以接收第一基體電壓BV1或 第二基體電壓BV2。
增強(qiáng)單元203用以當(dāng)外部輸入電壓VIN小于或等于10電源電壓VDDIO 時(shí)，致使內(nèi)部輸入電壓VINN等同于外部輸入電壓VIN，以及當(dāng)外部輸入電 壓VIN大于10電源電壓VDDIO時(shí)，致使內(nèi)部輸入電壓VINN維持在小于IO 電源電壓VDDIO的一預(yù)設(shè)值。
于本實(shí)施例中，增強(qiáng)單元203包括第三PMOS晶體管PM3、第二NMOS 晶體管NM2，以及第四PMOS晶體管PM4。第三PMOS晶體管PM3具有第 一端、第二端、柵極端，以及基體端，其中第三PMOS晶體管PM3的第一端 會(huì)耦接電阻Rl的第二端，且被當(dāng)作增強(qiáng)單元203的第一端；而第三PMOS 晶體管PM3的第二端則耦接緩沖器Gl的輸入端，且被當(dāng)作增強(qiáng)單元203的 第二端。
第三PMOS晶體管PM3的柵極端會(huì)耦接第一 PMOS晶體管PM1的柵極 端，且被當(dāng)作增強(qiáng)單元203的第四端，以輸出控制電壓CV;而第三PMOS 晶體管PM3的基體端則耦接第一 PMOS晶體管PM1的第二端，且被當(dāng)作增 強(qiáng)單元203的第五端，以接收第一基體電壓BV1或第二基體電壓BV2。
第二NMOS晶體管NM2具有第一端、第二端，以及柵極端，其中第二 NMOS晶體管NM2的柵極端用以接收IO電源電壓VDDIO;第二 NMOS晶 體管NM2的第一端會(huì)耦接緩沖器Gl的輸入端，且被當(dāng)作增強(qiáng)單元203的第三端；而第二 NMOS晶體管NM2的第二端則會(huì)耦接第三PMOS晶體管PM3 的柵極端。
第四PMOS晶體管PM4具有第一端、第二端、柵極端，以及基體端，其 中第四PMOS晶體管PM4的柵極端用以接收10電源電壓VDDIO;第四PMOS 晶體管PM4的第一端會(huì)耦接第三PMOS晶體管PM3的柵極端；第四PMOS 晶體管PM4的第二端會(huì)耦接第三PMOS晶體管PM3的第一端；而第四PMOS 晶體管PM4的基體端則耦接第三PMOS晶體管PM3的基體端。
基于上述可知，當(dāng)外部輸入電壓VIN小于或等于IO電源電壓VDDIO時(shí)， 基體電壓產(chǎn)生單元201與增強(qiáng)單元203會(huì)致使內(nèi)部輸入電壓VINN等同于外 部輸入電壓VIN，以及當(dāng)外部輸入電壓VIN大于IO電源電壓VDDIO時(shí)，基 體電壓產(chǎn)生單元201與增強(qiáng)單元203會(huì)致使內(nèi)部輸入電壓VINN維持在小于 IO電源電壓VDDIO的一預(yù)設(shè)值。以下將針對(duì)本實(shí)施例的輸入電路200的操 作來(lái)作一詳加描述。
于本實(shí)施例中，當(dāng)外部輸入電壓VIN為低時(shí)，例如為參考電源電壓VSS， 第一與第二 NMOS晶體管NM1、 NM2皆會(huì)被導(dǎo)通，以至于節(jié)點(diǎn)2與3會(huì)等 同于外部輸入電壓VIN，而節(jié)點(diǎn)3的電壓準(zhǔn)位即為上述的控制電壓CV。如此 一來(lái)，內(nèi)部輸入電壓VINN的電壓準(zhǔn)位將會(huì)等同于外部輸入電壓VIN的電壓 準(zhǔn)位，亦即VINN二VIN二 (VSS)。在這個(gè)例子中，節(jié)點(diǎn)4的電壓準(zhǔn)位會(huì)受 第一 PMOS晶體管PM1的影響而被維持在IO電源電壓VDDIO，其中節(jié)點(diǎn)4 的電壓準(zhǔn)位即為上述的第一基體電壓BV1 (VDDIO)。
緊接著，當(dāng)外部輸入電壓VIN由低轉(zhuǎn)高時(shí)，由于節(jié)點(diǎn)3的電壓準(zhǔn)位為低， 以至于第三PMOS晶體管PM3會(huì)被開(kāi)始導(dǎo)通。如此一來(lái)，節(jié)點(diǎn)2的龜壓準(zhǔn)位 會(huì)等同于節(jié)點(diǎn)1的電壓準(zhǔn)位，且節(jié)點(diǎn)3的電壓準(zhǔn)位會(huì)受第二NMOS晶體管NM2 的影響而被維持在低于節(jié)點(diǎn)1與2的電壓準(zhǔn)位。
之后，當(dāng)外部輸入電壓VIN達(dá)到IO電源電壓VDDIO時(shí)，節(jié)點(diǎn)3的電壓 準(zhǔn)位會(huì)逐漸地變高。然而，由于第二NMOS晶體管NM2的本體效應(yīng)(bodyeffect),以至于第二NMOS晶體管NM2的臨限電壓(VthN)會(huì)大于第三PMOS 晶體管PM3的臨限電壓(VthP)的絕對(duì)值(亦即i VthP I )。如此一來(lái)，第 三PMOS晶體管PM3會(huì)被維持在些微導(dǎo)通的狀態(tài)，以至于內(nèi)部輸入電壓VINN 會(huì)等于外部輸入電壓VIN，亦即VINN二VIN二 (VDDIO)。在這個(gè)例子中， 節(jié)點(diǎn)4的電壓準(zhǔn)位仍會(huì)受第一 PMOS晶體管PM1的影響而被維持在IO電源 電壓VDDIO。
基于上述的幾個(gè)例子(亦即VIN-VSS與VIN二VDDIO)可知，當(dāng)外部 輸入電壓VIN小于或等于IO電源電壓VDDIO時(shí)，內(nèi)部輸入電壓VINN會(huì)等 同于外部輸入電壓VIN，以至于緩沖器Gl會(huì)接收等同于外部輸入電壓VIN 的電壓準(zhǔn)位的電壓準(zhǔn)位。
然而，當(dāng)外部輸入電壓VIN的電壓準(zhǔn)位高于IO電源電壓VDDIO時(shí)，例 如VIN>VDDIO+ I VthP I ，第二與第四PMOS晶體管PM2、 PM4會(huì)被同時(shí) 導(dǎo)通，而第一與第三PMOS晶體管PM1、 PM3會(huì)被同時(shí)截止。在這個(gè)例子中， 節(jié)點(diǎn)4的電壓準(zhǔn)位會(huì)受第二 PMOS晶體管PM2的影響而被維持在外部輸入電 壓VIN的電壓準(zhǔn)位，且此時(shí)節(jié)點(diǎn)4的電壓準(zhǔn)位即為上述的第二基體電壓BV2 (VIN)，而內(nèi)部輸入電壓VINN會(huì)被維持在VDDIO-VthN，亦即上述的預(yù)設(shè)值。
由于內(nèi)部輸入電壓VINN的電壓準(zhǔn)位并不會(huì)在外部輸入電壓VIN小于或 等于IO電源電壓VDDIO的狀態(tài)下受到IO電源電壓VDDIO的影響，故而內(nèi) 部輸入電壓VINN的電壓準(zhǔn)位將會(huì)等同于外部輸入電壓VIN的電壓準(zhǔn)位。如 此一來(lái)，即使IO電源電壓VDDIO非常低或極低，輸入電路200亦可正確無(wú) 誤地操作。另外，由于內(nèi)部輸入電壓VINN會(huì)受第三PMOS晶體管PM3的影 響而快速增加，所以輸入電路200的操作速度會(huì)快于先前技術(shù)所揭示的輸入 電路100的操作速度。
然而，為了要更加地增進(jìn)輸入電路200的操作速度，第二NMOS晶體管 的柵極端原先所接收的IO電源電壓VDDIO可以改變?yōu)榈陀贗O電源電壓 VDDIO的一第二電源電壓VDD,例如為一核心電源電壓。藉此，節(jié)點(diǎn)3的電壓準(zhǔn)位將會(huì)維持在更低的電壓準(zhǔn)位，以至于第三PMOS晶體管PM3會(huì)被深入 地導(dǎo)通，從而使得輸入電路200的操作速度可以被更加地增進(jìn)。
依據(jù)本發(fā)明的精神，以下將舉出不同于上述實(shí)施例的幾個(gè)實(shí)施例給本領(lǐng) 域的技術(shù)人員參詳。
圖3繪示為本發(fā)明另一實(shí)施例的輸入電路300的電路圖。請(qǐng)合并參照?qǐng)D2 及圖3，于本實(shí)施例中，輸入電路300的所有元件皆與輸入電路200類(lèi)似，而 輸入電路300與200的不同之處乃在于輸入電路300的增強(qiáng)單元303與輸入 電路200的增強(qiáng)單元203相異。更清楚來(lái)說(shuō)，在輸入電路200中的第二 NMOS 晶體管NM2的第一端是耦接在緩沖器Gl的輸入端，但在輸入電路300中的 第二NMOS晶體管NM2的第一端卻是耦接在電阻R1的第二端。
另外，在輸入電路300中的第二 NMOS晶體管NM2的柵極端為接收核 心電源電壓VDD，而非為IO電源電壓VDDIO。如此一來(lái)，節(jié)點(diǎn)3的電壓準(zhǔn) 位將會(huì)被維持在低于VDD-VthN的電壓準(zhǔn)位，以至于第三PMOS晶體管PM3 會(huì)被深入地導(dǎo)通，從而使得輸入電路300的操作速度會(huì)快于或等同于輸入電 路200的操作速度。
圖4繪示為本發(fā)明另一實(shí)施例的輸入電路400的電路圖。請(qǐng)合并參照?qǐng)D2 與圖4，于本實(shí)施例中，輸入電路400的所有元件皆與輸入電路200類(lèi)似，而 輸入電路400與200的不同之處乃在于輸入電路400的增強(qiáng)單元403與輸入 電路200的增強(qiáng)單元203相異。更清楚來(lái)說(shuō)，在輸入電路200中的第二 NMOS 晶體管NM2的第一端是耦接在緩沖器Gl的輸入端，但在輸入電路400中的 第二NMOS晶體管NM2的第一端卻是耦接在緩沖器G1的輸出端。
于本實(shí)施例中，當(dāng)外部輸入電壓VIN低于緩沖器G1的低電壓準(zhǔn)位(亦 即VIL)時(shí)，節(jié)點(diǎn)3的電壓準(zhǔn)位會(huì)被維持在參考電源電壓VSS。如此一來(lái)， 內(nèi)部輸入電壓VINN會(huì)等同于外部輸入電壓VIN，亦即VINN=VIN。緊接著， 當(dāng)外部輸入電壓VIN由低轉(zhuǎn)高時(shí)，節(jié)點(diǎn)3的電壓準(zhǔn)位會(huì)被持續(xù)維持在低電壓 準(zhǔn)位(亦即參考電源電壓VSS)，直到緩沖器G1輸出一高輸出電壓為止(例如邏輯"l"),故而在此期間，第三PMOS晶體管PM3會(huì)被持續(xù)且深入地導(dǎo)通。
在外部輸入電壓VIN達(dá)到10電源電壓VDDIO之后，緩沖器Gl所輸出 的輸出電壓會(huì)被維持在IO電源電壓VDDIO的電壓準(zhǔn)位，以至于節(jié)點(diǎn)3的電 壓準(zhǔn)位會(huì)被維持在VDDIO-VthN,其中VDDIO-VthN低于VDDIO- I VthP | 、 VthN為第二 NMOS晶體管NM2的臨限電壓，VthP為第三PMOS晶體管PM3 的臨限電壓。如此一來(lái)，第三PMOS晶體管PM3會(huì)被維持在些微導(dǎo)通的狀態(tài)， 且由于第二NMOS晶體管NM2的本體效應(yīng)，以至于內(nèi)部輸入電壓VINN (亦 即節(jié)點(diǎn)2)的電壓準(zhǔn)位會(huì)被維持在邏輯狀態(tài)"1"，且緩沖器Gl的輸出端的 電壓準(zhǔn)位亦會(huì)被維持在邏輯狀態(tài)"1"。
此外，當(dāng)外部輸入電壓VIN由高轉(zhuǎn)低時(shí)，內(nèi)部輸入電壓VINN的電壓準(zhǔn) 位會(huì)受第一NMOS晶體管NM1的影響而被被下拉至邏輯狀態(tài)"0"，以至于 緩沖器Gl會(huì)輸出低輸出電壓(亦即VSS)?；谏鲜隹芍?，輸入電路400 的整體功效會(huì)類(lèi)似于輸入電路200。
圖5繪示為本發(fā)明另一實(shí)施例的輸入電路500的電路圖。請(qǐng)合并參照?qǐng)D2 與圖5，于本實(shí)施例中，輸入電路500的所有元件實(shí)質(zhì)上皆與輸入電路200類(lèi) 似，而輸入電路500與200的不同之處乃在于輸入電路500的增強(qiáng)單元503 與輸入電路200的增強(qiáng)單元203相異。更清楚來(lái)說(shuō)，在輸入電路200中的第 二 NMOS晶體管NM2的柵極端會(huì)直接接收IO電源電壓VDDIO，但是在輸 入電路500中的第二 NMOS晶體管NM2的柵極端卻會(huì)透過(guò)第三NMOS晶體 管NM3來(lái)接收10電源電壓VDDIO。
在輸入電路500中，第三NMOS晶體管NM3具有第一端、第二端，以 及柵極端，其中第三NMOS晶體管NM3的柵極端用以接收IO電源電壓 VDDIO;第三NMOS晶體管NM3的第一端會(huì)耦接第三PMOS晶體管PM3 的柵極端；而第三NMOS晶體管NM3的第二端則會(huì)耦接第二 NMOS晶體管 NM2的柵極端。于本實(shí)施例中，當(dāng)外部輸入電壓VIN為低(VSS)時(shí)，節(jié)點(diǎn)3與5的電 壓準(zhǔn)位會(huì)被設(shè)定在第二M0S晶體管NM2的臨限電壓(VthN)。直到外部輸 入電壓VIN的電壓準(zhǔn)位高于VDDIO+VthP時(shí)，節(jié)點(diǎn)3的電壓準(zhǔn)位還是會(huì)持續(xù) 低于第二MOS晶體管NM2的臨限電壓(VthN)。其中，VthP為第四PMOS 晶體管PM4的臨限電壓。由于第二 NMOS晶體管NM2的柵極端的電壓準(zhǔn)位 會(huì)被設(shè)定在低電壓準(zhǔn)位，以至于第三PMOS晶體管PM3會(huì)被深入地導(dǎo)通，進(jìn) 而使得第三PMOS晶體管PM3的導(dǎo)通電阻會(huì)相當(dāng)?shù)牡?。如此一?lái)，輸入電路 500的操作速度會(huì)比輸入電路200來(lái)得更快或者等同于輸入電路200的操作速 度。除此之外，由于輸入電路500并不需使用相異的電源電壓(亦即VDDIO 與VDD)，所以輸入電路500相較于輸入電路200而言，更可以被容易地實(shí) 現(xiàn)/實(shí)施。
圖6繪示為本發(fā)明另一實(shí)施例的輸入電路600的電路圖。請(qǐng)合并參照?qǐng)D3 與圖6，于本實(shí)施例中，輸入電路600的所有元件實(shí)質(zhì)上皆與輸入電路300類(lèi) 似，而輸入電路600與300的不同之處乃在于輸入電路600的增強(qiáng)單元603 與輸入電路300的增強(qiáng)單元303相異。更清楚來(lái)說(shuō)，在輸入電路300中的第 二 NMOS晶體管NM2的柵極端會(huì)直接接收核心電源電壓VDD，但是在輸入 電路600中的第二 NMOS晶體管NM2的柵極端卻會(huì)透過(guò)第三NMOS晶體管 NM3來(lái)轉(zhuǎn)為接收IO電源電壓VDDIO。
在輸入電路600中，第三NMOS晶體管NM3具有第一端、第二端，以 及柵極端，其中第三NMOS晶體管NM3的柵極端用以接收IO電源電壓 VDDIO;第三NMOS晶體管NM3的第一端會(huì)耦接第三PMOS晶體管PM3 的柵極端；而第三NMOS晶體管NM3的第二端則會(huì)耦接第二 NMOS晶體管 NM2的柵極端。
于本實(shí)施例中，當(dāng)外部輸入電壓VIN為低(VSS)時(shí)，節(jié)點(diǎn)3與5的電 壓準(zhǔn)位會(huì)被設(shè)定在第二MOS晶體管NM2的臨限電壓(VthN)。直到外部輸 入電壓VIN的電壓準(zhǔn)位高于VDDIO+VthP時(shí)，節(jié)點(diǎn)3的電壓準(zhǔn)位還是會(huì)持續(xù)低于第二MOS晶體管NM2的臨限電壓(VthN)。其中，VthP為第四PMOS 晶體管PM4的臨限電壓。由于第二NMOS晶體管NM2的柵極端的電壓準(zhǔn)位 會(huì)被設(shè)定在低電壓準(zhǔn)位(VSS)，以至于第三PMOS晶體管PM3會(huì)被深入地 導(dǎo)通，進(jìn)而使得第三PMOS晶體管PM3的導(dǎo)通電阻會(huì)相當(dāng)?shù)牡?。如此一?lái)， 輸入電路600的操作速度會(huì)比輸入電路300來(lái)得更快。除此之外，由于輸入 電路600并不需使用相異的電源電壓(亦即VDDIO與VDD)，所以輸入電 路600相較于輸入電路300而言，更可以被容易地實(shí)現(xiàn)/實(shí)施。
圖7繪示為本發(fā)明另一實(shí)施例的輸入電路700的電路圖。請(qǐng)合并參照?qǐng)D4 與圖7，于本實(shí)施例中，輸入電路700的所有元件實(shí)質(zhì)上皆與輸入電路400類(lèi) 似，而輸入電路700與400的不同之處乃在于輸入電路700的增強(qiáng)單元703 與輸入電路400的增強(qiáng)單元403相異。更清楚來(lái)說(shuō)，在輸入電路400中的第 二 NMOS晶體管NM2的柵極端會(huì)直接接收核心電源電壓VDD，但是在輸入 電路700中的第二 NMOS晶體管NM2的柵極端卻會(huì)透過(guò)第三NMOS晶體管 NM3來(lái)轉(zhuǎn)為接收IO電源電壓VDDIO。
在輸入電路700中，第三NMOS晶體管NM3具有第一端、第二端，以 及柵極端，其中第三NMOS晶體管NM3的柵極端用以接收IO電源電壓 VDDIO;第三NMOS晶體管NM3的第一端會(huì)耦接第三PMOS晶體管PM3 的柵極端；而第三NMOS晶體管NM3的第二端則會(huì)耦接第二 NMOS晶體管 NM2的柵極端。
于本實(shí)施例中，當(dāng)外部輸入電壓VIN為低(VSS)時(shí)，節(jié)點(diǎn)3與5的電 壓準(zhǔn)位會(huì)被設(shè)定在第二MOS晶體管NM2的臨限電壓(VthN)。直到外部輔I 入電壓VIN的電壓準(zhǔn)位高于VDDIO+VthP時(shí)，節(jié)點(diǎn)3的電壓準(zhǔn)位還是會(huì)持續(xù) 低于第二MOS晶體管NM2的臨限電壓(VthN)。其中，VthP為第四PMOS 晶體管PM4的臨限電壓。由于第二NMOS晶體管NM2的柵極端的電壓準(zhǔn)位 會(huì)被設(shè)定在低電壓準(zhǔn)位(VSS)，以至于第三PMOS晶體管PM3會(huì)被深入地 導(dǎo)通，進(jìn)而使得第三PMOS晶體管PM3的導(dǎo)通電阻會(huì)相當(dāng)?shù)牡?。如此一?lái)，輸入電路700的操作速度會(huì)比輸入電路400來(lái)得更快。
綜上所述，當(dāng)外部輸入電壓小于或等于第一電源電壓(例如為IO電源電 壓)時(shí)，本發(fā)明的輸入電路會(huì)利用基體電壓產(chǎn)生單元與增強(qiáng)單元，以致使內(nèi) 部輸入電壓等同于外部輸入電壓。再者，即使第一電源電壓(即IO電源電壓) 極低，本發(fā)明的輸入電路亦可正確地操作無(wú)誤。如此一來(lái)，本發(fā)明的輸入電 路可以被操作在極低的輸入/輸出(10)電源電壓。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何 本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn) 飾，因此本發(fā)明的保護(hù)范圍當(dāng)以權(quán)利要求所界定的為準(zhǔn)。
權(quán)利要求
1.一種輸入電路，其特征在于，所述的輸入電路包括一二極管，具有耦接至一接地電壓的一陽(yáng)極與接收一外部輸入電壓的一陰極；一電阻，具有耦接所述陰極的一第一端；一第一晶體管，具有接收一第一電源電壓的一柵極端、耦接所述電阻的一第二端的一第一端，以及輸出一內(nèi)部輸入電壓的一第二端；一緩沖器，具有耦接所述第一晶體管的所述第二端的一輸入端與輸出一輸出電壓的一輸出端；一基體電壓產(chǎn)生單元，具有耦接所述陰極的一第一端、接收一控制電壓的一第二端，以及一第三端，其中當(dāng)所述外部輸入電壓小于或等于所述第一電源電壓時(shí)，所述第三端輸出一第一基體電壓，而當(dāng)所述外部輸入電壓大于所述第一電源電壓時(shí)，所述第三端輸出一第二基體電壓；以及一增強(qiáng)單元，具有耦接所述電阻的所述第二端的一第一端、耦接所述緩沖器的所述輸入端的一第二端、耦接所述緩沖器的所述輸入端或所述輸出端或者所述電阻的所述第二端的一第三端、輸出所述控制電壓的一第四端，以及接收所述第一或所述第二基體電壓的一第五端，用以當(dāng)所述外部輸入電壓小于或等于所述第一電源電壓時(shí)，致使所述內(nèi)部輸入電壓等同于所述外部輸入電壓，以及當(dāng)所述外部輸入電壓大于所述第一電源電壓時(shí)，致使所述內(nèi)部輸入電壓維持在小于所述第一電源電壓的一預(yù)設(shè)值。
2. 如權(quán)利要求1所述的輸入電路，其特征在于，所述第一晶體管為一 NMOS晶體管。
3. 如權(quán)利要求2所述的輸入電路，其特征在于，所述基體電壓產(chǎn)生單元包括一第二晶體管，具有接收所述第一電源電壓的一第一端、接收所述控制 電壓且被當(dāng)作所述基體電壓產(chǎn)生單元的所述第二端的一柵極端，以及耦接至所述第二晶體管的一基體端且被當(dāng)作所述基體電壓產(chǎn)生單元的所述第三端的 一第二端；以及一第三晶體管，具有耦接所述陰極且被當(dāng)作所述基體電壓產(chǎn)生單元的所 述第一端的一第一端、接收所述第一電源電壓的一柵極端，以及耦接所述第 三晶體管的一基體端與所述第二晶體管的所述第二端的一第二端。
4. 如權(quán)利要求3所述的輸入電路，其特征在于，所述第二與所述第三晶體 管為PMOS晶體管。
5. 如權(quán)利要求4所述的輸入電路，其特征在于，所述增強(qiáng)單元包括 一第四晶體管，具有耦接所述電阻的所述第二端且被當(dāng)作所述增強(qiáng)單元的所述第一端的一第一端、耦接所述緩沖器的所述輸入端且被當(dāng)作所述增強(qiáng) 單元的所述第二端的一第二端、耦接所述第二晶體管的所述柵極端且被當(dāng)作 所述增強(qiáng)單元的所述第四端的一柵極端，以及耦接所述第二晶體管的所述第 二端且被當(dāng)作所述增強(qiáng)單元的所述第五端的一基體端。
6. 如權(quán)利要求5所述的輸入電路，其特征在于，所述增強(qiáng)單元更包括 一第五晶體管，具有接收所述第一電源電壓或小于所述第一電源電壓的一第二電源電壓的一柵極端、耦接所述緩沖器的所述輸入端且被當(dāng)作所述增 強(qiáng)單元的所述第三端的一第一端，以及耦接所述第四晶體管的所述柵極端的一第二端；以及一第六晶體管，具有接收所述第一電源電壓的一柵極端、耦接所述第四 晶體管的所述柵極端的一第一端、耦接所述第四晶體管的所述第一端的一第 二端，以及耦接所述第四晶體管的所述基體端的一基體端。
7. 如權(quán)利要求6所述的輸入電路，其特征在于，所述第四與所述第六晶體 管為PMOS晶體管，而所述第五晶體管為一 NMOS晶體管。
8. 如權(quán)利要求7所述的輸入電路，其特征在于，所述第五晶體管的臨限電 壓大于所述第四晶體管的臨限電壓的絕對(duì)值。
9. 如權(quán)利要求5所述的輸入電路，其特征在于，所述增強(qiáng)單元更包括一第五晶體管，具有接收所述第一電源電壓的一柵極端、耦接所述緩沖 器的所述輸出端且被當(dāng)作所述增強(qiáng)單元的所述第三端的一第一端，以及耦接 所述第四晶體管的所述柵極端的一第二端；以及一第六晶體管，具有接收所述第一電源電壓的一柵極端、耦接所述第四 晶體管的所述柵極端的一第一端、耦接所述第四晶體管的所述第一端的一第 二端，以及耦接所述第四晶體管所述基體端的一基體端。
10. 如權(quán)利要求9所述的輸入電路，其特征在于，所述第四與所述第六晶 體管為PMOS晶體管，而所述第五晶體管為一NMOS晶體管。
11. 如權(quán)利要求10所述的輸入電路，其特征在于，所述第五晶體管的臨限 電壓大于所述第四晶體管的臨限電壓的絕對(duì)值。
12. 如權(quán)利要求5所述的輸入電路，其特征在于，所述增強(qiáng)單元更包括 一第五晶體管，具有接收小于所述第一電源電壓的一第二電源電壓的一柵極端、耦接所述電阻的所述第二端且被當(dāng)作所述增強(qiáng)單元的所述第三端的 一第一端，以及耦接所述第四晶體管的所述柵極端的一第二端；以及一第六晶體管，具有接收所述第一電源電壓的一柵極端、耦接所述第四 晶體管的所述柵極端的一第一端、耦接所述第四晶體管的所述第一端的一第 二端，以及耦接所述第四晶體管的所述基體端的一基體端。
13. 如權(quán)利要求12所述的輸入電路，其特征在于，所述第四與所述第六晶 體管為PMOS晶體管，而所述第五晶體管為一NMOS晶體管。
14. 如權(quán)利要求13所述的輸入電路，其特征在于，所述第五晶體管的臨限 電壓大于所述第四晶體管的臨限電壓的絕對(duì)值。
15. 如權(quán)利要求5所述的輸入電路，其特征在于，所述增強(qiáng)單元更包括 一第五晶體管，具有接收所述第一電源電壓的一柵極端與耦接所述第四晶體管的所述柵極端的一第一端；一第六晶體管，具有耦接所述第五晶體管的一第二端的一柵極端、耦接 所述緩沖器的所述輸入端且被當(dāng)作所述增強(qiáng)單元的所述第三端的一第一端，以及耦接所述第四晶體管的所述柵極端的一第二端；以及一第七晶體管，具有接收所述第一電源電壓的一柵極端、耦接所述第四 晶體管的所述柵極端的一第一端、耦接所述第四晶體管的所述第一端的一第 二端，以及耦接所述第四晶體管的所述基體端的一基體端。
16. 如權(quán)利要求15所述的輸入電路，其特征在于，所述第四與所述第七晶 體管為PMOS晶體管，而所述第五與所述第六為NMOS晶體管。
17. 如權(quán)利要求16所述的輸入電路，其特征在于，所述第六晶體管的臨限 電壓大于所述第四晶體管的臨限電壓的絕對(duì)值。
18，如權(quán)利要求5所述的輸入電路，其特征在于，所述增強(qiáng)單元更包括一第五晶體管，具有接收所述第一電源電壓的一柵極端與耦接所述第四 晶體管的所述柵極端的一第一端；一第六晶體管，具有耦接所述第五晶體管的一第二端的一柵極端、耦接 所述電阻的所述第二端且被當(dāng)作所述增強(qiáng)單元的所述第三端的一第一端，以 及耦接所述第四晶體管的所述柵極端的一第二端；以及一第七晶體管，具有接收所述第一電源電壓的一柵極端、耦接所述第四 晶體管的所述柵極端的一第一端、耦接所述第四晶體管的所述第一端的一第 二端，以及耦接所述第四晶體管的所述基體端的一基體端。
19. 如權(quán)利要求18所述的輸入電路，其特征在于，所述第四與所述第七晶 體管為PMOS晶體管，而所述第五與所述第六晶體管為NMOS晶體管。
20. 如權(quán)利要求19所述的輸入電路，其特征在于，所述第六晶體管的臨限 電壓大于所述第四晶體管的臨限電壓的絕對(duì)值。
21. 如權(quán)利要求5所述的輸入電路，其特征在于，所述增強(qiáng)單元更包括 一第五晶體管，具有接收所述第一電源電壓的一柵極端與耦接所述第四晶體管的所述柵極端的一第一端；一第六晶體管，具有耦接所述第五晶體管的一第二端的一柵極端、耦接 所述緩沖器的所述輸出端且被當(dāng)作所述增強(qiáng)單元的所述第三端的一第一端，以及耦接所述第四晶體管的所述柵極端的一第二端；以及一第七晶體管，具有接收所述第一電源電壓的一柵極端、耦接所述第四 晶體管的所述柵極端的一第一端、耦接所述第四晶體管的所述第一端的一第 二端，以及耦接所述第四晶體管的所述基體端的一基體端。
22. 如權(quán)利要求21所述的輸入電路，其特征在于，所述第四與所述第七晶 體管為PMOS晶體管，而所述第五與所述第六晶體管為NMOS晶體管。
23. 如權(quán)利要求22所述的輸入電路，其特征在于，所述第六晶體管的臨限 電壓大于所述第四晶體管的臨限電壓的絕對(duì)值。
全文摘要
本發(fā)明提供一種輸入電路，該輸入電路包括二極管、電阻、第一晶體管、緩沖器、基體電壓產(chǎn)生單元，以及增強(qiáng)單元。當(dāng)外部輸入電壓小于或等于第一電源電壓(例如為輸入/輸出電源電壓)時(shí)，本發(fā)明的輸入電路會(huì)利用基體電壓產(chǎn)生單元與增強(qiáng)單元，以致使內(nèi)部輸入電壓等同于外部輸入電壓。再者，即使第一電源電壓極低，本發(fā)明的輸入電路亦可正確地操作。如此一來(lái)，本發(fā)明的輸入電路可以被操作在極低的輸入/輸出電源電壓。
文檔編號(hào)H03K19/0185GK101409551SQ200810182330
公開(kāi)日2009年4月15日 申請(qǐng)日期2008年11月21日 優(yōu)先權(quán)日2008年11月21日
發(fā)明者小池秀治 申請(qǐng)人:華邦電子股份有限公司