專利名稱：輸出電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及CMOS構(gòu)成的輸出電路，更具體地說(shuō)，涉及防止使用于同步整流方 式降壓型DC-DC轉(zhuǎn)換器的開(kāi)關(guān)電路中直通電流的發(fā)生。
背景技術(shù)：
以往，在使用于同步整流方式降壓型DC-DC轉(zhuǎn)換器等的CMOS構(gòu)成的輸出電路， PMOS晶體管的柵極與麗OS晶體管的柵極連接，若將共用的控制信號(hào)輸入各柵極， 則該控制信號(hào)從高電平轉(zhuǎn)換為低電平，或從低電平轉(zhuǎn)換為高電平時(shí)，發(fā)生所述PM0S 晶體管與NMOS晶體管雙方同時(shí)接通的期間，導(dǎo)致流過(guò)大的直通電流。因此,產(chǎn)生了 由于該直通電流導(dǎo)致增加消耗電流，同時(shí)，電源中產(chǎn)生大噪聲的問(wèn)題。 于是，為了防止這樣的直通電流，使用如圖l所示的輸出電路。 圖2是表示圖1所示的輸出電路中各部分的電壓波形例的時(shí)間圖。 在圖2中，IN表示輸入端的狀態(tài)，PH表示PMOS晶體管M101的柵極電壓，A表示 NAND電路114的另一方輸入信號(hào)，B表示N0R電路111的另一方輸入信號(hào)，NL表示醒0S 晶體管M102的柵極電壓，M101表示麗OS晶體管M101的接通/斷開(kāi)狀態(tài)，M101表示 NM0S晶體管M102的接通/斷開(kāi)狀態(tài)，OUT表示輸出電路的輸出端OUT的狀態(tài)。
當(dāng)輸入端IN為低電平時(shí)，由于NAND電路114的輸出信號(hào)為高電平，因此，反相 器115的輸出信號(hào)變?yōu)榈碗娖?，麗OS晶體管M102的柵極電壓NL變?yōu)榈碗娖?，因此?醒OS晶體管M102斷開(kāi)。由于麗0S晶體管M102的柵極電壓NL是低電平，因此，NOR電 路111的另一方輸入信號(hào)B也變?yōu)榈碗娖?，N0R電路111的輸出信號(hào)變?yōu)楦唠娖?。?且，由于反相器112的輸出信號(hào)變?yōu)榈碗娖?，因此，PM0S晶體管M101的柵極電壓ra 也變?yōu)榈妄斊?，PM0S晶體管M101接通。PM0S晶體管M101的柵極電壓PH通過(guò)緩沖電 路113輸入到NAND的另一方輸入端，因此，NAND電路114的另一方輸入信號(hào)A為低電 平。
接著，若輸入端IN變?yōu)楦唠娖?，?0R電路111的輸出信號(hào)變?yōu)榈碗娖剑聪?器112的輸出信號(hào)反轉(zhuǎn)為高電平。但是，由于對(duì)PM0S晶體管M101的柵極電容充電，
因此，如圖2所示，PMOS晶體管M101的柵極電壓PH需要一段時(shí)間才能到達(dá)高電平。 若PM0S晶體管101的柵極電壓PH達(dá)到電源電壓Vdd/2，則緩沖電路113的輸出信號(hào)A 反轉(zhuǎn)為高電平輸出，但是，由于對(duì)電容器C101充電，因此如圖2所示，輸出信號(hào)A 逐漸上升。
若PMOS晶體管M101的柵極電壓ra上升而超出PMOS晶體管M101的閾值電壓Vtp ， 則PMOS晶體管M101斷開(kāi)。此時(shí)，輸入信號(hào)A沒(méi)有到達(dá)Vdd/2，麗0S晶體管M102的柵 極電壓NL仍然是低電平，麗OS晶體管M102保持?jǐn)嚅_(kāi)。因此，能夠防止發(fā)生直通電 流。
若緩沖電路113的輸出信號(hào)的電壓上升到Vdd/2，則NAND電路114的輸出信號(hào)變 為低電平，因此，反相器115的輸出信號(hào)變?yōu)楦唠娖?。但是，由于?duì)NM0S晶體管102 的柵極電容充電，因此，如圖6所示，NMOS晶體管M102的柵極電壓NL逐漸上升。若 柵極電壓NL到達(dá)NMOS晶體管M102的閾值電壓Vtn,則NM0S晶體管102接通。若柵極 電壓NL進(jìn)一步上升到Vdd/2，則緩沖電路116的輸出信號(hào)變?yōu)楦唠娖健５?，由?對(duì)電容器C102充電，則如圖2所示，輸入信號(hào)B還需要一段時(shí)間才能到達(dá)高電平。 即使NOR電路ll的另一方輸入信號(hào)B變?yōu)楦唠娖?，由于輸入信?hào)IN己經(jīng)是高電平， 因此，N0R電路111的輸出信號(hào)不發(fā)生變化。
若輸入端IN變?yōu)榈碗娖?，貝UNAND電路114的輸出信號(hào)變?yōu)楦唠娖?，反相?15 的輸出信號(hào)變?yōu)榈碗娖?。但是，由于?duì)麗OS晶體管M102的柵極電容放電，因此， 如圖2所示，柵極電壓NL需要一段時(shí)間才能變?yōu)榈碗娖健Ｈ粜?S晶體管M102的柵極 電壓NL降低到Vdd/2，則緩沖電路116的輸出信號(hào)反轉(zhuǎn)為低電平，但是，由于對(duì)電 容器C102放電，因此，如圖2所示，輸入信號(hào)B還需要一段時(shí)間才能降低到低電平。
若麗OS晶體管M102的柵極電壓NL降低到醒OS晶體管102的閾值電壓Vtn，則 麗OS晶體管M102斷開(kāi)。此時(shí)，輸入信號(hào)B的電壓還未降低到Vdd/2， PM0S晶體管M101 的柵極電壓PH仍然是高電平，因此，PMOS晶體管M101斷開(kāi)。因此，即使輸入端IN 變化為低電平，也能夠防止發(fā)生直通電流。
進(jìn)而，若輸入信號(hào)B的電壓降低到Vdd/2,貝UN0R電路111變?yōu)楦唠娖?，因此?反相器112的輸出信號(hào)變?yōu)榈碗娖?，但是，由于?duì)PM0S晶體管M101的柵極電容放電， 因此，如圖2所示，柵極電壓PH逐漸降低'。若柵極電壓PH降低到PMOS晶體管M101的 閾值電壓Vtn，則PMOS晶體管M101接通。若柵極電壓PH降低到Vdd/2，則緩沖電路
113的輸出信號(hào)變?yōu)楦唠娖?，但是，由于?duì)電容器C101充電，因此，如圖2所示， 輸入信號(hào)A需要一段時(shí)間才能變?yōu)榈碗娖?。若緩沖電路113的輸出信號(hào)變?yōu)榈碗娖剑?則NAND電路114的另一方輸入信號(hào)A變?yōu)榈碗娖?，但是，由于輸入端IN已經(jīng)變?yōu)榈?電平，因此，NAND電路114的輸出信號(hào)不發(fā)生變化。
這樣，在圖1的電路，當(dāng)輸入端IN的信號(hào)電平轉(zhuǎn)變時(shí)，PM0S晶體管M101與NM0S 晶體管M102不會(huì)同時(shí)接通，能夠防止發(fā)生直通電流，但是，由于延遲電路利用緩 沖電路113的輸出電流與電容器C101的充電放電，以及緩沖電路116的輸出電流與 電容器C102的充電放電，而使用該延遲電路來(lái)回避PMOS晶體管M101與麗OS晶體管 M101同時(shí)成為接通狀態(tài)，因此，必須使該延遲電路的延遲時(shí)間比PMOS晶體管MIOI 以及麗OS晶體管M102的接通時(shí)間長(zhǎng)，阻礙了實(shí)行高速動(dòng)作。為了盡量縮短所述延 遲時(shí)間，必須提高該延遲時(shí)間的精度，因此，需要增加用于實(shí)行微調(diào)等的調(diào)整電 路，增加了芯片面積以及制造工序，成為造成成本增加的主要原因。
于是，提出了一種如圖3所示的不使用延遲電路的輸出電路(例如，參照日本 特開(kāi)2000-49586號(hào)公報(bào))。
在圖3，設(shè)定基準(zhǔn)電壓Vthp是PM0S晶體管M101的閾值電壓以下，設(shè)定基準(zhǔn)電壓 Vthn是NMOS晶體管M102的閾值電壓以下。
通過(guò)比較器124對(duì)PMOS晶體管M101的柵極電壓PH與基準(zhǔn)電壓Vthp進(jìn)行比較，若 柵極電壓ra成為使得PM0S晶體管M101斷開(kāi)的電壓，則比較器124輸出高電平的信 號(hào)，以開(kāi)放AND電路125的柵極。通過(guò)比較器126對(duì)醒0S晶體管M102的柵極電壓NL與 基準(zhǔn)電壓Vthn進(jìn)行比較，并且，若柵極電壓NL成為使得NM0S晶體管M102斷開(kāi)的電 壓，則比較器126輸出高電平的信號(hào)，以開(kāi)放NAND電路123的柵極。因此，能夠防 止PMOS晶體管M101與麗OS晶體管M102同時(shí)接通，防止發(fā)生直通電流。
但是，在圖3的輸出電路，由于使用二個(gè)基準(zhǔn)電壓與二個(gè)比較器，因此，增大 了電路規(guī)模以及芯片尺寸，導(dǎo)致產(chǎn)生提高制造成本的問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明就是為了解決上述現(xiàn)有技術(shù)所存在的問(wèn)題而提出的，本發(fā)明的目的在 于提供一種能夠抑制芯片尺寸的增大，且能夠高速動(dòng)作的輸出電路。
本發(fā)明涉及一種輸出電路，根據(jù)輸入到輸入端的輸入信號(hào)，生成雙態(tài)信號(hào)，
并將其從輸出端輸出，其特征在于，包括
PM0S晶體管，其連接在正側(cè)電源電壓與所述輸出端之間；
醒0S晶體管，其連接在所述輸出端與負(fù)側(cè)電源電壓之間；
第1反相器，被輸入所述PMOS晶體管的柵極電壓，其閾值電壓具有滯后；
第2反相器，被輸入所述麗OS晶體管的柵極電壓，其閾值電壓具有滯后；
所述輸入信號(hào)與使得所述第2反相器的輸出信號(hào)的信號(hào)電平反轉(zhuǎn)的信號(hào)的0R
邏輯信號(hào)輸入所述PMOS晶體管的柵極中，同時(shí)，所述輸入信號(hào)與使得所述第l反相
器的輸出信號(hào)的信號(hào)電平反轉(zhuǎn)的信號(hào)的AND邏輯信號(hào)輸入所述畫(huà)OS晶體管的柵極中。
更具體地說(shuō)，所述第1反相器與第2反相器的各高電壓側(cè)的閾值電壓分別與所 述PMOS晶體管的閾值電壓相等，同時(shí)，所述第1反相器與第2反相器的各低電壓側(cè) 的閾值電壓分別與所述麗OS晶體管的閾值電壓相等。
所述第1反相器與第2反相器的各輸出信號(hào)從高電平轉(zhuǎn)換為低電平時(shí)的閾值電 壓比各輸出信號(hào)從低電平轉(zhuǎn)換為高電平時(shí)的閾值電壓大。
下面說(shuō)明本發(fā)明的效果。
按照本發(fā)明的輸出電路，將所述輸入信號(hào)與使得閾值電壓中具有滯后的所述 第2反相器的輸出信號(hào)的信號(hào)電平反轉(zhuǎn)的信號(hào)的0R邏輯信號(hào)輸入所述PM0S晶體管
的柵極中，同時(shí)，將所述輸入信號(hào)與使得閾值電壓中具有滯后的所述第l反相器的 輸出信號(hào)的信號(hào)電平反轉(zhuǎn)的信號(hào)的AND邏輯信號(hào)輸入所述NMOS晶體管的柵極中。因
此，即使輸入信號(hào)從低電平轉(zhuǎn)換到高電平，或從高電平轉(zhuǎn)換到低電平的情況下， PMOS晶體管與醒OS晶體管不會(huì)同時(shí)接通，能夠防止發(fā)生直通電流。
由于不需要使用如同以往技術(shù)中的延遲電路，因此，不需要調(diào)整延遲時(shí)間， 能夠?qū)嵭懈咚賱?dòng)作。
由于不需要以往技術(shù)所需的基準(zhǔn)電壓和比較器，通過(guò)簡(jiǎn)化的電路就能夠防止 發(fā)生直通電流，因此，能夠抑制芯片尺寸的增大，實(shí)現(xiàn)降低成本。
另外，所述第1反相器與第2反相器的各高電壓側(cè)的閾值電壓分別與所述PM0S 晶體管的閾值電壓相等，同時(shí)，所述第1反相器與第2反相器的各低電壓側(cè)的閾值 電壓分別與所述NMOS晶體管的閾值電壓相等，因此，能夠保證防止發(fā)生直通電流。


圖l是表示以往的輸出電路的電路例； 圖2是表示圖1的輸出電路的各部分的波形例的時(shí)間圖； 圖3是表示以往的輸出電路的其他電路例。 圖4是表示本發(fā)明第一實(shí)施例的輸出電路的電路例；
圖5是用于說(shuō)明圖4的反相器5、 8的閾值電壓滯后的圖6是表示圖4的輸出電路1的各部分的波形例的時(shí)間圖7是表示圖4的輸出電路1使用于同步整流方式降壓型開(kāi)關(guān)穩(wěn)壓器的例子；
具體實(shí)施例方式
下面,參照附圖對(duì)于本發(fā)明的實(shí)施例進(jìn)行詳細(xì)地說(shuō)明。
圖4是表示本發(fā)明的輸出電路的電路例。
在圖4中，輸出電路l根據(jù)輸入到輸入端IN的信號(hào)Sin，生成雙態(tài)輸出信號(hào)Sout， 并將其從輸出端OUT輸出。
輸出電路1包括PM0S晶體管M1、畫(huà)0S晶體管M2、 N0R電路2、 NAND電路3以及反 相器4、 5、 6、 7、 8、 9。例如，當(dāng)輸出電路l使用于同步整流方式降壓型開(kāi)關(guān)穩(wěn)壓 器時(shí)，PM0S晶體管M1構(gòu)成開(kāi)關(guān)晶體管，醒0S晶體管M2構(gòu)成同步整流用晶體管，并 且，輸出端OUT與電感器的一端連接。反相器5構(gòu)成第一反相器，反相器8構(gòu)成第二 反相器。
輸入信號(hào)Sin分別輸入N0R電路2的一方輸入端和NAND電路3的一方輸入端，NOR 電路2的輸出端經(jīng)由反相器4與PM0S晶體管M1的柵極連接。反相器4的輸出端經(jīng)由反 相器5、 6的串聯(lián)電路與NAND電路3的另一方輸入端連接。NAND電路3的輸出端經(jīng)由 反相器7與NM0S晶體管M2的柵極連接，進(jìn)而，反相器7的輸出端經(jīng)由反相器8、 9的 串聯(lián)電路與N0R電路2的另一方輸入端連接。在電源電壓Vdd與接地電壓GND之間， PM0S晶體管M1與NM0S晶體管M2串聯(lián)連接，PM0S晶體管M1與麗0S晶體管2的連接點(diǎn)構(gòu) 成輸出端OUT。
在這樣的結(jié)構(gòu)中，反相器5、 8的閾值電壓有滯后。
圖5是用于說(shuō)明反相器5、 8的閾值電壓滯后的線圖，表示反相器5、 8的輸入電 壓與輸出電壓的關(guān)系例。圖5中，黑色粗箭頭表示輸入電壓上升時(shí)輸出電壓的變化，
黑色細(xì)箭頭表示輸入電壓下降時(shí)輸出電壓的變化。
在圖5中，當(dāng)輸入電壓為OV時(shí)，輸出電壓變?yōu)楦唠娖?idd)。若輸入電壓上升 至廿VH，則輸出電壓變?yōu)榈碗娖絫OV)，即使輸入電壓進(jìn)一步上升到電源電壓Vdd， 輸出電壓仍然保持低電平。
接著，若輸入電壓從電源電壓Vdd開(kāi)始降低，則從電壓VH到低電壓VL為止，輸 出電壓保持低電平。若輸入電壓到達(dá)VL，則輸出電壓返回到高電平，直到輸入電 壓變?yōu)?V，輸出電壓保持高電平。
設(shè)定電壓VH與PM0S晶體管M1的閾值電壓大致相等，電壓VL與麗0S晶體管M2的 閾值電壓大致相等。
圖6是表示圖4的輸出電路的各部分的波形例的時(shí)間圖。在圖6中，PH表示PMOS 晶體管M1的柵極電壓，SA表示NAND電路3的另一方輸入信號(hào)，SB表示N0R電路2的另 一方輸入信號(hào)，NL表示畫(huà)0S晶體管M2的柵極電壓，M1表示PM0S晶體管M1的接通/ 斷開(kāi)狀態(tài)，M2表示NM0S晶體管M2的接通/斷開(kāi)狀態(tài)。下面，參照?qǐng)D6對(duì)圖4的輸出電 路l動(dòng)作進(jìn)行說(shuō)明。
當(dāng)輸入信號(hào)Sin為低電平時(shí)，NAND電路3的輸出信號(hào)為高電平，因此，反相器7 的輸出信號(hào)變?yōu)榈碗娖剑瑬艠O電壓NL變?yōu)榈碗娖?，因此，NM0S晶體管M2斷開(kāi)。
由于畫(huà)0S晶體管M2的柵極電壓NL是低電平，NOR電路2的另一方輸入信號(hào)SB也 變?yōu)榈碗娖?，N0R電路2的輸出信號(hào)變?yōu)楦唠娖?。進(jìn)而，由于反相器4的輸出信號(hào)變 為低電平，柵極電壓ra也變?yōu)榈碗娖?，PM0S晶體管M1接通。PM0S晶體管M1的柵極 電壓PH經(jīng)由反相器5、 6輸入到NAND電路3的另一方輸入端，因此，NAND電路3的另 一方輸入信號(hào)SA為低電平。
若輸入信號(hào)Sin變?yōu)轶{電平，貝IJN0R電路2的輸出信號(hào)變?yōu)榈碗娖?，反相?的 輸出信號(hào)變?yōu)楦唠娖剑?，由于?duì)PM0S晶體管M1的柵極電容充電，因此，如圖6 所示，柵極電壓ra需要一段時(shí)間才能到達(dá)高電平。若PM0S晶體管M1的柵極電壓PH 到達(dá)高電壓側(cè)的電壓VH，則反相器5的輸出信號(hào)的信號(hào)電平反轉(zhuǎn)，并且，該輸出信 號(hào)經(jīng)由反相器6，作為高電平的輸入信號(hào)SA輸入到NAND電路3的另一方輸入端。
這里，如上所述，將電壓VH設(shè)為與PMOS晶體管Ml的閾值電壓Vtp大致相等的電 壓，因此，NAND電路3的另一方輸入信號(hào)SA變?yōu)楦唠娖剑?dāng)NAND電路3的柵極開(kāi)放 時(shí)，PM0S晶體管M1斷開(kāi)。此時(shí)，由于麗0S晶體管M2的柵極電壓NL沒(méi)有發(fā)生變化，
畫(huà)0S晶體管M2保持?jǐn)嚅_(kāi)。因此，當(dāng)輸入信號(hào)Sin從低電平轉(zhuǎn)換為高電平時(shí)，能夠防 止直通電流的發(fā)生。
若NAND電路3的另一方輸入信號(hào)SA變?yōu)楦唠娖?，則由于NAND電路3的一方輸入 信號(hào)Sin已經(jīng)變?yōu)楦唠娖?，NAND電路3的輸出信號(hào)變?yōu)榈碗娖剑聪嗥?的輸出信號(hào) 變?yōu)楦唠娖?，但是，由于?duì)醒0S晶體管M2的柵極電容充電，因此，如圖6所示，柵 極電壓NL逐漸上升，若柵極電壓NL到達(dá)麗0S晶體管M2的閾值電壓Vtn，則函OS晶體 管M2接通。此時(shí)，由于PM0S晶體管M1已經(jīng)斷開(kāi)，不會(huì)有直通電流流過(guò)的現(xiàn)象。若 柵極電壓NL進(jìn)一步上升并到達(dá)電壓VH，則從反相器8輸出的輸出信號(hào)的信號(hào)電平反 轉(zhuǎn)，N0R電路2的另一方輸入信號(hào)SB變?yōu)楦唠娖?。但是，輸入信?hào)Sin巳經(jīng)變?yōu)楦唠?平，因此，PM0S晶體管M1的柵極電壓PH不發(fā)生變化。
若輸入信號(hào)Sin變?yōu)榈碗娖剑瑒t從NAND電路3輸出的輸出信號(hào)變?yōu)楦唠娖?，?反相器7輸出的輸出信號(hào)反轉(zhuǎn)為低電平，但是，由于對(duì)麗0S晶體管M2的柵極電容放 電，因此，如圖6所示，柵極電壓NL需要一段時(shí)間才能到達(dá)低電平。若麗OS晶體管 M2的柵極電壓NL降低到低電壓側(cè)的電壓VL，則從反相器8輸出的輸出信號(hào)反轉(zhuǎn)為高 電平，并且，經(jīng)由反相器9，使得N0R電路2的另一方信號(hào)SB變?yōu)榈碗娖健?br> 這里，如上所述，電壓VL設(shè)為與麗0S晶體管M2的閾值電壓Vtn大致相等的電壓， 因此，N0R電路2的另一方的輸入信號(hào)SB變?yōu)榈碗娖?，?dāng)N0R電路2的柵極開(kāi)放時(shí)，. NM0S晶體管M2斷開(kāi)。此時(shí)，由于PM0S晶體管M2的柵極電壓ra還沒(méi)有發(fā)生變化，PMOS 晶體管M1保持?jǐn)嚅_(kāi)。因此，輸入信號(hào)Sin從高電平轉(zhuǎn)換為低電平時(shí)，能夠防止發(fā)生 直通電流。
若N0R電路2的另一方輸入信號(hào)SB變?yōu)榈碗娖剑瑒t由于輸入信號(hào)Sin已經(jīng)變?yōu)榈?電平，從N0R電路2輸出的輸出信號(hào)變?yōu)楦唠娖剑瑥姆聪嗥?輸出的輸出信號(hào)變?yōu)榈?電平。但是，由于對(duì)PM0S晶體管M1的柵極電容放電，因此，如圖6所示，柵極電壓 ra逐漸降低。若柵極電壓ra到達(dá)PMOS晶體管Ml的閾值電壓Vtp，則PM0S晶體管M1接 通。此時(shí)，由于麗0S晶體管M2已經(jīng)斷開(kāi)，沒(méi)有直通電流流過(guò)。若柵極電壓PH進(jìn)一 步降低并到達(dá)電壓VL，則從反相器5輸出的輸出信號(hào)反轉(zhuǎn)為高電平，NAND電路3的 另一方輸入信號(hào)SA變?yōu)榈碗娖?。但是，由于輸入信?hào)Sin已經(jīng)變?yōu)榈碗娖剑虼耍?麗OS晶體管M2的柵極電壓NL不發(fā)生變化。
圖7是表示圖4的輸出電路1使用于同步整流方式降壓型開(kāi)關(guān)穩(wěn)壓器情況下的 例子。
在圖7中，開(kāi)關(guān)穩(wěn)壓器21將作為輸入電壓輸入的電源電壓Vdd轉(zhuǎn)換為規(guī)定的恒 壓，并且，作為輸出電壓Vout從輸出端0UT輸出到負(fù)載20。
開(kāi)關(guān)穩(wěn)壓器21包括輸出電路1、基準(zhǔn)電壓發(fā)生電路22、輸出電壓檢測(cè)用電阻 R21、 R22、電感器L21、平滑用電容器C21、相位補(bǔ)償用電阻R23、電容器C22、 C23、 誤差放大電路23、振蕩電路24以及P麗比較器25。
基準(zhǔn)電壓發(fā)生電路22生成規(guī)定的基準(zhǔn)電壓Vref，并將其輸出；輸出電壓檢測(cè) 用電阻R21、 R22分壓輸出電壓Vout，以生成分壓電壓VFB并將其輸出；誤差放大電 路23對(duì)輸入的分壓電壓VFB與基準(zhǔn)電壓Vref的電壓差實(shí)行放大，以生成輸出信號(hào) Eao，并將其輸出。
振蕩電路24生成規(guī)定的三角波信號(hào)TW，并將其輸出；P麗比較器25根據(jù)輸出信 號(hào)EAo與三角波信號(hào)TW生成脈沖信號(hào)Sin，并將其輸出到輸出電路l，所述脈沖信號(hào) Sin用于控制PWM。
電感器L21連接在輸出電路1的輸出端與輸出端0UT1之間，電阻R21、 R22串聯(lián) 連接在輸出端0UT1與接地電壓GND之間，同時(shí)，電容器C21也連接在輸出端0UT1與 接地電壓GND之間，從電阻R21與R22的連接部分輸出分壓電壓VFB。相位補(bǔ)償用電 容器C22與電阻R21并聯(lián)連接。在誤差放大電路23中，分壓電壓VFB輸入反相輸入端， 基準(zhǔn)電壓Vref輸入非反相輸入端，輸出端與P麗比較器25的反相輸入端連接。
電阻R23與電容器C23的串聯(lián)電路連接在誤差放大電路23的輸出端與接地電壓 GND之間，該串聯(lián)電路構(gòu)成相位補(bǔ)償電路。三角波信號(hào)TW輸入P麗比較器25的非反 相輸入端，PWM比較器25將脈沖信號(hào)Sin輸出到輸出電路l中。
在這樣的結(jié)構(gòu)中，若開(kāi)關(guān)穩(wěn)壓器21的輸出電壓Vout增大，則誤差放大電路23 的輸出信號(hào)EAo的電壓降低，從P麗比較器25輸出的脈沖信號(hào)Sin的占空比變小。從 而，控制從輸出電路l輸出的輸出信號(hào)Sout為高電平的時(shí)間縮短，輸出信號(hào)Sout為 低電平的時(shí)間相應(yīng)地變長(zhǎng)，使得開(kāi)關(guān)穩(wěn)壓器21的輸出電壓Vout降低。
若開(kāi)關(guān)穩(wěn)壓器21的輸出電壓Vout減小，則誤差放大電路23的輸出信號(hào)EAo的電 壓上升，從PWM比較器25輸出的脈沖信號(hào)Sin的占空比增大。從而，控制從輸出電 路l輸出的輸出信號(hào)Sout為高電平的時(shí)間變長(zhǎng)，輸出信號(hào)Sout為低電平的時(shí)間相應(yīng) 地縮短，開(kāi)關(guān)穩(wěn)壓器21的輸出電壓Vout上升。反復(fù)實(shí)行上述動(dòng)作，保證輸出電壓
Vout穩(wěn)定在規(guī)定的電壓。
這樣，本實(shí)施例的輸出電路，即使輸入信號(hào)Sin從低電平轉(zhuǎn)換為高電平，或從 高電平轉(zhuǎn)換為低電平，PM0S晶體管M1與醒0S晶體管M2也不會(huì)同時(shí)接通，能夠防止 發(fā)生直通電流，由于不使用如以往技術(shù)中的延遲電路，因此，不需要調(diào)整該延遲 電路的延遲時(shí)間，能夠?qū)崿F(xiàn)高速動(dòng)作。進(jìn)而，使用了具有滯后功能的反相器代替 如圖3所示的以往例的基準(zhǔn)電壓和比較器，因此，能夠通過(guò)簡(jiǎn)化的電路防止發(fā)生直 通電流。而且，設(shè)定反相器5、 8所具有的各閾值電壓的高電壓側(cè)與PM0S晶體管M1 的閾值電壓大致相等，并設(shè)定反相器5、 8所具有的各閾值電壓的低電壓側(cè)與醒0S 晶體管M2的閾值電壓大致相等，因此，能夠保證防止發(fā)生直通電流。
上面參照

了本發(fā)明的實(shí)施例，但本發(fā)明并不局限于上述實(shí)施例。在本 發(fā)明技術(shù)思想范圍內(nèi)可以作種種變更,它們都屬于本發(fā)明的保護(hù)范圍。
權(quán)利要求
1. 一種輸出電路，根據(jù)輸入到輸入端的輸入信號(hào)，生成雙態(tài)信號(hào)，并將其從輸出端輸出，其特征在于，包括:PMOS晶體管，其連接在正側(cè)電源電壓與所述輸出端之間；NMOS晶體管，其連接在所述輸出端與負(fù)側(cè)電源電壓之間；第1反相器，被輸入所述PMOS晶體管的柵極電壓，其閾值電壓有滯后；第2反相器，被輸入所述NMOS晶體管的柵極電壓，其閾值電壓有滯后；所述PMOS晶體管的柵極中輸入所述輸入信號(hào)與使得所述第2反相器的輸出信號(hào)的信號(hào)電平反轉(zhuǎn)的信號(hào)的OR邏輯信號(hào)，同時(shí)，所述NMOS晶體管的柵極中輸入所述輸入信號(hào)與使得所述第1反相器的輸出信號(hào)的信號(hào)電平反轉(zhuǎn)的信號(hào)的AND邏輯信號(hào)。
2. 根據(jù)權(quán)利要求l中記載的輸出電路，其特征在于所述第1反相器與第2反相器的各高電壓側(cè)的閾值電壓分別與所述PM0S晶體管 的閾值電壓相等，同時(shí)，所述第1反相器與第2反相器的各低電壓側(cè)的閾值電壓分 別與所述NMOS晶體管的閾值電壓相等。
3. 根據(jù)權(quán)利要求2中記載的輸出電路，其特征在于所述第1反相器與第2反相器的各輸出信號(hào)從高電平轉(zhuǎn)換為低電平時(shí)的閾值電 壓比各輸出信號(hào)從低電平轉(zhuǎn)換為高電平時(shí)的閾值電壓大。
全文摘要
本發(fā)明提供一種能夠抑制芯片尺寸的增大，且實(shí)現(xiàn)高速動(dòng)作的輸出電路。該輸出電路包括反相器5與反相器8，所述反相器5中輸入PMOS晶體管M1的柵極電壓PH，所述反相器5的閾值電壓有滯后，所述反相器8中輸入NMOS晶體管M2的柵極電壓NL，所述反相器8的閾值電壓有滯后。將輸入信號(hào)Sin與使得所述反相器8的輸出信號(hào)的信號(hào)電平反轉(zhuǎn)的信號(hào)的OR邏輯信號(hào)輸入到所述PMOS晶體管的柵極，同時(shí)，將輸入信號(hào)Sin與使得所述反相器5的輸出信號(hào)的信號(hào)電平反轉(zhuǎn)的信號(hào)的AND邏輯信號(hào)輸入到所述NMOS晶體管的柵極。
文檔編號(hào)H03K19/0185GK101388664SQ20081021279
公開(kāi)日2009年3月18日 申請(qǐng)日期2008年9月12日 優(yōu)先權(quán)日2007年9月13日
發(fā)明者萩野浩一 申請(qǐng)人:株式會(huì)社理光