專利名稱：一種模擬采樣開關(guān)及模數(shù)轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明主要涉及模擬集成電路領(lǐng)域，尤其涉及一種模擬采樣開關(guān)及模數(shù)轉(zhuǎn) 換器。
背景技術(shù)：
隨著DSP ( Digital Signal Processing,數(shù)字信號處理)技術(shù)和DSP處理器 的發(fā)展，越來越多的模擬信號需要轉(zhuǎn)化成數(shù)字信號進(jìn)行處理，這就使得對模擬 信號和數(shù)字信號的接口 - ADC ( Analog-to-Digital Converter,模數(shù)轉(zhuǎn)換器)提 出了更高的要求。SHA (Sample and Hold Amplifiers,釆樣保持電路)作為模 數(shù)轉(zhuǎn)換器中至關(guān)重要的單元，其性能的優(yōu)劣直接決定整個系統(tǒng)的性能。隨著采 樣時鐘頻率的提高，傳統(tǒng)MOS( metal oxide semiconductor,金屬氧化物半導(dǎo)體) 采樣開關(guān)受限于非理想效應(yīng)，諸如導(dǎo)通電阻的非線性，電荷注入，時鐘饋通等，
其線性度不斷下降，嚴(yán)重制約了釆樣保持電路的動態(tài)范圍；同時，由于電源電
壓的下降，應(yīng)用時鐘電壓提升技術(shù)將遇到一定困難，并會帶來器件可靠性的下
降。因此傳統(tǒng)的MOS采樣開關(guān)結(jié)構(gòu)已無法滿足高速度、高精度模數(shù)轉(zhuǎn)換器對
采樣信號動態(tài)性能的要求。
針對傳統(tǒng)開關(guān)的這種非線性失真特性，國內(nèi)外研究人員提出了多種解決方
案。 一種是采用柵壓自舉的模擬采樣開關(guān)，通過保持開關(guān)管柵源電壓的恒定，
減小開關(guān)導(dǎo)通電阻的非線性； 一種是采用互補的CMOS ( complementary
metal-oxide semiconductor,互補金屬氧化物半導(dǎo)體)傳輸門結(jié)構(gòu)，利用PMOS
晶體管(P-channel metal oxide semiconductor FET， P溝道金屬氧化物半導(dǎo)體場
效應(yīng)晶體管)與NMOS晶體管(N國channel metal oxide semiconductor FET, N
溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管)尺寸的精確匹配來消除開關(guān)非線性；一 種是復(fù)制開關(guān)管技術(shù)，通過采用電阻分壓電路實現(xiàn)一個處于線性工作狀態(tài)的復(fù) 制MOS管，使其與采樣MOS管具有相同的閾值電壓；還有一種就是在柵壓自舉的基礎(chǔ)上，采用穩(wěn)定開關(guān)管襯源電壓，消除晶體管背柵效應(yīng)來改善開關(guān)性能。
發(fā)明人在實現(xiàn)本發(fā)明的過程中發(fā)現(xiàn)，現(xiàn)有技術(shù)至少存在以下缺點這些解 決方案都沒有考慮開關(guān)管源極跟蹤變化的特性，在實際的PMOS晶體管中， 源極總是跟隨輸入與輸出信號中的高電位，NMOS晶體管的情況則恰好相反， 因此源極固定的設(shè)計將不可避免產(chǎn)生非線性失真。同時，電荷注入和時鐘饋通 效應(yīng)造成的保持誤差也不可忽略。

發(fā)明內(nèi)容
本發(fā)明提出一種模擬采樣開關(guān)及模數(shù)轉(zhuǎn)換器，能夠跟蹤開關(guān)管的源極，消 除了開關(guān)導(dǎo)通電阻與輸入信號的非線性關(guān)系，提高了整個采樣開關(guān)的線性度， 滿足高速、高精度的采樣保持電路的需要。
本發(fā)明實施例的技術(shù)方案是這樣實現(xiàn)的
一種模擬采樣開關(guān)，包括
采樣開關(guān)電路，所述采樣開關(guān)電路包括釆樣開關(guān)管，所述釆樣開關(guān)電路用 于控制所述采樣開關(guān)管的導(dǎo)通狀態(tài)；
比較器電路，用于比較所述采樣開關(guān)管輸入信號電位與輸出信號電位的高 低，將高電位端作為所述采樣開關(guān)管的源極。
優(yōu)選地，所述采樣開關(guān)電路包括
第一 PMOS晶體管、第二 PMOS晶體管和第三PMOS晶體管；
所述第一 PMOS晶體管作為采樣開關(guān)管，所述第一 PMOS晶體管的源極 與輸入信號端口相連，所述第一PMOS晶體管的漏極與輸出信號端連接；
所述第二 PMOS晶體管的漏極與所述第一 PMOS晶體管的柵極連接，所 述第二 PMOS晶體管的源極與所述第三PMOS晶體管的漏極連接，所述第二 PMOS晶體管的柵極接參考地，所述第二 PMOS晶體管作為恒導(dǎo)通管，避免 所述第三PMOS晶體管因為源漏電壓高于電源電壓而擊穿；
所述第三PMOS晶體管的源極與電源電壓連接，所述第三PMOS晶體管 的柵極與時鐘控制信號連接，所述第三PMOS晶體管作為時鐘控制管，控制 所述第一PMOS晶體管的開關(guān)狀態(tài)。
優(yōu)選地，所述采樣開關(guān)電路還包括第一浮置電池結(jié)構(gòu)，用于時鐘高電位時，降低所述采樣開關(guān)管的柵極電位。
優(yōu)選地，所述第一浮置電池結(jié)構(gòu)包括 第四PMOS晶體管和第一電容；
所述第四PMOS晶體管的柵極接電源，所述第四PMOS晶體管的源極接 由時鐘自舉電路產(chǎn)生的外加信號；
所述第一電容的負(fù)極接所述第二 PMOS晶體管的漏極，所述第一電容的 正極與所述第四PMOS晶體管的漏極相連，作為浮置電池。 優(yōu)選地，所述采樣開關(guān)電路還包括
源極電壓控制電路，用于將所述采樣開關(guān)管的真正源極電壓信號接至其柵 極，實現(xiàn)所述采樣開關(guān)管柵源電壓的恒定。 優(yōu)選地，所述源極電壓控制電路包括
第五NMOS晶體管、第六PMOS晶體管、第七PMOS晶體管、第八NMOS 晶體管、第九NMOS晶體管和第二電容；
所述第六PMOS晶體管的源極接電源，所述第六PMOS晶體管的柵極接 時鐘信號，所述第二電容的正極與所述第六PMOS晶體管的漏極連接，所述 第二電容的負(fù)極與所述第九NMOS晶體管的漏極相連，所述第九NMOS晶體 管的柵極接時鐘反信號，所述第九NMOS晶體管的源極接參考地，構(gòu)成第二 浮置電池結(jié)構(gòu)；
所述第七PMOS晶體管的源極與所述第八NMOS晶體管的漏極相連，所 述第七PMOS晶體管的漏極與所述第八NMOS晶體管的源極相連，所述第七 PMOS晶體管的柵極接時鐘信號，所述第八NMOS晶體管的柵極接時鐘反信 號，構(gòu)成傳輸門結(jié)構(gòu)；
所述第五NMOS晶體管的源極與所述第一電容的正極相連，所述第五 NMOS晶體管的對冊極與所述第二電容的正極相連，所述第一PMOS晶體管的 襯底端與所述第五NMOS晶體管的漏極連接，在時鐘高電位時將源極信號傳 輸至所述采樣開關(guān)管的柵極。
優(yōu)選地，所述比較器電路包括
第十PMOS晶體管、第十一PMOS晶體管、第十二PMOS晶體管、第十 三PMOS晶體管、第十四NMOS晶體管、第十五NMOS晶體管、第十六NMOS晶體管、第十七NMOS晶體管、第四電容；
所述第十PMOS晶體管的源極與所述第十一PMOS晶體管的源極接電源， 所述第十PMOS晶體管的柵極與所述第十一 PMOS晶體管的柵極短接，所述 第十PMOS晶體管的漏極與所述第十一 PMOS晶體管的漏極短接；
所述第十二 PMOS晶體管的源極與所述第十PMOS晶體管的漏極連接， 所述第十三PMOS晶體管的源極與所述第十一 PMOS晶體管的漏極連接，所 述第十二PMOS晶體管的柵極與所述第十四NMOS晶體管的柵極連接，作為 比較器的正向輸入端，所述第十三PMOS晶體管的棚—及與所述第十五NMOS 晶體管的柵極連接，作為比較器的反向輸入端；
所述第十二 PMOS晶體管的漏極與所述第十四NMOS晶體管的漏;f及連 接，同時短接至所述第十PMOS晶體管的柵極與所述第十六NMOS晶體管的 柵極，為其提供偏置電壓，所述第十三PMOS晶體管的漏極與所述第十五 NMOS晶體管的漏極連接，作為比較器的輸出端；
所述第十四NMOS晶體管的源極接所述第十六NMOS晶體管的漏極，所 述第十五NMOS晶體管的源極接所述第十七NMOS晶體管的漏極，所述第十 六NMOS晶體管的源極與所述第十七NMOS晶體管的源極接地，所述第十六 NMOS晶體管的柵極與所述第十七NMOS晶體管的柵極短接，所述第十六 NMOS晶體管的漏極與所述第十七NMOS晶體管的漏極短接；
所述第四電容的正極與比較器輸出端連接，所述第四電容的負(fù)極接地，作 為濾波電容。
優(yōu)選地，還包括
第十八NMOS晶體管、第十九PMOS晶體管、第二十PMOS晶體管、第 二十一NMOS晶體管和第三電容；
所述第十八NMOS晶體管的源極與所述第十九PMOS晶體管的漏極接輸 入信號，所述第十八NMOS晶體管的漏極與所述第十九PMOS晶體管的源極 接所述第一 PMOS晶體管的襯底端，所述第二十NMOS晶體管的漏極與所述 第二十一PMOS晶體管的源極接輸出信號端，所述第二十PMOS晶體管的源 極與所述第二十一NMOS晶體管的漏極接所述第一PMOS晶體管的襯底端， 所述第十八NMOS晶體管的柵極與所述第二十PMOS晶體管的柵極接比較器輸出信號，所述第十九PMOS晶體管的柵極與所述第二十一NMOS晶體管柵 極接比較器輸出反信號，作為比較器觸發(fā)開關(guān)；
所述第三電容的正極與輸出端連接，所述第三電容的負(fù)極接地，作為采樣 電容，對輸出信號進(jìn)行采樣。
一種模數(shù)轉(zhuǎn)換器，包括模擬采樣開關(guān)，所述模擬采樣開關(guān)包括
采樣開關(guān)電路，所述采樣開關(guān)電路包括采樣開關(guān)管，所述采樣開關(guān)電路用 于控制所述釆樣開關(guān)管的導(dǎo)通狀態(tài)；
比較器電路，用于比較所述采樣開關(guān)管輸入信號電位與輸出信號電位的高 低，將高電位端作為所述采樣開關(guān)管的源極。
優(yōu)選地，所述采樣開關(guān)電路包括
第一 PMOS晶體管、第二 PMOS晶體管和第三PMOS晶體管；
所述第一PMOS晶體管作為采樣開關(guān)管，所述第一PMOS晶體管的源極 與輸入信號端口相連，所述第一PMOS晶體管的漏極與輸出信號端連接；
所述第二 PMOS晶體管的漏極與所述第一 PMOS晶體管的柵極連接，所 述第二 PMOS晶體管的源極與所述第三PMOS晶體管的漏極連接，所述第二 PMOS晶體管的柵極接參考地，所述第二PMOS晶體管作為恒導(dǎo)通管，避免 所述第三PMOS晶體管因為源漏電壓高于電源電壓而擊穿；
所述第三PMOS晶體管的源極與電源電壓連接，所述第三PMOS晶體管 的柵極與時鐘控制信號連接，所述第三PMOS晶體管作為時鐘控制管，控制 所述第一 PMOS晶體管的開關(guān)狀態(tài)。
優(yōu)選地，所述采樣開關(guān)電路還包括
第 一浮置電池結(jié)構(gòu)，用于時鐘高電位時，降低所述釆樣開關(guān)管的柵極電位。 優(yōu)選地，所述第一浮置電池結(jié)構(gòu)包括 第四PMOS晶體管和第一電容；
所述第四PMOS晶體管的柵極接電源，所述第四PMOS晶體管的源極接 由時鐘自舉電路產(chǎn)生的外加信號；
所述第一電容的負(fù)極接所述第二 PMOS晶體管的漏極，所述第一電容的 正極與所述第四PMOS晶體管的漏極相連，作為浮置電池。 優(yōu)選地，所述采樣開關(guān)電路還包括源極電壓控制電路，用于將所述采樣開關(guān)管的真正源極電壓信號接至其柵 極，實現(xiàn)所述采樣開關(guān)管柵源電壓的恒定。
優(yōu)選地，所述源極電壓控制電路包括
第五NMOS晶體管、第六PMOS晶體管、第七PMOS晶體管、第八NMOS 晶體管、第九NMOS晶體管和第二電容；
所述第六PMOS晶體管的源極接電源，所述第六PMOS晶體管的柵極接 時鐘信號，所述第二電容的正極與所述第六PMOS晶體管的漏極連接，所述 第二電容的負(fù)極與所述第九NMOS晶體管的漏極相連，所述第九NMOS晶體 管的柵極接時鐘反信號，所述第九NMOS晶體管的源極接參考地，構(gòu)成第二 浮置電池結(jié)構(gòu)；
所述第七PMOS晶體管的源極與所述第八NMOS晶體管的漏極相連，所 述第七PMOS晶體管的漏極與所述第八NMOS晶體管的源極相連，所述第七 PMOS晶體管的柵極接時鐘信號，所述第八NMOS晶體管的柵極接時鐘反信 號，構(gòu)成傳輸門結(jié)構(gòu)；
所述第五NMOS晶體管的源極與所述第一電容的正極相連，所述第五 NMOS晶體管的柵極與所述第二電容的正極相連，所述第一PMOS晶體管的 襯底端與所述第五NMOS晶體管的漏極連接，在時鐘高電位時將源極信號傳 輸至所述采樣開關(guān)管的柵極。
優(yōu)選地，所述比較器電路包括
第十PMOS晶體管、第十一PMOS晶體管、第十二PMOS晶體管、第十 三PMOS晶體管、第十四NMOS晶體管、第十五NMOS晶體管、第十六NMOS 晶體管、第十七NMOS晶體管、第四電容；
所述第十PMOS晶體管的源極與所述第十一 PMOS晶體管的源極接電源， 所述第十PMOS晶體管的柵極與所述第十一 PMOS晶體管的柵極短接，所述 第十PMOS晶體管的漏極與所述第十一PMOS晶體管的漏極短接；
所述第十二PMOS晶體管的源極與所述第十PMOS晶體管的漏極連接， 所述第十三PMOS晶體管的源極與所述第十一 PMOS晶體管的漏極連接，所 述第十二 PMOS晶體管的柵極與所述第十四NMOS晶體管的柵極連接，作為 比較器的正向輸入端，所述第十三PMOS晶體管的4冊極與所述第十五NMOS晶體管的柵極連接，作為比較器的反向輸入端；
所述第十二 PMOS晶體管的漏極與所述第十四NMOS晶體管的漏極連 接，同時短接至所述第十PMOS晶體管的柵極與所述第十六NMOS晶體管的 柵極，為其提供偏置電壓，所述第十三PMOS晶體管的漏極與所述第十五 NMOS晶體管的漏極連接，作為比較器的輸出端；
所述第十四NMOS晶體管的源極接所述第十六NMOS晶體管的漏極，所 述第十五NMOS晶體管的源極接所述第十七NMOS晶體管的漏極，所述第十 六NMOS晶體管的源極與所述第十七NMOS晶體管的源極接地，所述第十六 NMOS晶體管的柵極與所述第十七NMOS晶體管的柵極短接，所述第十六 NMOS晶體管的漏極與所述第十七NMOS晶體管的漏極短接；
所述第四電容的正極與比較器輸出端連接，所述第四電容的負(fù)極接地，作 為濾波電容。
優(yōu)選地，還包括
第十八NMOS晶體管、第十九PMOS晶體管、第二十PMOS晶體管、第 二十一NMOS晶體管和第三電容；
所述第十八NMOS晶體管的源極與所述第十九PMOS晶體管的漏極接輸 入信號，所述第十八NMOS晶體管的漏極與所述第十九PMOS晶體管的源極 接所述第一 PMOS晶體管的村底端，所述第二十NMOS晶體管的漏極與所述 第二十一 PMOS晶體管的源才及接輸出信號端，所述第二十PMOS晶體管的源 極與所述第二十一NMOS晶體管的漏極接所述第一PMOS晶體管的襯底端， 所述第十八NMOS晶體管的柵極與所述第二十PMOS晶體管的柵極接比較器 輸出信號，所述第十九PMOS晶體管的柵極與所述第二十一NMOS晶體管柵 極接比較器輸出反信號，作為比較器觸發(fā)開關(guān)；
所述第三電容的正極與輸出端連接，所述第三電容的負(fù)極接地，作為采樣 電容，對輸出信號進(jìn)行采樣。
本發(fā)明所述的模擬采樣開關(guān)和模數(shù)轉(zhuǎn)換器，利用比較器電路對采樣開關(guān)管 輸入信號電位與輸出信號電位的高低進(jìn)行比較，將其中高電位端作為采樣開關(guān) 管的源極，其信號分別連接到開關(guān)管的襯底和柵極，實現(xiàn)了采樣開關(guān)管柵源電 壓與閾值電壓的真正恒定，導(dǎo)通電阻與輸入信號無關(guān)，降低了開關(guān)非線性失真，提高了模擬采樣開關(guān)的線性度。


為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施 例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述 中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付 出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
圖1為本發(fā)明一種模擬采樣開關(guān)優(yōu)選實施例的組成結(jié)構(gòu)圖； 圖2為圖1中所述采樣開關(guān)電路10的具體電路原理圖； 圖3為圖1中所述比較器電路20的具體電路原理圖； 圖4為本發(fā)明模擬采樣開關(guān)優(yōu)選實施例的具體電路原理圖； 圖5為信號關(guān)系示意圖。
具體實施例方式
下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進(jìn)行清 楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是 全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造 性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
參照圖1，示出了本發(fā)明一種模擬采樣開關(guān)優(yōu)選實施例的組成結(jié)構(gòu)圖，所
述模擬釆樣開關(guān)包括
采樣開關(guān)電路IO、所述采樣開關(guān)電路10包括采樣開關(guān)管，所述采樣開關(guān)
電路IO用于控制所述采樣開關(guān)管的導(dǎo)通狀態(tài)。
所述采樣開關(guān)電路IO釆用柵壓自舉技術(shù)，用于采樣開關(guān)的狀態(tài)控制，所 述采樣開關(guān)管的柵源電壓始終等于電源電壓。
比較器電路20、用于比較所述采樣開關(guān)管輸入信號電位與輸出信號電位 的高低，將高電位端作為所述采樣開關(guān)管的源極。
所述比較器電路20采用互補偏置電路結(jié)構(gòu)，由PMOS差分對與NMOS 差分對疊加而成，其偏置電壓根據(jù)運放內(nèi)部節(jié)點提供，通過負(fù)反饋回路保持穩(wěn) 定，不受工藝參數(shù)或者運算條件變化的影響。參照圖2，示出了圖1中所述采樣開關(guān)電路10的具體電路原理圖。
所述采樣開關(guān)電路IO包括第一PMOS晶體管101、第二PMOS晶體管 102、第三PMOS晶體管103、第四PMOS晶體管104、第五NMOS晶體管105、 第六PMOS晶體管106、第七PMOS晶體管107、第八NMOS晶體管108、第 九NMOS晶體管109、第一電容C1、第二電容C2和第三電容C3。
其中，所述第一PMOS晶體管101的源極與輸入信號端口相連，所述第 一PMOS晶體管101的漏極與輸出信號端連接；所述第一PMOS晶體管101 作為采樣開關(guān)管。所述第二 PMOS晶體管102的漏極與所述第一 PMOS晶體 管101的柵極連接，所述第二 PMOS晶體管102的源極與所述第三PMOS晶 體管103的漏極連接，所述第二PMOS晶體管102的柵極接參考地；所述第 二PMOS晶體管102作為恒導(dǎo)通管，避免所述第三PMOS晶體管103因為源 漏電壓高于電源電壓而擊穿。所述第三PMOS晶體管103的源極與電源電壓 連接，所述第三PMOS晶體管103的柵極與時鐘控制信號連接，所述第三PMOS 晶體管103作為時鐘控制管，控制所述第一PMOS晶體管101的開關(guān)狀態(tài)。
所述第四PMOS晶體管104的柵極接電源，所述第四PMOS晶體管104 的源極接外加信號V,所述信號V由外界的時鐘自舉電路產(chǎn)生。所述第一電 容C1的負(fù)極接所述第二PMOS晶體管102的漏極，所述第一電容C1的正極 與所述第四PMOS晶體管104的漏極相連，作為浮置電池。所述第六PMOS 晶體管106的源極接電源，所述第六PMOS晶體管106的柵極接時鐘信號， 所述第二電容C2的正極與所述第六PMOS晶體管106的漏極連接，所述第二 電容C2的負(fù)極與所述第九NMOS晶體管109的漏極相連，所述第九NMOS 晶體管109的柵極接時鐘反信號，所述第九NMOS晶體管109的源極接參考 地，構(gòu)成第二浮置電池結(jié)構(gòu)；所述第七PMOS晶體管107的源極與所述第八 NMOS晶體管108的漏極相連，所述第七PMOS晶體管107的漏極與第八 NMOS晶體管108的源極連接，所述第七PMOS晶體管107的柵極接時鐘信 號，所述第八NMOS晶體管108的柵極接時鐘反信號，構(gòu)成傳輸門結(jié)構(gòu)(開 關(guān)結(jié)構(gòu))；所述第五NMOS晶體管105的源極與第一電容Cl正極連接，所述 第五NMOS晶體管105的柵極與第二電容C2的正極連接，所述第一 PMOS 晶體管101的襯底端與所述第五NMOS晶體管105的漏極連接，在時鐘高電位時將源極信號傳輸至采樣開關(guān)管的柵極，同時所述第三電容C3作為采樣電 容采樣輸出信號。
所述采樣開關(guān)電路IO中的第一電容C1和第二電容C2作為浮置電池，為 應(yīng)付電荷分享效應(yīng)，所述第一電容C1和所述第二電容C2都要求足夠大，優(yōu) 選值為0.5p-1.8p。同時通過縮小開關(guān)管，所述第二PMOS晶體管102，所述第 四PMOS晶體管104，所述第五NMOS晶體管105的尺寸，降低寄生電容， 但是開關(guān)管尺寸減小將直接導(dǎo)致導(dǎo)通電阻增大，開關(guān)速度降低，影響信號的采 樣，因此，精度與速度的折衷也是本發(fā)明中重點考慮的。
在本發(fā)明各實施例及附圖中，所述輸入信號用Vin表示，輸出信號用Vout 表示，時鐘信號用clk表示，時鐘反信號用^表示，電源用Vdd表示，比較 器輸出信號用Vtri表示，比較器輸出反信號用^/表示，正向輸入端用Vin+ 表示，反向輸入端用Vin-表示，接地用Gnd表示。
參照圖3，示出了圖1中所述比較器電路20的具體電路原理圖。
所述比較器電路20包括第十PMOS晶體管110、第十一 PMOS晶體管111 、 第十二 PMOS晶體管112、第十三PMOS晶體管113、第十四NMOS晶體管 114、第十五NMOS晶體管115、第十六NMOS晶體管116、第十七NMOS 晶體管117和第四電容C4。
其中，所述第十PMOS晶體管IIO的源極與所述第十一PMOS晶體管111 的源極接電源，所述第十PMOS晶體管110的柵極與所述第十一 PMOS晶體 管111的柵極短接，所述第十PMOS晶體管110的漏極與第十一 PMOS晶體 管111的漏極短接；所述第十二PMOS晶體管112的源極與所述第十PMOS 晶體管110的漏極連接，所述第十三PMOS晶體管113的源^^與所述第十一 PMOS晶體管111的漏極連接，所述第十二PMOS晶體管112的4冊極與第十四 NMOS晶體管114的柵極連接，作為比較器的正向輸入端；所述第十三PMOS 晶體管113的柵極與所述第十五NMOS晶體管115的柵極連接，作為比較器 的反向輸入端；所述第十二 PMOS晶體管112的漏極與所述第十四NMOS晶 體管114的漏極連接，同時短接至所述第十PMOS晶體管110的柵極與第十 六NMOS晶體管116的柵極，為其提供偏置；所述第十三PMOS晶體管113 的漏極與所述第十五NMOS晶體管115的漏極連接，作為比較器的輸出端。所述第十四NMOS晶體管114的源極接所述第十六NMOS晶體管116的漏極， 所述第十五NMOS晶體管115的源極接所述第十七NMOS晶體管117的漏極； 所述第十六NMOS晶體管116的源極與所述第十七NMOS晶體管117的源極 接地，所述第十六NMOS晶體管116的柵極與所述第十七NMOS晶體管117 的柵極短接，所述第十六NMOS晶體管116的漏極與所述第十七NMOS晶體 管117的漏極短接。所述第四電容C4的正極與比較器輸出端連接，所述第四 電容C4的負(fù)才及"I妄地，作為濾波電容。
進(jìn)一步，還包括，還包括第十八NMOS晶體管118、第十九PMOS晶體 管119、第二十PMOS晶體管120、第二十一NMOS晶體管121。
所述第十八NMOS晶體管118的源極與第十九PMOS晶體管119漏極接 采樣開關(guān)輸入信號，所述第十八NMOS晶體管118的漏極與第十九PMOS晶 體管119源極接所述第一 PMOS晶體管101的襯底端，所述第二十NMOS晶 體管的漏極與第二十一 PMOS晶體管源極接采樣開關(guān)輸出信號端，所述第二 十PMOS晶體管120的源極與第二十一 NMOS晶體管121漏極接所述第一 PMOS晶體管101的襯底端；所述第十八NMOS晶體管118的柵極與第二十 PMOS晶體管120柵極接比較器輸出信號，所述第十九PMOS晶體管119的 柵極與第二十一NMOS晶體管121柵極接比較器輸出反信號，作為比較器觸 發(fā)開關(guān)。
參照圖4，示出了本發(fā)明模擬采樣開關(guān)優(yōu)選實施例的具體電路原理圖。所 述模擬采樣開關(guān)的具體組成及電路連接在圖2、圖3中已經(jīng)進(jìn)行了詳細(xì)的描述， 在此不再重復(fù)，參照圖4及對圖2、圖3的描述即可。
參照圖5，本發(fā)明利用高速比較器電路20對采樣輸入與輸出信號進(jìn)行比 較，將其中高電位端作為釆樣開關(guān)管的源極，其信號分別連接到開關(guān)管的襯底 和柵極，實現(xiàn)了采樣開關(guān)管柵源電壓與閾值電壓的真正恒定，導(dǎo)通電阻與輸入 信號無關(guān)。當(dāng)時鐘信號為低電平時，所述第二 PMOS晶體與所述第三PMOS 晶體管103導(dǎo)通，將所述第一 PMOS釆樣管柵壓拉到乙，此時采樣開關(guān)管截 止，電路處于保持狀態(tài)。與此同時，所述第四PMOS晶體管104的源極電壓
自舉至2乙使得所述第四PMOS晶體管104導(dǎo)通，所述第十一 PMOS晶體管 111與所述第十三PMOS晶體管113亦開啟，所述第一電容C1和所述第二電容C2均充電到匕，作為浮置電池。此刻，雖然所述第五NMOS晶體管105 的柵壓被充電至^，但2^的源極電壓使其處于截止。當(dāng)時鐘信號跳變到高電 位，所述第二 PMOS晶體管102和所述第三PMOS晶體管103關(guān)斷，由所述 第七PMOS晶體管107與所述第八NMOS晶體管108構(gòu)成的傳輸門打開，所
述第五NMOS晶體管105的柵壓從^充至^+、，真正的源極電壓通過所述 第五NMOS晶體管105傳送到采樣開關(guān)管柵極，使開關(guān)管的柵極電壓能夠始
終以低于源極電壓一個乙的形式跟蹤變化，此時所述第一PMOS晶體管101 導(dǎo)通，所述第三電容C3采樣輸出信號。比較器在此處的主要作用是比較此刻 輸入信號與前一時刻輸出信號的大小，將信號電位較高一端作為采樣開關(guān)管真 正源極，同時觸發(fā)由所述第十八NMOS晶體管118與所述第十九PMOS晶體 管119或所述第二十PMOS晶體管120與所述第二十一NMOS晶體管121組 成的傳輸門，將真正源極的電壓傳輸至采樣管柵極與襯底端，實現(xiàn)釆樣開關(guān)管
過驅(qū)動電壓和閾值電壓的恒定。具體實現(xiàn)過程如下，若、〉^"',則^=^", ^ = r, ~=^， ~=^。若^,>^,則^-乙,，^-乙,-^， ~=^，
~=^。。此時導(dǎo)通電阻&"與輸入信號變化無關(guān)，如下式

其中，^"表示導(dǎo)通電阻，"p表示空穴遷移率，d表示柵氧化層厚度，7
表示晶體管的寬長比，^表示源電壓，^表示柵電壓， 表示柵源電壓，^表 示閾值電壓。
本發(fā)明利用比較器電路對采樣開關(guān)管輸入信號電位與輸出信號電位的高 低進(jìn)行比較，將其中高電位端作為采樣開關(guān)管的源極，其信號分別連接到開關(guān) 管的襯底和4冊極，實現(xiàn)了釆樣開關(guān)管柵源電壓與閾值電壓的真正恒定，導(dǎo)通電 阻與輸入信號無關(guān)，降低了開關(guān)非線性失真，提高了模擬采樣開關(guān)的線性度。
本發(fā)明實施例還公開了 一種模數(shù)轉(zhuǎn)換器，所述模數(shù)轉(zhuǎn)換器包括模擬釆樣開 關(guān)，所述模擬采樣開關(guān)包括
采樣開關(guān)電路，所述采樣開關(guān)電路包括采樣開關(guān)管，所述釆樣開關(guān)電路用 于控制所述采樣開關(guān)管的導(dǎo)通狀態(tài)；比較器電路，用于比較所述采樣開關(guān)管輸入信號電位與輸出信號電位的高 低，將高電位端作為所述采樣開關(guān)管的源極。
所述模擬采樣開關(guān)的具體電路原理圖及所述模擬釆樣開關(guān)的工作過程和 工作原理在前面已經(jīng)進(jìn)行了詳細(xì)描述，為了篇幅考慮，在此不再贅述。參照圖
1、圖2、圖3、圖4中相應(yīng)部分的描述即可。
以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā) 明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā) 明的保護范圍之內(nèi)。
權(quán)利要求
1.一種模擬采樣開關(guān)，其特征在于，包括采樣開關(guān)電路，所述采樣開關(guān)電路包括采樣開關(guān)管，所述采樣開關(guān)電路用于控制所述采樣開關(guān)管的導(dǎo)通狀態(tài)；比較器電路，用于比較所述采樣開關(guān)管輸入信號電位與輸出信號電位的高低，將高電位端作為所述采樣開關(guān)管的源極。
2. 根據(jù)權(quán)利要求1所述的模擬采樣開關(guān)，其特征在于，所述采樣開關(guān)電 路包括第一 PMOS晶體管、第二PMOS晶體管和第三PMOS晶體管；所述第一 PMOS晶體管作為采樣開關(guān)管，所述第一 PMOS晶體管的源招^ 與輸入信號端口相連，所述第一PMOS晶體管的漏極與輸出信號端連接；所述第二 PMOS晶體管的漏極與所述第一 PMOS晶體管的柵極連接，所 述第二 PMOS晶體管的源極與所述第三PMOS晶體管的漏極連接，所述第二 PMOS晶體管的柵極接參考地，所述第二 PMOS晶體管作為恒導(dǎo)通管，避免 所述第三PMOS晶體管因為源漏電壓高于電源電壓而擊穿；所述第三PMOS晶體管的源極與電源電壓連接，所述第三PMOS晶體管 的柵極與時鐘控制信號連接，所述第三PMOS晶體管作為時鐘控制管，控制 所述第一PMOS晶體管的開關(guān)狀態(tài)。
3. 根據(jù)權(quán)利要求2所述的模擬采樣開關(guān)，其特征在于，所述采樣開關(guān)電 路還包括第一浮置電池結(jié)構(gòu)，用于時鐘高電位時，降低所述采樣開關(guān)管的柵極電位。
4. 根據(jù)權(quán)利要求3所述的模擬采樣開關(guān)，其特征在于，所述第一浮置電 池結(jié)構(gòu)包括第四PMOS晶體管和第一電容；所述第四PMOS晶體管的柵極接電源，所述第四PMOS晶體管的源極接 由時鐘自舉電路產(chǎn)生的外加信號；所述第一電容的負(fù)極接所述第二 PMOS晶體管的漏極，所述第一電容的 正極與所述第四PMOS晶體管的漏極相連，作為浮置電池。
5. 根據(jù)權(quán)利要求4所述的模擬采樣開關(guān)，其特征在于，所述采樣開關(guān)電 路還包括源極電壓控制電路，用于將所述采樣開關(guān)管的真正源極電壓信號接至其柵 極，實現(xiàn)所述采樣開關(guān)管柵源電壓的恒定。
6. 根據(jù)權(quán)利要求5所述的模擬采樣開關(guān)，其特征在于，所述源極電壓控 制電if各包i舌第五NMOS晶體管、第六PMOS晶體管、第七PMOS晶體管、第八NMOS 晶體管、第九NMOS晶體管和第二電容；所述第六PMOS晶體管的源極接電源，所述第六PMOS晶體管的柵極接 時鐘信號，所述第二電容的正極與所述第六PMOS晶體管的漏極連接，所述 第二電容的負(fù)極與所述第九NMOS晶體管的漏極相連，所述第九NMOS晶體 管的柵極接時鐘反信號，所述第九NMOS晶體管的源極接參考地，構(gòu)成第二 浮置電池結(jié)構(gòu)；所述第七PMOS晶體管的源極與所述第八NMOS晶體管的漏極相連，所 述第七PMOS晶體管的漏極與所述第八NMOS晶體管的源極相連，所述第七 PMOS晶體管的柵極接時鐘信號，所述第八NMOS晶體管的柵極接時鐘反信 號，構(gòu)成傳輸門結(jié)構(gòu)；所述第五NMOS晶體管的源極與所述第一電容的正極相連，所述第五 NMOS晶體管的柵極與所述第二電容的正極相連，所述第一PMOS晶體管的 襯底端與所述第五NMOS晶體管的漏極連接，在時鐘高電位時將源極信號傳 輸至所述采樣開關(guān)管的^^及。
7. 根據(jù)權(quán)利要求1至6任一項所述的模擬采樣開關(guān)，其特征在于，所述 比較器電路包括第十PMOS晶體管、第十一PMOS晶體管、第十二PMOS晶體管、第十 三PMOS晶體管、第十四NMOS晶體管、第十五NMOS晶體管、第十六NMOS 晶體管、第十七NMOS晶體管、第四電容；所述第十PMOS晶體管的源極與所述第十一PMOS晶體管的源極接電源， 所述第十PMOS晶體管的柵極與所述第十一 PMOS晶體管的柵極短接，所述 第十PMOS晶體管的漏極與所述第十一PMOS晶體管的漏極短接；所述第十二 PMOS晶體管的源極與所述第十PMOS晶體管的漏極連接， 所述第十三PMOS晶體管的源極與所述第十一 PMOS晶體管的漏極連接，所 述第十二PMOS晶體管的柵極與所述第十四NMOS晶體管的柵極連接，作為 比較器的正向輸入端，所述第十三PMOS晶體管的柵極與所述第十五NMOS 晶體管的柵極連接，作為比較器的反向輸入端；所述第十二 PMOS晶體管的漏極與所述第十四NMOS晶體管的漏極連 接，同時短接至所述第十PMOS晶體管的柵極與所述第十六NMOS晶體管的 柵極，為其提供偏置電壓，所述第十三PMOS晶體管的漏極與所述第十五 NMOS晶體管的漏極連接，作為比較器的輸出端；所述第十四NMOS晶體管的源極接所述第十六NMOS晶體管的漏極，所 述第十五NMOS晶體管的源極接所述第十七NMOS晶體管的漏極，所述第十 六NMOS晶體管的源極與所述第十七NMOS晶體管的源極接地，所述第十六 NMOS晶體管的柵極與所述第十七NMOS晶體管的柵極短接，所述第十六 NMOS晶體管的漏極與所述第十七NMOS晶體管的漏極短接；所述第四電容的正極與比較器輸出端連接，所述第四電容的負(fù)極接地，作 為濾波電容。
8.根據(jù)權(quán)利要求7所述的模擬釆樣開關(guān)，其特征在于，還包括第十八NMOS晶體管、第十九PMOS晶體管、第二十PMOS晶體管、第 二十一NMOS晶體管和第三電容；所述第十八NMOS晶體管的源極與所述第十九PMOS晶體管的漏極接輸 入信號，所述第十八NMOS晶體管的漏極與所述第十九PMOS晶體管的源極 接所述第一 PMOS晶體管的襯底端，所述第二十NMOS晶體管的漏極與所述 第二十一 PMOS晶體管的源極接輸出信號端，所述第二十PMOS晶體管的源 極與所述第二十一NMOS晶體管的漏極接所述第一PMOS晶體管的襯底端， 所述第十八NMOS晶體管的柵極與所述第二十PMOS晶體管的柵極接比較器 輸出信號，所述第十九PMOS晶體管的柵極與所述第二十一NMOS晶體管柵 極接比較器輸出反信號，作為比較器觸發(fā)開關(guān)；所述第三電容的正極與輸出端連接，所述第三電容的負(fù)極接地，作為采樣 電容，對輸出信號進(jìn)行采樣。
9. 一種模數(shù)轉(zhuǎn)換器，其特征在于，包括模擬采樣開關(guān)，所述模擬采樣開 關(guān)包括采樣開關(guān)電路，所述采樣開關(guān)電路包括采樣開關(guān)管，所述采樣開關(guān)電路用 于控制所述采樣開關(guān)管的導(dǎo)通狀態(tài)；比較器電路，用于比較所述采樣開關(guān)管輸入信號電位與輸出信號電位的高 低，將高電位端作為所述采樣開關(guān)管的源極。
10. 根據(jù)權(quán)利要求9所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述采樣開關(guān)電路 包括第一 PMOS晶體管、第二 PMOS晶體管和第三PMOS晶體管；所述第一 PMOS晶體管作為采樣開關(guān)管，所述第一 PMOS晶體管的源極 與輸入信號端口相連，所述第一PMOS晶體管的漏極與輸出信號端連接；所述第二 PMOS晶體管的漏極與所述第一 PMOS晶體管的柵極連接，所 述第二 PMOS晶體管的源極與所述第三PMOS晶體管的漏極連接，所述第二 PMOS晶體管的柵極接參考地，所述第二 PMOS晶體管作為恒導(dǎo)通管，避免 所述第三PMOS晶體管因為源漏電壓高于電源電壓而擊穿；所述第三PMOS晶體管的源極與電源電壓連接，所述第三PMOS晶體管 的柵極與時鐘控制信號連接，所述第三PMOS晶體管作為時鐘控制管，控制 所述第一PMOS晶體管的開關(guān)狀態(tài)。
11. 根據(jù)權(quán)利要求10所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述采樣開關(guān)電 路還包括第 一浮置電池結(jié)構(gòu)，用于時鐘高電位時，降低所述采樣開關(guān)管的棚-極電位。
12. 根據(jù)權(quán)利要求11所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述第一浮置電 池結(jié)構(gòu)包括第四PMOS晶體管和第一電容；所迷第四PMOS晶體管的柵極接電源，所述第四PMOS晶體管的源極接 由時鐘自舉電路產(chǎn)生的外加信號；所述第一電容的負(fù)極接所述第二 PMOS晶體管的漏極，所述第一電容的 正極與所述第四PMOS晶體管的漏極相連，作為浮置電池。
13. 根據(jù)權(quán)利要求12所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述采樣開關(guān)電路還包括源極電壓控制電路，用于將所述采樣開關(guān)管的真正源極電壓信號接至其柵 極，實現(xiàn)所述采樣開關(guān)管柵源電壓的恒定。
14. 根據(jù)權(quán)利要求13所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述源極電壓控 制電路包4舌第五NMOS晶體管、第六PMOS晶體管、第七PMOS晶體管、第八NMOS 晶體管、第九NMOS晶體管和第二電容；所述第六PMOS晶體管的源極接電源，所述第六PMOS晶體管的柵極接 時鐘信號，所述第二電容的正極與所述第六PMOS晶體管的漏極連接，所述 第二電容的負(fù)極與所述第九NMOS晶體管的漏極相連，所述第九NMOS晶體 管的柵極接時鐘反信號，所述第九NMOS晶體管的源極接參考地，構(gòu)成第二 浮置電池結(jié)構(gòu)；所述第七PMOS晶體管的源極與所述第八NMOS晶體管的漏極相連，所 述第七PMOS晶體管的漏極與所述第八NMOS晶體管的源極相連，所述第七 PMOS晶體管的柵極接時鐘信號，所述第八NMOS晶體管的柵極接時鐘反信 號，構(gòu)成傳輸門結(jié)構(gòu)；所述第五NMOS晶體管的源極與所述第一電容的正極相連，所述第五 NMOS晶體管的柵極與所述第二電容的正極相連，所述第一PMOS晶體管的 襯底端與所述第五NMOS晶體管的漏極連接，在時鐘高電位時將源極信號傳 輸至所述釆樣開關(guān)管的柵極。
15. 根據(jù)權(quán)利要求9至14任一項所述的模數(shù)轉(zhuǎn)換器，其特征在于，所述 比較器電路包括第十PMOS晶體管、第十一PMOS晶體管、第十二PMOS晶體管、第十 三PMOS晶體管、第十四NMOS晶體管、第十五NMOS晶體管、第十六NMOS 晶體管、第十七NMOS晶體管、第四電容；所述第十PMOS晶體管的源極與所述第十一PMOS晶體管的源極接電源， 所述第十PMOS晶體管的柵極與所述第十一 PMOS晶體管的柵極短接，所述 第十PMOS晶體管的漏極與所述第十一 PMOS晶體管的漏極短接；所述第十二PMOS晶體管的源極與所述第十PMOS晶體管的漏極連沖妄，所述第十三PMOS晶體管的源極與所述第H"— PMOS晶體管的漏極連接，所 述第十二 PMOS晶體管的柵極與所述第十四NMOS晶體管的柵極連接，作為 比較器的正向輸入端，所述第十三PMOS晶體管的柵極與所述第十五NMOS 晶體管的柵極連接，作為比較器的反向輸入端；所述第十二 PMOS晶體管的漏極與所述第十四NMOS晶體管的漏極連 接，同時短接至所述第十PMOS晶體管的柵極與所述第十六NMOS晶體管的 柵極，為其提供偏置電壓，所述第十三PMOS晶體管的漏極與所述第十五 NMOS晶體管的漏極連接，作為比較器的輸出端；所述第十四NMOS晶體管的源極接所述第十六NMOS晶體管的漏極，所 述第十五NMOS晶體管的源極接所述第十七NMOS晶體管的漏極，所述第十 六NMOS晶體管的源極與所述第十七NMOS晶體管的源極接地，所述第十六 NMOS晶體管的柵極與所述第十七NMOS晶體管的柵極短接，所述第十六 NMOS晶體管的漏極與所述第十七NMOS晶體管的漏極短接；所述第四電容的正極與比較器輸出端連接，所述第四電容的負(fù)極接地，作 為濾波電容。
16.根據(jù)權(quán)利要求15所述的模數(shù)轉(zhuǎn)換器，其特征在于，還包括第十八NMOS晶體管、第十九PMOS晶體管、第二十PMOS晶體管、第 二十一NMOS晶體管和第三電容；所述第十八NMOS晶體管的源極與所述第十九PMOS晶體管的漏極接輸 入信號，所述第十八NMOS晶體管的漏極與所述第十九PMOS晶體管的源極 接所述第一PMOS晶體管的襯底端，所述第二十NMOS晶體管的漏極與所述 第二十一PMOS晶體管的源極接輸出信號端，所述第二十PMOS晶體管的源 極與所述第二十一NMOS晶體管的漏極接所述第一PMOS晶體管的襯底端， 所述第十八NMOS晶體管的柵極與所述第二十PMOS晶體管的柵極接比較器 輸出信號，所述第十九PMOS晶體管的柵極與所述第二十一NMOS晶體管柵 極接比較器輸出反信號，作為比較器觸發(fā)開關(guān)；所述第三電容的正極與輸出端連接，所述第三電容的負(fù)極接地，作為釆樣 電容，對輸出信號進(jìn)行采樣。
全文摘要
本發(fā)明公開了一種模擬采樣開關(guān)以及采用所述模擬采樣開關(guān)的模數(shù)轉(zhuǎn)換器，所述模擬采樣開關(guān)包括采樣開關(guān)電路，所述采樣開關(guān)電路包括采樣開關(guān)管，所述采樣開關(guān)電路用于控制所述采樣開關(guān)管的導(dǎo)通狀態(tài)；比較器電路，用于比較所述采樣開關(guān)管輸入信號電位與輸出信號電位的高低，將高電位端作為所述采樣開關(guān)管的源極。本發(fā)明的模擬采樣開關(guān)及模數(shù)轉(zhuǎn)換器，能夠跟蹤開關(guān)管的源極，消除了開關(guān)導(dǎo)通電阻與輸入信號的非線性關(guān)系，提高了整個采樣開關(guān)的線性度，滿足高速、高精度的采樣保持電路的需要。
文檔編號H03M1/06GK101562453SQ20081022739
公開日2009年10月21日 申請日期2008年11月27日 優(yōu)先權(quán)日2008年11月27日
發(fā)明者朱樟明, 李婭妮, 楊銀堂, 錢利波 申請人:西安電子科技大學(xué)