專利名稱：：準循環(huán)移位低密度校驗碼的數(shù)據(jù)存儲與預編碼器的制作方法
技術領域：
：本發(fā)明屬于通信領域，涉及編碼技術，具體地說是一種可實現(xiàn)快速編碼的低密度校驗LDPC碼編碼器的部件。
背景技術：
：在現(xiàn)代數(shù)字通信系統(tǒng)中，為保證各種數(shù)據(jù)能夠可靠、有效地傳輸，往往要利用糾錯編碼技術。近年來，隨著無線數(shù)字通信的發(fā)展及各種高速率數(shù)據(jù)業(yè)務的出現(xiàn)，研究并利用糾錯編碼技術就顯得越來越重要。理論研究表明低密度校驗碼LDPC長碼的性能超過Turbo碼，已接近香農限，同時具有線性譯碼復雜度，適用于高速數(shù)據(jù)傳輸。LDPC碼從理論研究逐漸步入實際應用的發(fā)展過程中，LDPC碼的編碼復雜度及其造成的編碼時延，成為制約LDPC碼在高速數(shù)據(jù)業(yè)務中應用的一個關鍵因素。在現(xiàn)有LDPC碼的編碼過程中，如果直接采用信息比特與生成矩陣相乘的方法，則編碼復雜度為o("2)，這種復雜度在中長碼時，會造成很大的編碼時延。目前通常有兩種解決方法，一種是采用具有下三角結構的稀疏校驗矩陣直接編碼，其復雜度為o(");另一種是采用具有準循環(huán)特性的LDPC碼，即其校驗矩陣由0陣和單位陣的循環(huán)移位矩陣構成，該類LDPC碼的生成矩陣和校驗矩陣的代數(shù)結構特性有利于采用大規(guī)模集成電路實現(xiàn)編譯碼器，從而提高編碼效率。IEEE.802.16e標準中的LDPC碼選用了具有準循環(huán)特性的結構，且給出了三種編碼方法串行編碼、并行編碼和小矩陣相乘編碼。串行編碼器的結構比較簡單，但是編碼效率比較低，很難應用于高速數(shù)據(jù)傳輸系統(tǒng)中；全并行編碼方案可以有效提高編碼速度，但是硬件復雜度高，占用存儲空間大，實現(xiàn)比較困難；小矩陣相乘的并行編碼器，可有效的提高編碼速度，在分解的矩陣塊比較小時，實現(xiàn)復雜度比較低，但其編碼復雜度仍隨矩陣階數(shù)的增加呈指數(shù)增長，且對分塊大小和碼長都有一定的限制。可見，上述編碼器均存在復雜度高，編碼時延大的問題。
發(fā)明內容本發(fā)明的目的是提供一種基于準循環(huán)移位低密度校驗碼的數(shù)據(jù)存儲與預編碼器，以解決上述編碼器復雜度高，編碼時延大的問題，實現(xiàn)快速編碼。為實現(xiàn)上述目的，本發(fā)明提供的數(shù)據(jù)存儲與預編碼器包括-數(shù)據(jù)存儲單元，用于存儲數(shù)據(jù)信息，它設有一個信息比特輸入端口、一個狀態(tài)選擇輸入端口、一個信息比特輸出端口和一個數(shù)據(jù)輸出端口；預編碼單元，用于對所存儲數(shù)據(jù)信息進行預編碼操作，并產生預編碼比特，它設有一個數(shù)據(jù)輸入端口和一個預編碼比特輸出端口；該數(shù)據(jù)存儲單元的數(shù)據(jù)輸出端口與所述的預編碼單元的數(shù)據(jù)輸入端口相連。上述數(shù)據(jù)存儲與預編碼器，其中所述的數(shù)據(jù)存儲單元由A個長度為z的并聯(lián)雙態(tài)移位寄存器組成，每個雙態(tài)移位寄存器設有一個狀態(tài)選擇輸入端口、一個信息比特輸入端口和一個信息比特輸出端口，先>1，z>l。上述的數(shù)據(jù)存儲與預編碼器，其中所述的預編碼單元由m個并聯(lián)模二加法器構成，每個模二加法器設有一個預編碼比特輸出端口和n個數(shù)據(jù)輸入端口，n的取值與低密度校驗碼的校驗矩陣中對應行的第1列至第A列的非負值個數(shù)相等，w>l。上述數(shù)據(jù)存儲與預編碼器，其中所述的每個雙態(tài)移位寄存器由一個二選一選擇器和z個D觸發(fā)器依次連接構成，每個二選一選擇器的第一數(shù)據(jù)輸入端口1作為整個數(shù)據(jù)存儲單元的信息比特輸入端口，第二數(shù)據(jù)輸入端口2與其對應的雙態(tài)移位寄存器中的第0個D觸發(fā)器相連，每個二選一選擇器的輸出端口4與其對應的雙態(tài)移位寄存器中的第z-l個D觸發(fā)器相連，z>l。上述數(shù)據(jù)存儲與預編碼器，其特征在于每個雙態(tài)移位寄存器中的第O個D觸發(fā)器引出一條輸出線，所有A:條輸出線上的輸出構成數(shù)據(jù)存儲與預編碼器輸出的;t個信息比特。上述數(shù)據(jù)存儲與預編碼器，其中每個模二加法器的輸出端口引出一條輸出線，所有w條輸出線上的輸出構成數(shù)據(jù)存儲與預編碼器產生的w個預編碼比特。本發(fā)明由于采用數(shù)據(jù)存儲單元和預編碼單元，分別產生信息比特和預編碼比特，因而降低了編碼時延；同時由于數(shù)據(jù)存儲單元采用了雙態(tài)移位寄存器，因而與傳統(tǒng)編碼器采用的桶形移位寄存器相比，具有更低的編碼復雜度。圖1是本發(fā)明的原理框圖2是本發(fā)明的結構示意圖3是本發(fā)明針對碼長2304，碼率為1/2的LDPC碼的實施例電路圖。具體實施例方式參照圖1，本發(fā)明的數(shù)據(jù)存儲與預編碼器主要由數(shù)據(jù)存儲單元和預編碼單元構成，其中數(shù)據(jù)存儲單元用于存儲數(shù)據(jù)信息，它設有一個信息比特輸入端口、一個狀態(tài)選擇輸入端口、一個信息比特輸出端口和一個數(shù)據(jù)輸出端口；預編碼單元用于對所存儲數(shù)據(jù)信息進行預編碼操作，并產生預編碼比特，它設有一個數(shù)據(jù)輸入端口和一個預編碼比特輸出端口。數(shù)據(jù)存儲單元的信息比特輸出端口作為整個數(shù)據(jù)存儲與預編碼器的信息位輸出端口，數(shù)據(jù)輸出端口與所述的預編碼單元的數(shù)據(jù)輸入端口相連；預編碼單元的預編碼輸出端口作為整個數(shù)據(jù)存儲與預編碼器的預編碼輸出端口。參照圖2，所述的數(shù)據(jù)存儲單元由A個長度為z的并聯(lián)雙態(tài)移位寄存器組成，每個雙態(tài)移位寄存器設有一個狀態(tài)選擇輸入端口、一個信息比特輸入端口和一個信息比特輸出端口。每個雙態(tài)移位寄存器由一個二選一選擇器和z個D觸發(fā)器依次連接構成，每個二選一選擇器的第一數(shù)據(jù)輸入端口1作為整個數(shù)據(jù)存儲單元的信息比特輸入端口，第二數(shù)據(jù)輸入端口2與其對應的雙態(tài)移位寄存器中的第0個D觸發(fā)器相連，每個二選一選擇器的輸出端口4與其對應的雙態(tài)移位寄存器中的第z-l個D觸發(fā)器相連。每個雙態(tài)移位寄存器中的第0個D觸發(fā)器引出一條輸出線，所有&條輸出線上的輸出構成數(shù)據(jù)存儲與預編碼器輸出的A個信息比特，A>1，z>l。所述的預編碼單元由m個并聯(lián)模二加法器構成，每個模二加法器設有一個預編碼比特輸出端口和n個數(shù)據(jù)輸入端口，n的取值與低密度校驗碼校驗矩陣的對應行中第1列至第&列的非負值個數(shù)相等。每個模二加法器的輸出端口引出一條輸出線，所有w條輸出線上的輸出構成數(shù)據(jù)存儲與預編碼器產生的m個預編碼比特，"〉l,m>l。上述數(shù)據(jù)存儲單元和預編碼單元的連接關系為:數(shù)據(jù)存儲單元的數(shù)據(jù)輸出端口與所述的預編碼單元的數(shù)據(jù)輸入端口相連，即將A個并聯(lián)雙態(tài)移位寄存器中的D觸發(fā)器與預編碼單元中m個并聯(lián)模二加法器的數(shù)據(jù)輸入端口根據(jù)校驗矩陣中的第1列至第/fc列的非負值的大小和位置進行連接。當校驗矩陣中第/列有《個非負值，且該《個非負值的取值分別為/,.,,,/,.,2,，/,",依次位于校驗矩陣的/p/2，…，^行時，則從第i個雙態(tài)移位寄存器中的第/,，,，",…,/^個D觸發(fā)器各引出一條輸出線，并將這些輸出線依次與第H…，^個模二加法器進行連接，其中/=1,.."&，0〈/,，/2，…，^〈TW,(X/,"/,,^",/^,<z-l,*>1，z>l，附>1，具體連接關系如圖3所示。參照圖3，本發(fā)明給出了IEEE802.16e中碼長為2304，碼率為1/2的LDPC碼的數(shù)據(jù)存儲與預編碼器的電路結構，該LDPC碼的校驗矩陣如表1所示。本實施例中，利用表1所示LDPC碼校驗矩陣的第1列至第12列構成數(shù)據(jù)存儲與預編碼器的電路結構。該數(shù)據(jù)存儲與預編碼器由一個數(shù)據(jù)存儲單元和一個預編碼單元組成，該數(shù)據(jù)存儲單元由^=12個長度為^=96的雙態(tài)移位寄存器構成，每個雙態(tài)移位寄存器由一個二選一選擇器和z=96個D觸發(fā)器依次連接構成，每個雙態(tài)移位寄存器有一個信息比特輸入端口；該預編碼單元由》7=12個模二加法器構成，用于對所存儲數(shù)據(jù)信息進行預編碼操作，并產生預編碼比特。表1.IEEE802.16e中碼長為2304,碼率為1/2的LDPC碼校驗矩陣<table>tableseeoriginaldocumentpage7</column></row><table>從數(shù)據(jù)存儲單元的信息比特輸入端口輸入的12個信息比特，并行送入與其對應的雙態(tài)移位寄存器1至雙態(tài)移位寄存器)fc=12中的第95個D觸發(fā)器中，即第i個信息比特送入雙態(tài)移位寄存器Z中的第95個D觸發(fā)器，/=1，2，"*，12。從數(shù)據(jù)存儲單元中的12個雙態(tài)移位寄存器中的第0個D觸發(fā)器各引出一條輸出線，這些輸出線的輸出構成整個數(shù)據(jù)存儲與預編碼器的12個信息比特輸出。所有w-12個模二加法器的輸出構成整個數(shù)據(jù)存儲與預編碼器的12個預編碼比特輸出。數(shù)據(jù)存儲單元中的雙態(tài)移位寄存器與預編碼單元中的模二加法器之間的連接關系由表1所示LDPC碼校驗矩陣的第1列至第12列確定，具體連接關系為LDPC碼校驗矩陣中的第1列有3個非負值，且該3個非負值的取值分別為61、12和43，依次位于校驗矩陣的第4、第9和第12行，則從雙態(tài)移位寄存器1中的第61、第12和第43個Z)觸發(fā)器各引出一條輸出線，且第61個D觸發(fā)器的引出的輸出線與第4個模二加法器24相連，第12個D觸發(fā)器引出的輸出線與第9個模二加法器S9相連，第43個D觸發(fā)器引出的輸出線與第12個模二加法器2:12相連。LDPC碼校驗矩陣中的第2列有3個非負值，且該3個非負值的取值分別為94、27和ll,依次位于校驗矩陣的第l、第2和第8行，則從雙態(tài)移位寄存器2中的第94、第27和第11個Z)觸發(fā)器各引出一條輸出線，且第94個D觸發(fā)器引出的輸出線與第l個模二加法器S!相連，第27個D觸發(fā)器引出的輸出線與第2個模二加法器i:2相連，第ll個D觸發(fā)器引出的輸出線與第8個模二加法器S8相連。LDPC碼校驗矩陣中的第3列有6個非負值，且該6個非負值的取值分別為73、47、39、95、73和7，依次位于校驗矩陣的第1、第4、第5、第7、第8和第11行，則從雙態(tài)移位寄存器3中的第73、第47、第39、第95、第73和第7個D觸發(fā)器各引出一條輸出線，且第73個D觸發(fā)器引出的輸出線與第1個模二加法器A相連，第47個D觸發(fā)器引出的輸出線與第4個模二加法器^相連，第39個D觸發(fā)器引出的輸出線與第5個模二加法器&相連，第95個D觸發(fā)器引出的輸出線與第7個模二加法器i:7相連，第73個D觸發(fā)器引出的輸出線與第8個模二加法器Ss相連，第7個D觸發(fā)器引出的輸出線與第ll個模二加法器Sn相連。LDPC碼校驗矩陣中的第4列有3個非負值，且該3個非負值的取值分別為24、53和65，依次位于校驗矩陣的第3、第7和第11行，則從雙態(tài)移位寄存器4中的第24、第53和第65個D觸發(fā)器各引出一條輸出線，且第24個D觸發(fā)器引出的輸出線與第3個模二加法器&相連，第53個D觸發(fā)器引出的輸出線與第7個模二加法器&相連，第65個D觸發(fā)器引出的輸出線與第ll個模二加法器Su相連。LDPC碼校驗矩陣中的第5列有3個非負值，且該3個非負值的取值分別為22、46和83，依次位于校驗矩陣的第3、第6和第9行，則從雙態(tài)移位寄存器5中的第22、第46和第83個"觸發(fā)器各引出一條輸出線，且第22個D觸發(fā)器引出的輸出線與第3個模二加法器S;相連，第46個D觸發(fā)器引出的輸出線與第6個模二加法器26相連，第83個D觸發(fā)器引出的輸出線與第9個模二加法器；相連。LDPC碼校驗矩陣中的第6列有6個非負值，且該6個非負值的取值分別為22、91、40、24、94和66，依次位于校驗矩陣的第2、第3、第6、第9、第10和第12行，則從雙態(tài)移位寄存器6中的第22、第91、第40、第24、第94和第66個D觸發(fā)器各引出一條輸出線，且第22個D觸發(fā)器引出的輸出線與第2個模二加法器S2相連，第91個D觸發(fā)器引出的輸出線與第3個模二加法器23相連，第40個D觸發(fā)器引出的輸出線與第6個模二加法器26相連，第24個D觸發(fā)器引出的輸出線與第9個模二加法器；相連，第94個D觸發(fā)器引出的輸出線與第10個模二加法器^。相連，第66個D觸發(fā)器引出的輸出線與第12個模二加法器1;12相連。LDPC碼校驗矩陣中的第7列有3個非負值，且該3個非負值的取值分別為79、84和2，依次位于校驗矩陣的第2、第5和第8行，則從雙態(tài)移位寄存器7中的第79、第84和第2個￡>觸發(fā)器各引出一條輸出線，且第79個D觸發(fā)器引出的輸出線與第2個模二加法器22相連，第84個D觸發(fā)器引出的輸出線與第5個模二加法器&相連，第2個D觸發(fā)器引出的輸出線與第8個模二加法器；相連。LDPC碼校驗矩陣中第8列有6個非負值，且該6個非負值的取值分別為9、33、82、43、59和41，依次位于校驗矩陣的第2、第3、第6、第9、第10和第12行，則從雙態(tài)移位寄存器8中的第9、第33、第82、第43、第59和第41個Z)觸發(fā)器各引出一條輸出線，且第9個D觸發(fā)器引出的輸出線與第2個模二加法器S2相連，第33個D觸發(fā)器引出的輸出線與第3個模二加法器23相連，第82個D觸發(fā)器引出的輸出線與第6個模二加法器&相連，第43個D觸發(fā)器引出的輸出線與第9個模二加法器i:9相連，第59個D觸發(fā)器引出的輸出線與第10個模二加法器4。相連，第41個D觸發(fā)器引出的輸出線與第12個模二加法器2:12相連。LDPC碼校驗矩陣中第9列有3個非負值，且該3個非負值的取值分別為55、65和39，依次位于校驗矩陣的第l、第4和第11行，則從雙態(tài)移位寄存器9中的第55、第65和第39個D觸發(fā)器各引出一條輸出線，且第55個D觸發(fā)器引出的輸出線與第1個模二加法器S,相連，第65個D觸發(fā)器引出的輸出線與第4個模二加法器S4相連，第39個D觸發(fā)器引出的輸出線與第11個模二加法器2u相連。LDPC碼校驗矩陣中的第10列有6個非負值，且該6個非負值的取值分別為83、25、41、14、47和49，依次位于校驗矩陣的第l、第4、第5、第7、第8和第11行，則從雙態(tài)移位寄存器10中的第83、第25、第41、第14、第47和第49個D觸發(fā)器各引出一條輸出線，且第83個D觸發(fā)器引出的輸出線與第1個模二加法器2,相連，第25個D觸發(fā)器引出的輸出線與第4個模二加法器；相連，第41個D觸發(fā)器引出的輸出線與第5個模二加法器25相連，第14個D觸發(fā)器引出的輸出線與第7個模二加法器5:7相連，第47個D觸發(fā)器引出的輸出線與第8個模二加法器；相連，第49個D觸發(fā)器引出的輸出線與第11個模二加法器Su相連。LDPC碼校驗矩陣中的第11列有3個非負值，且該3個非負值的取值分別為72、18和70,依次位于校驗矩陣的第5、第7和第10行，則從雙態(tài)移位寄存器ll中的第72、第18和第70個￡>觸發(fā)器各引出一條輸出線，且第72個D觸發(fā)器引出的輸出線與第5個模二加法器2:5相連，第18個D觸發(fā)器引出的輸出線與第7個模二加法器&相連，第70個D觸發(fā)器引出的輸出線與第10個模二加法器A。相連。LDPC碼校驗矩陣中的第12列有6個非負值，且該6個非負值的取值分別為12、0、79、51、72和26，依次位于校驗矩陣的第2、第3、第6、第9、第10和第12行，則從雙態(tài)移位寄存器12中的第12、第0、第79、第51、第72和第26個Z)觸發(fā)器各引出一條輸出線，且第12個D觸發(fā)器引出的輸出線與第2個模二加法器&相連，第O個D觸發(fā)器引出的輸出線與第3個模二加法器23相連，第79個D觸發(fā)器引出的輸出線與第6個模二加法器26相連，且第51個D觸發(fā)器引出的輸出線與第9個模二加法器29相連，第72個D觸發(fā)器引出的輸出線與第10個模二加法器&。相連，第26個D觸發(fā)器的引出的輸出線與第12個模二加法器212相連。所述的數(shù)據(jù)存儲與預編碼器有兩個工作狀態(tài)，即存儲狀態(tài)和運算狀態(tài)，數(shù)據(jù)存儲與預編碼器的工作原理如下數(shù)據(jù)存儲與預編碼器開始工作時，首先處于存儲狀態(tài)，其中的12個雙態(tài)移位寄存器執(zhí)行普通的算術移位操作，將要做預編碼的A:=12信息比特數(shù)據(jù)并行移入與其對應的雙態(tài)移位寄存器中的第95個D觸發(fā)器中，并將上一次做預編碼的&信息比特原始數(shù)據(jù)從雙態(tài)移位寄存器中的第O個D觸發(fā)器中移出。經過z-96個時鐘后，數(shù)據(jù)存儲與預編碼器中的^=12個雙態(tài)移位寄存器中就存儲了Axz=12x96比特數(shù)據(jù)，并將上次的Axz=12x96比特數(shù)據(jù)全部移出。所有Axz-12x96比特數(shù)據(jù)全部移入雙態(tài)移位寄存器后，數(shù)據(jù)存儲與預編碼器就變?yōu)檫\算狀態(tài)，其中的雙態(tài)移位寄存器執(zhí)行循環(huán)移位操作，用于將存儲在雙態(tài)移位寄存器中的數(shù)據(jù)進行逐比特循環(huán)移位，并按照上述的雙態(tài)移位寄存器與模二加法器之間的連接關系，進行預編碼。經過z-96個時鐘，數(shù)據(jù)存儲與預編碼器中的雙態(tài)移位寄存器回到初始狀態(tài)，同時所有m-12個模二加法器共產生了zxw-96xl2比特的預編碼數(shù)據(jù)。上述存儲狀態(tài)和運算狀態(tài)交替出現(xiàn)。權利要求1.一種準循環(huán)移位低密度校驗碼的數(shù)據(jù)存儲與預編碼器，包括數(shù)據(jù)存儲單元，用于存儲數(shù)據(jù)信息，它設有一個信息比特輸入端口、一個狀態(tài)選擇輸入端口、一個信息比特輸出端口和一個數(shù)據(jù)輸出端口；預編碼單元，用于對所存儲數(shù)據(jù)信息進行預編碼操作，并產生預編碼比特，它設有一個數(shù)據(jù)輸入端口和一個預編碼比特輸出端口；所述的數(shù)據(jù)存儲單元的數(shù)據(jù)輸出端口與所述的預編碼單元的數(shù)據(jù)輸入端口相連。2.根據(jù)權利要求1所述的數(shù)據(jù)存儲與預編碼器，其特征在于所述的數(shù)據(jù)存儲單元由^個長度為Z的并聯(lián)雙態(tài)移位寄存器組成，每個雙態(tài)移位寄存器設有一個狀態(tài)選擇輸入端口、一個信息比特輸入端口和一個信息比特輸出端口，A>1，Z>1。3.根據(jù)權利要求1所述的數(shù)據(jù)存儲與預編碼器，其特征在于所述的預編碼單元由m個并聯(lián)模二加法器構成，每個模二加法器設有一個預編碼比特輸出端口和W個數(shù)據(jù)輸入端口，W的取值與低密度校驗碼的校驗矩陣中對應行的第1列至第A列的非負值個數(shù)相等，附>1。4.根據(jù)權利要求2所述的數(shù)據(jù)存儲與預編碼器，其特征在于所述的每個雙態(tài)移位寄存器由一個二選一選擇器和z個D觸發(fā)器依次連接構成，每個二選一選擇器的第一數(shù)據(jù)輸入端口(l)作為整個數(shù)據(jù)存儲單元的信息比特輸入端口，第二數(shù)據(jù)輸入端口(2)與其對應的雙態(tài)移位寄存器中的第0個D觸發(fā)器相連，每個二選一選擇器的輸出端口與其對應的雙態(tài)移位寄存器中的第z-l個D觸發(fā)器相連，z>l。5.根據(jù)權利要求2所述的數(shù)據(jù)存儲與預編碼器，其特征在于每個雙態(tài)移位寄存器中的第0個D觸發(fā)器引出一條輸出線，所有A條輸出線上的輸出構成數(shù)據(jù)存儲與預編碼器輸出的A個信息比特。6.根據(jù)權利要求3所述的數(shù)據(jù)存儲與預編碼器，其特征在于每個模二加法器的輸出端口引出一條輸出線，所有m條輸出線上的輸出構成數(shù)據(jù)存儲與預編碼器產生的m個預編碼比特。7.根據(jù)權利要求1所述的、數(shù)據(jù)存儲與預編碼器，其特征在于所述的數(shù)據(jù)存儲單元的數(shù)據(jù)輸出端口與所述的預編碼單元的數(shù)據(jù)輸入端口相連，是將&個雙態(tài)移位寄存器中的D觸發(fā)器與預編碼單元中W個模二加法器的數(shù)據(jù)輸入端口根據(jù)校驗矩陣中的第1列至第A:列的非負值的大小和位置進行連接。8.根據(jù)權利要求7所述的數(shù)據(jù)存儲與預編碼器，其特征在于A:個雙態(tài)移位寄存器中的D觸發(fā)器與m個模二加法器根據(jù)校驗矩陣中第1列至第A:列的非負值的大小和位置進行連接，具體關系為，當校驗矩陣中第/列有《個非負值，且該c/,個非負值的取值分別為/,，p"，…，/w，依次位于校驗矩陣的/^2，…,^行時，則從第/個雙態(tài)移位寄存器中的第仏,/,、2，…，/w個D觸發(fā)器各引出一條輸出線，并將這些輸出線依次與第H…,&個模二加法器進行連接，其中/=1，""A;,0</p/2,"-，^<w，0</u,/u，，/,rf,<z-l,A;>1，z>l,'w>l。全文摘要本發(fā)明公開了一種準循環(huán)移位低密度校驗碼的數(shù)據(jù)存儲與預編碼器，它涉及編碼器件，主要解決現(xiàn)有編碼器復雜度高和編碼時延大的問題。整個器件包括數(shù)據(jù)存儲單元和預編碼單元，該數(shù)據(jù)存儲單元由k個長度為z的并聯(lián)雙態(tài)移位寄存器組成，它設有一個信息比特輸入端口、一個狀態(tài)選擇輸入端口、一個信息比特輸出端口和一個數(shù)據(jù)輸出端口；該預編碼單元由m個并聯(lián)模二加法器構成，它設有一個數(shù)據(jù)輸入端口和一個預編碼比特輸出端口。該數(shù)據(jù)存儲單元的數(shù)據(jù)輸出端口與預編碼單元的數(shù)據(jù)輸入端口相連，數(shù)據(jù)存儲單元用于存儲數(shù)據(jù)信息，預編碼單元用于對所存儲數(shù)據(jù)信息進行預編碼操作，產生預編碼比特。本發(fā)明具有結構簡單，編碼效率高的優(yōu)點，用于作為LDPC編碼器的器件。文檔編號H03M13/00GK101409563SQ200810232399公開日2009年4月15日申請日期2008年11月25日優(yōu)先權日2008年11月25日發(fā)明者劉景偉,穎李,郭旭東,卓馬申請人:西安電子科技大學