專利名稱：：可編程邏輯器件下載線的制作方法
技術領域：
：本發(fā)明涉及一種下載線，特別涉及一種可編程邏輯器件下載線。技術背景在數(shù)字電子系統(tǒng)領域，存在三種基本的器件類型存儲器、微處理器和邏輯器件。存儲器用來存儲隨機信息，如數(shù)據(jù)表或數(shù)據(jù)庫的內容。微處理器執(zhí)行軟件指令來完成范圍廣泛的任務，如運行字處理程序或視頻游戲。邏輯器件提供特定的功能，包括器件與器件間的接口、數(shù)據(jù)通信、信號處理、數(shù)據(jù)顯示、時序和控制操作，以及系統(tǒng)運行所需要的所有其它功能邏輯器件可分類兩大類固定邏輯器件和可編程邏輯器件。固定邏輯器件中的電路是永久性的，它們完成一種或一組功能，一旦制造完成，就無法改變，而可編程邏輯器件(ProgrammableLogicDevice,PLD)是能夠為客戶提供范圍廣泛的多種邏輯能力、特性、速度和電壓特性的標準成品部件，而且此類器件可在任何時間改變，從而完成許多種不同的功能。對于固定邏輯器件，根據(jù)器件復雜性的不同，從設計、原型到最終生產所需要的時間可從數(shù)月至一年多不等。而且，如果器件工作不合適，或者如果應用要求發(fā)生了變化，那么就必須開發(fā)全新的設計。設計和驗證固定邏輯的前期工作需要大量的"非重發(fā)性工程成本"(NRE)，即在固定邏輯器件最終從芯片制造廠制造出來以前客戶需要投入的所有成本。這些成本包括工程資源、昂貴的軟件設計工具、用來制造芯片不同金屬層的昂貴光刻掩模組，以及初始原型器件的生產成本。對于可編程邏輯器件，設計人員可利用價格低廉的軟件工具快速開發(fā)、仿真和測試其設計。然后，可快速將設計編程到器件中，并立即在實際運行的電路中對設計進行測試。原型中使用的PLD器件與正式生產最終設備(如網(wǎng)絡路由器、DSL調制解調器、DVD播放器、或汽車導航系統(tǒng))時所使用的PLD完全相同。這樣就沒有了NRE成本，最終的設計也比采用定制固定邏輯器件時完成得更快。采用PLD的另一個關鍵優(yōu)點是在設計階段中客戶可根據(jù)需要修改電路，直到對設計工作感到滿意為止。這是因為PLD基于可重寫的存儲器技術的重要改變設計，只需要簡單地對器件進行重新編程。一旦設計完成，客戶可立即投入生產，只需要利用最終軟件設計文件簡單地編程所需要數(shù)量的PLD就可以了?？删幊踢壿嬈骷膬煞N主要類型是現(xiàn)場可編程門陣列(FieldProgrammableGateArray,FPGA)和復雜可編程邏輯器件(ComplexProgrammableLogicDevice,CPLD)。在這兩類可編程邏輯器件中，F(xiàn)PGA提供了最高的邏輯密度、最豐富的特性和最高的性能。與之相比，CPLD提供的邏輯資源少得多，但是，CPLD提供了非常好的可預測性，因此對于關鍵的控制應用非常理想?，F(xiàn)有的可編程邏輯器件在進行燒錄時，需通過下載線將一計算機的并行接口(25針打印機接口)與可編程邏輯器件的燒錄接口(JointTestActionGroup,JTAG接口)連接，以對可編程邏輯器件進行在線燒錄。然而，現(xiàn)有的可編程邏輯器件廠商(例如Xilinx、Altera、Lattica及Atmel公司)所生產的可編程邏輯器件的規(guī)格均不相同，(例如Xilinx公司的CPLD和FPGA采用并行接口的第2到4針及第13針進行數(shù)據(jù)傳輸，而Altera公司的CPLD和FPGA采用并行接口的第2、3、8及11針進行數(shù)據(jù)傳輸)，因此在使用某一公司的可編程邏輯器件時必須使用該公司提供的下載線才能進行數(shù)據(jù)燒錄，不同公司的下載線不能兼容其它公司的可編程邏輯器件，因此在電子產品的設計、制造及測試過程中造成很多不便，不但影響工作效率，而且增加成本。
發(fā)明內容鑒于以上內容，有必要提供一種可編程邏輯器件下載線，使其兼容多個不同公司的可編程邏輯器件規(guī)格，以滿足多種不同規(guī)格的可編程邏輯器件的燒錄需要。一種可編程邏輯器件下載線，包括一并行接口及一用于連接可編程邏輯器件的燒錄接口，所述并行接口和燒錄接口之間連接一邏輯控制電路，所述邏輯控制電路包括一第一組和一第二組傳輸通道及分別對應控制所述第一組和第二組傳輸通道導通與否的第一和第二開關組，所述第一組和第二組傳輸通道導通時分別將所述并行接口的針腳與所述燒錄接口的針腳以不同的對應方式導通。上述可編程邏輯器件下載線根據(jù)不同公司的可編程邏輯器件規(guī)格以提供一組對應的傳輸通道將所述并行接口與所述燒錄接口連接，使所述可編程邏輯器件下載線可滿足多種不同規(guī)格的可編程邏輯器件的燒錄需要。下面結合附圖及較佳實施方式對本發(fā)明作進一步詳細描述圖l是本發(fā)明可編程邏輯器件下載線第一實施方式的電路圖。圖2是本發(fā)明可編程邏輯器件下載線第二實施方式的電路圖。圖3是本發(fā)明可編程邏輯器件下載線第三實施方式的電路圖。具體實施方式參考圖l，本發(fā)明可編程邏輯器件下載線的第一實施方式包括一用來與一計算機連接的并行接口Jll、一用來與CPLD或FPGA連接的燒錄接口J12及一邏輯控制電路。所述邏輯控制電路包括五個NM0S晶體管Q11-Q15、兩開關S11和S12、兩二極管D11和D12以及一單片機U1。在本較佳實施方式中，所述并行接口J11為25針打印機接口，所述燒錄接口J12為10針JTAG接口，所述單片機U1為SN74LVC16244A型單片機，其設有48根引腳，其引腳定義如表一所示。<table>tableseeoriginaldocumentpage7</column></row><table>所述并行接口J11的第2針與所述單片機U1的引腳1A1和2A3連接，第3針與所述單片機U1的引腳1A3和2A2連接，第4針與所述單片機U1的引腳1A2連接，第6針與所述NMOS晶體管Q14的源極連接，第8針與所述單片機U1的引腳2A1及所述NMOS晶體管Q13的源極連接，第10針連接所述二極管D12的陽極，第11針與所述單片機U1的引腳2Y4及二極管D11的陽極連接，第12針連接所述NMOS晶體管Q13的漏極，第13針與所述單片機U1的引腳lY4連接，第20和25針接地。所述NMOS晶體管Q11的漏極連接所述二極管D11的陰極，源極連接所述NMOS晶體管Q13的源極，柵極連接一3.3V電源；所述NM0S晶體管Q12的漏極連接所述3.3V電源，源極接地，柵極連接所述3.3V電源并經所述開關S11接地；所述NM0S晶體管Q13的柵極連接所述3.3V電源；所述NM0S晶體管Q14的漏極連接所述二極管D12的陰極，柵極連接所述3.3V電源；所述NMOS晶體管Q15的漏極連接所述3.3V電源，源極接地，柵極連接所述3.3V電源并通過所述開關S12接地，所述NM0S晶體管Q15的柵極還與所述單片機U1的引腳2G連接；所述開關S11和S12與所述3.3V電源之間分別對應連接一電阻R11和一電阻R12，以避免所述開關S11和S12閉合后將所述3.3V電源直接接地。所述單片機U1的電源引腳VCC均與所述3.3V電源連接，接地引腳GND均接地，所述單片機U1的引腳1A4和2A4與所述燒錄接口J12的第3針連接，引腳1Y1和2Y1與所述燒錄接口J12的第9針連接，引腳1Y2和2Y2與所述燒錄接口J12的第5針連接，引腳1Y3和2Y3與所述燒錄接口J12的第l針連接，所述燒錄接口J12的第4針連接所述3.3V電源，第2和10針接地。當所述開關S11閉合S12打開時，所述NM0S晶體管Q12和Q14截止，所述NMOS晶體管Qll、Q13和Q15導通，所述單片機U1的引腳1G通過所述開關S11接地，此時所述單片機U1的引腳1G作為使能端使所述單片機U1的第一組傳輸通道開啟，使引腳1A1、1A2、1A3及1A4分別與引腳1Y1、1Y2、1Y3及1Y4對應導通，因此所述并行接口Jl1的第2、4、3和13針分別與所述燒錄接口J12的第9、5、l和3針對應導通，此時所述可編程邏輯器件下載線可用來對Xilinx公司的CPLD和FPGA進行燒錄。當所述開關S11打開S12閉合時，所述NM0S晶體管Q12和Q14導通，所述NMOS晶體管Qll、Q13和Q15截止，所述單片機U1的引腳2G通過所述開關S12接地，此時所述單片機U1的引腳2G作為使能端使所述單片機U1的第二組傳輸通道開啟，使引腳2A1、2A2、2A3及2A4分別與引腳2Y1、2Y2、2Y3及2Y4對應導通，因此所述并行接口Jl1的第8、3、2和1l針分別與所述燒錄接口J12的第9、5、l和3針對應導通，此時所述可編程邏輯器件下載線可用來對Altera公司的CPLD和FPGA進行燒錄。在本實施方式中，所述二極管D11和D12分別用來隔絕NM0S晶體管Q11和Q14截止時內部寄生二極管產生的干擾，所述NM0S晶體管Q11-Q15僅作為電子開關使用，也可以其它電子開關予以替換。因此，本實施方式提供的可編程邏輯器件下載線可兼容Xilinx及Altera公司的可編程邏輯器件規(guī)格，通過選擇性閉合所述開關S11或S12，即可分別對Xilinx及Altera公司的可編程邏輯器件進行數(shù)據(jù)傳輸。參考圖2，本發(fā)明可編程邏輯器件下載線的第二實施方式包括一用來與一計算機連接的并行接口J21、一用來與CPLD或FPGA連接的燒錄接口J22及一邏輯控制電路。所述邏輯控制電路包括八個NMOS晶體管Q21-Q28、三個開關S21-S23、三個二極管D21-D23以及一單片機U2。本實施方式中各元件的限定與第一實施方式中相同，所述并行接口J21、燒錄接口J22、NMOS晶體管Q21-Q25、二極管D21和D22、單片機U2以及開關S21和S22的連接關系與第一實施方式中所述并行接口Jll、燒錄接口J12、NM0S晶體管Q11-Q15、二極管D11和D12、單片機U1以及開關S11和S12的連接關系相同，不再贅述。本實施方式與第一實施方式的區(qū)別在于所述并行接口J21的第2針還與所述單片機U2的引腳3A1連接，第3針還與所述單片機U2的引腳3A2連接，第4針還與所述單片機U2的引腳3A38連接，第8針還與所述二極管D23的陰極連接，第10針還與所述單片機U2的引腳3Y4連接，第12針還連接所述NM0S晶體管Q26的漏極，第13針還連接所述NM0S晶體管Q28的漏極。所述NM0S晶體管Q26和Q28的源極均與所述二極管D23的陽極連接，所述NM0S晶體管Q26和Q28的柵極均與所述NM0S晶體管Q27的漏極連接，所述NM0S晶體管Q27的漏極連接所述3.3V電源，所述NM0S晶體管Q27的柵極連接所述3.3V電源及所述單片機U2的引腳3G并通過所述開關S23接地，所述麗0S晶體管Q27的源極接地，所述單片機U2的引腳3A4、3Y1、3Y2和3Y3分別與所述燒錄接口J22的第3、9、l和5針對應連接；所述開關S21-S23與所述3.3V電源之間分別對應連接電阻R21-R23，以避免所述開關S21-S23閉合后將所述3.3V電源直接接地。當所述開關S21閉合S22和S23打開時，所述NM0S晶體管Q22、Q24、Q26及Q28截止，所述NM0S晶體管Q21、Q23、Q25及Q27導通，所述單片機U2的引腳1G通過所述開關S21接地，此時所述單片機U2的引腳1G作為使能端使所述單片機U2的第一組傳輸通道開啟，使引腳1A1、1A2、1A3及1A4分別與引腳1Y1、1Y2、1Y3及1Y4對應導通，因此所述并行接口J21的第2、4、3和13針分別與所述燒錄接口J22的第9、5、l和3針對應導通，此時所述可編程邏輯器件下載線可用來對Xi1inx公司的CPLD和FPGA進行燒錄。當所述開關S21和S23打開而S22閉合時，所述NMOS晶體管Q22、Q24和Q27導通，所述NMOS晶體管Q21、Q23、Q25、Q26和Q28截止，所述單片機U2的引腳2G通過所述開關J22接地，此時所述單片機U2的引腳2G作為使能端使所述單片機U2的第二組傳輸通道開啟使引腳2A1、2A2、2A3及2A4分別與引腳2Y1、2Y2、2Y3及2Y4對應導通，因此所述并行接口J21的第8、3、2和11針分別與所述燒錄接口J22的第9、5、l和3針對應導通，此時所述可編程邏輯器件下載線可用來對Altera公司的CPLD和FPGA進行燒錄。當所述開關S21和S22打開而S23閉合時，所述NMOS晶體管Q22、Q25、Q26和Q28導通，所述NMOS晶體管Q21、Q23、Q24和Q27截止，所述單片機U2的引腳3G通過所述開關S23接地，此時所述單片機U2的引腳3G作為使能端使所述單片機U2的第三組傳輸通道開啟，使引腳3A1、3A2、3A3及3A4分別與引腳3Y1、3Y2、3Y3及3Y4對應導通，因此所述并行接口J21的第2、3、4及10針分別與所述燒錄接口J22的第9、1、5及3針對應導通，此時所述可編程邏輯器件下載線可用來對Lattice公司的CPLD和FPGA進行燒錄。因此，本實施方式提供的可編程邏輯器件下載線可兼容Xilinx、Altera及Lattice公司的可編程邏輯器件規(guī)格，通過選擇性閉合所述開關S21、S22或S23，即可分別對Xilinx、Altera及Lattice公司的可編程邏輯器件進行數(shù)據(jù)傳輸。參考圖3，本發(fā)明可編程邏輯器件下載線的第三實施方式包括一用來與一計算機連接的并行接口J31、一用來與CPLD或FPGA連接的燒錄接口J32及一邏輯控制電路。所述邏輯控制電路包括十個NM0S晶體管Q31-Q40、四個開關S31-S34、四個二極管D31-D34以及一單片機U3。本實施方式中各元件的限定與第二實施方式中相同，所述并行接口J31、燒錄接口J32、NM0S晶體管Q31-Q38、二極管D31-D33、單片機U3以及開關S31-S33的連接關系與第二實施方式中所述并行接口J21、燒錄接口J22、NM0S晶體管Q21-Q28、二極管D21-D23、單片機U2以及開關S21-S23的連接關系相同，不再贅述。本實施方式與第二實施方式的區(qū)別在于所述并行接口J31的第1針與所述單片機U3的引腳4A2連接，第2針還與所述單片機U3的引腳4A1連接，第9針連接所述二極管D34的陰極，第10針還與所述單片機U3的引腳4Y4連接，第11針還連接所述NM0S晶體管Q39的漏極，第17針與所述單片機U3的弓1腳4A3連接，所述麗OS晶體管Q39的源極連接所述二極管D34的陽極，所述NM0S晶體管Q39的柵極和Q40的漏極均與所述3.3V電源連接并通過所述開關S34接地，所述麗0S晶體管Q40的源極接地，柵極與所述單片機U3的引腳4G并通過所述開關S34接地，所述單片機U4的引腳4A4、4Y1、4Y2和4Y3分別與所述燒錄接口J22的第3、9、l和5針對應連接；所述開關S31-S34與所述3.3V電源之間分別對應連接電阻R31-R34，以避免所述開關S31-S34閉合后將所述3.3V電源直接接地。當所述開關S31閉合S32-S34打開時，所述NMOS晶體管Q32、Q34、Q36、Q38及Q39截止，所述NMOS晶體管Q31、Q33、Q35、Q37及Q40導通，所述單片機U3的引腳1G通過所述開關S31接地，此時所述單片機U3的引腳1G作為使能端使所述單片機U3的第一組傳輸通道開啟，使引腳1A1、1A2、1A3及1A4分別與引腳1Y1、1Y2、1Y3及1Y4對應導通，因此所述并行接口J31的第2、4、3和13針分別與所述燒錄接口J32的第9、5、l和3針對應導通，此時所述可編程邏輯器件下載線可用來對Xilinx公司的CPLD和FPGA進行燒錄。當所述開關S31、S33和S34打開而S32閉合時，所述NMOS晶體管Q32、Q34、Q37及Q40導通，所述NMOS晶體管Q31、Q33、Q35、Q36、Q38及Q39截止，所述單片機U3的引腳2G通過所述開關S32接地，此時所述單片機U3的引腳2G作為使能端使所述單片機U3的第二組傳輸通道開啟，使引腳2A1、2A2、2A3及2A4分別與引腳2Y1、2Y2、2Y3及2Y4對應導通，因此所述并行接口J31的第8、3、2和11針分別與所述燒錄接口J32的第9、5、l和3針對應導通，此時所述可編程邏輯器件下載線可用來對Altera公司的CPLD和FPGA進行燒錄。當所述開關S31、S32和S34打開而S33閉合時，所述NMOS晶體管Q32、Q35、Q36、Q38及Q40導通，所述NMOS晶體管Q31、Q33、Q34、Q37及Q39截止，所述單片機U3的引腳3G通過所述開關S33接地，此時所述單片機U3的引腳3G作為使能端使所述單片機U3的第三組傳輸通道開啟，使引腳3A1、3A2、3A3及3A4分別與引腳3Y1、3Y2、3Y3及3Y4對應導通，因此所述并行接口J31的第2、4、3及10針分別與所述燒錄接口J32的第9、5、l及3針對應導通，此時所述可編程邏輯器件下載線可用來對Lattice公司的CPLD和FPGA進行燒錄。當所述開關S31-S33打開而S34閉合時，所述NM0S晶體管Q33、Q35、Q37及Q39導通，所述NM0S晶體管Q31、Q32、Q34、Q36、Q38及Q40截止，所述單片機U3的引腳4G通過所述開關J34接地，此時所述單片機U3的弓1腳4G作為使能端使所述單片機U3的第四組傳輸通道開啟使引腳4A1、4A2、4A3及4A4分別與引腳4Y1、4Y2、4Y3及4Y4對應導通，因此所述并行接口J31的第2、1、17及10針分別與所述燒錄接口J32的第9、1、5及3針對應導通，此時所述可編程邏輯器件下載線可用來對Atmel公司的CPLD和FPGA進行燒錄。因此，本實施方式提供的可編程邏輯器件下載線可兼容Xilinx、Altera、Lattice及Atmel公司的可編程邏輯器件規(guī)格，通過選擇性閉合所述開關S31、S32、S33或S34，即可分別對Xilinx、Altera、Lattice及Atmel公司的可編程邏輯器件進行數(shù)據(jù)傳輸。此外，本領域技術人員根據(jù)以上實施方式所揭示之電路，對其進行簡單刪減或組合，即可獲得其它兼容方式的可編程邏輯器件下載線，例如對第三實施方式的電路進行刪減可獲得兼都ilinx及Lattice、Altera及Lattice、Altera及Lattice、Altera及Atmel以及兼容Lattice及Atmel等僅兼容兩種規(guī)格的可編程邏輯器件下載線，以及兼容Xilinx、Altera及Atmel、兼容Xilinx、Lattice及Atmel以及兼容Altera、Lattice及Atmel等可兼容三禾中規(guī)格的可編程邏輯器件下載線。在本實施方式中，上述第一至第四組傳輸通道形成于所述單片機，作為本發(fā)明的其它實施方式，所述第一至第四組傳輸通道也可形成于其它電子元件，例如晶閘管等電子開關。權利要求1.一種可編程邏輯器件下載線，包括一并行接口及一用于連接可編程邏輯器件的燒錄接口，其特征在于所述并行接口和燒錄接口之間連接一邏輯控制電路，所述邏輯控制電路包括一第一組和一第二組傳輸通道及分別對應控制所述第一組和第二組傳輸通道導通與否的第一和第二開關組，所述第一組和第二組傳輸通道導通時分別將所述并行接口的針腳與所述燒錄接口的針腳以不同的對應方式導通。2.如權利要求l所述的可編程邏輯器件下載線，其特征在于所述并行接口為25針打印機接口，所述燒錄接口為IO針JTAG接口。3.如權利要求2所述的可編程邏輯器件下載線，其特征在于所述邏輯控制電路的第一組傳輸通道導通時將所述并行接口的第2、4、3和13針分別與所述燒錄接口的第9、5、l和3針對應導通，其第二組傳輸通道導通時將所述并行接口的第8、3、2和11針分別與所述燒錄接口的第9、5、l和3針對應導通。4.如權利要求3所述的可編程邏輯器件下載線，其特征在于所述第一和第二組傳輸通道形成于一單片機，所述第一開關組包括第一至第三NMOS晶體管、一第一二極管及一第一開關，所述第二開關組包括第四至第五NMOS晶體管、一第二二極管及一第二開關，所述單片機包括第一和第二使能端、第一至第八輸入引腳及第一至第八輸出引腳，所述第一至第四輸入引腳在所述第一使能端控制下分別與所述第一至第四輸出引腳導通形成所述第一組傳輸通道，所述第五至第八輸入引腳在所述第二使能端控制下分別與所述第五至第八輸出引腳導通形成所述第二組傳輸通道，所述并行接口的第2針與所述單片機的第一和第七輸入引腳連接，第3針與所述單片機的第三和第六輸入引腳連接，第4針與所述單片機的第二輸入引腳連接，第6針與所述第四麗0S晶體管的源極連接，第8針與所述單片機的第五輸入引腳及所述第三NMOS晶體管的源極連接，第10針連接所述第二二極管的陽極，第ll針與所述單片機的第八輸出引腳及第一二極管的陽極連接，第12針連接所述第三NMOS晶體管的漏極，第13針與所述單片機的第四輸出引腳連接，所述第一NMOS晶體管的漏極連接所述第一二極管的陰極，源極連接所述第三NMOS晶體管的源極，柵極連接一電源，所述第二NMOS晶體管的漏極連接所述電源，源極接地，柵極連接所述電源并經所述第一開關接地，所述第三NMOS晶體管的柵極連接所述電源，所述第四NMOS晶體管的漏極連接所述第二二極管的陰極，柵極連接所述電源，所述第五NMOS晶體管的漏極連接所述電源，源極接地，柵極連接所述電源并通過所述第二開關接地，所述第五NMOS晶體管的柵極還與所述單片機的第二使能端連接，所述單片機的第4和第8輸入引腳與所述燒錄接口的第3針連接，第一和第五輸出引腳與所述燒錄接口的第9針連接，第二和第六輸出引腳與所述燒錄接口的第5針連接，第三和第七輸出引腳與所述燒錄接口的第l針連接，所述第一和第二開關與所述電源之間分別對應連接一第一電阻和一第二電阻。5.如權利要求4所述的可編程邏輯器件下載線，其特征在于所述邏輯控制電路還包括一第三組傳輸通道及一控制所述第三組傳輸通道導通與否的第三開關組，所述第三組傳輸通道導通時將所述并行接口的第2、4、3和10針分別與所述燒錄接口的第9、5、l和3針對應導通。6.如權利要求5所述的可編程邏輯器件下載線，其特征在于所述第三組傳輸通道形成于所述單片機，所述第三開關組包括第六至第八NMOS晶體管、一第三二極管及一第三開關，所述單片機還包括第九至第十二輸入引腳、第九至第十二輸出引腳及一第三使能端，所述第九至第十二輸入引腳在所述第三使能端控制下分別與所述第九至第十二輸出引腳導通形成所述第三組傳輸通道，所述并行接口的第2針還與所述單片機的第九輸入引腳連接，第3針還與所述單片機的第十輸入引腳連接，第4針還與所述單片機的第十一輸入引腳連接，第8針還與所述第三二極管的陰極連接，第10針還與所述單片機的第十二輸出引腳連接，第12針還連接所述第六NM0S晶體管的漏極，第13針還連接所述第八NMOS晶體管的漏極，所述第六和第八NMOS晶體管的源極均與所述第三二極管的陽極連接，所述第六和第八NMOS晶體管的柵極均與所述第七NMOS晶體管的漏極連接，所述第七NMOS晶體管的漏極連接所述電源，所述第七NMOS晶體管的柵極連接所述電源及所述單片機的第三使能端并通過所述第三開關接地，所述第七NMOS晶體管的源極接地，所述單片機的第十二輸入引腳及第九至十一輸出引腳分別與所述燒錄接口的第3、9、l和5針對應連接，所述第三開關與所述電源之間連接一第三電阻。7.如權利要求6所述的可編程邏輯器件下載線，其特征在于所述邏輯控制電路還包括一第四組傳輸通道及一控制所述第四組傳輸通道導通與否的第四開關組，所述第四組傳輸通道導通時將所述并行接口的第2、1、17和10針分別與所述燒錄接口的第9、1、5和3針對應導通。8.如權利要求7所述的可編程邏輯器件下載線，其特征在于所述第四組傳輸通道形成于所述單片機，所述第四開關組包括第九和第十NMOS晶體管、一第四二極管及一第四開關，所述單片機還包括第十三至第十六輸入引腳、第十三至第十六輸出引腳及一第四使能端，所述第十三至第十六輸入引腳在所述第四使能端控制下分別與所述第十三至第十六輸出引腳導通形成所述第四組傳輸通道，所述并行接口的第l針與所述單片機的第十四輸入引腳連接，第2針還與所述單片機的第十三輸入引腳連接，第9針連接所述第四二極管的陰極，第10針還與所述單片機的第十六輸出引腳連接，第11針還連接所述第九NM0S晶體管的漏極，第17針與所述單片機的第十五輸入引腳連接，所述第九NMOS晶體管的源極連接所述第四二極管的陽極，所述第九NM0S晶體管的柵極和第十NMOS晶體管的漏極均與所述電源連接并通過所述第四開關接地，所述第十NMOS晶體管的源極接地，柵極與所述單片機的第四使能端連接并通過所述第四開關接地，所述單片機的第十六輸入及第十三至十五輸出引腳分別與所述燒錄接口的第3、9、l和5針對應連接，所述第四開關與所述電源之間連接一第四電阻9.如權利要求2所述的可編程邏輯器件下載線，其特征在于所述邏輯控制電路的第一組傳輸通道導通時將所述并行接口的第2、4、3和13針分別與所述燒錄接口的第9、5、l和3針對應導通，其第二組傳輸通道導通時將所述并行接口的第2、4、3和10針分別與所述燒錄接口的第9、5、l和3針對應導通。10.如權利要求9所述的可編程邏輯器件下載線，其特征在于所述邏輯控制電路還包括一第三組傳輸通道及一控制所述第三組傳輸通道導通與否的第三開關組，所述第三組傳輸通道導通時將所述并行接口的第2、1、17和10針分別與所述燒錄接口的第9、1、5和3針對應導通。全文摘要一種可編程邏輯器件下載線，包括一并行接口及一用于連接可編程邏輯器件的燒錄接口，所述并行接口和燒錄接口之間連接一邏輯控制電路，所述邏輯控制電路包括一第一組和一第二組傳輸通道及分別對應控制所述第一組和第二組傳輸通道導通與否的第一和第二開關組，所述第一組和第二組傳輸通道導通時分別將所述并行接口的針腳與所述燒錄接口的針腳以不同的對應方式導通。上述可編程邏輯器件下載線根據(jù)不同公司的可編程邏輯器件規(guī)格以提供一組對應的傳輸通道將所述并行接口與所述燒錄接口連接，使所述可編程邏輯器件下載線可滿足多種不同規(guī)格的可編程邏輯器件的燒錄需要。文檔編號H03K17/687GK101540604SQ20081030066公開日2009年9月23日申請日期2008年3月21日優(yōu)先權日2008年3月21日發(fā)明者張衛(wèi)民,曾德均,潘建純,袁廣東,黃種棋申請人:鴻富錦精密工業(yè)(深圳)有限公司;鴻海精密工業(yè)股份有限公司