專利名稱：用于微處理器的鎖相回路的動態(tài)頻率定標(biāo)的方法及設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體來說涉及用于對微處理器進行時鐘計時的鎖相回路領(lǐng)域，且明確地 說，涉及用于微處理器的鎖相回路的動態(tài)頻率定標(biāo)的方法及設(shè)備。
背景技術(shù)：
微處理器可在各種各樣的應(yīng)用中執(zhí)行計算任務(wù)。幾乎始終期望改進的處理器性 能，以允許通過軟件改變而實現(xiàn)更快的操作及/或增加的功能性。在許多嵌入式應(yīng)用(例 如便攜式電子裝置)中，節(jié)約功率也是處理器設(shè)計及實施方案中的重要目標(biāo)。
許多現(xiàn)代處理器采用動態(tài)電壓及頻率定標(biāo)技術(shù)，所述技術(shù)包含依據(jù)處理需求改變 處理器的操作頻率及電壓電平以節(jié)省能量消耗。當(dāng)處理器一直以較慢時鐘計時頻率運 行時，可利用較低的操作電壓來為電路充電，從而導(dǎo)致較低的功率利用。
一種用于改變頻率的常規(guī)技術(shù)包含可編程鎖相回路(PLL)，所述回路從操作中止 時以一個頻率運行，在PLL中止時經(jīng)重新編程以便以不同頻率操作，且以新的所需頻 率重新啟動。此方法可在不同操作頻率之間引起大電流波動，此導(dǎo)致對利用更為強健 的電源的需要。所述方法還可導(dǎo)致在操作的重新編程及重新啟動階段期間由PLL輸出 驅(qū)動的處理器停止操作達多個循環(huán)。
PLL含有頻率可為電壓控制或電流控制的振蕩器。振蕩器經(jīng)設(shè)計以在所設(shè)計的操 作頻率范圍內(nèi)操作。舉例來說， 一個振蕩器可經(jīng)設(shè)計以在400Mhz與800Mhz之間操 作，而另一振蕩器可經(jīng)設(shè)計以在800 Mhz與1200 Mhz之間操作。如果欲設(shè)計在400 Mhz 與1200 Mhz之間的范圍中操作的振蕩器，則存在性能折衷。振蕩器的操作范圍寬度 與其負(fù)抖動特性成正比。因此，對于特定振蕩器，其操作范圍越大，其對應(yīng)抖動特性 即越強。因此，需要在寬廣的頻率范圍內(nèi)產(chǎn)生具有低抖動特性的變化的時鐘頻率。

發(fā)明內(nèi)容
在一個方面中，揭示一種采用多個振蕩器復(fù)合體的鎖相回路。所述鎖相回路包含 時鐘輸出及可操作以產(chǎn)生輸出信號的多個振蕩器復(fù)合體。所述鎖相回路進一步包含經(jīng) 配置以將所述多個振蕩器復(fù)合體中的一者的輸出信號選擇性地耦合到所述時鐘輸出的 控制邏輯。
在另一方面中，鎖相回路包含用于接收參考信號的輸入、時鐘輸出以及用于將信 號在相位上與參考信號鎖定在一起的反饋路徑。所述鎖相回路進一步包含可操作以產(chǎn)
5生輸出信號且單獨地耦合到所述反饋路徑及所述時鐘輸出的多個振蕩器復(fù)合體。所述 鎖相回路還包含經(jīng)配置以將所述多個振蕩器復(fù)合體中的第一者的輸出信號選擇性地耦 合到所述時鐘輸出的控制邏輯。
在另一方面中，揭示一種改變鎖相回路的輸出的頻率的方法。在此方法中，輸入 所述鎖相回路的輸出信號應(yīng)以其操作的所需頻率。從所述鎖相回路的反饋路徑去耦振 蕩器復(fù)合體。調(diào)節(jié)對所述經(jīng)去耦振蕩器復(fù)合體的控制以產(chǎn)生信號作為所述鎖相回路的 輸出。.將所述振蕩器復(fù)合體耦合到所述反饋路徑以在所述信號具有處于所述所需頻率 的范圍內(nèi)的頻率時以將所述信號在相位上與參考信號鎖定在一起。在此方法中，將第 一振蕩器復(fù)合體耦合到所述鎖相回路的輸出。然后，從所述鎖相回路的反饋路徑去耦 所述第一振蕩器復(fù)合體。輸入所述鎖相回路的輸出信號應(yīng)以其操作的所需頻率。將第 二振蕩器復(fù)合體通電。以數(shù)字方式控制所述第二振蕩器復(fù)合體以產(chǎn)生處于含有所述所 需頻率的頻率范圍中的信號。從所述鎖相回路的所述輸出去耦所述第一振蕩器復(fù)合體。
將所述第二振蕩器復(fù)合體耦合到所述鎖相回路的所述輸出。
應(yīng)理解，依據(jù)以下詳細說明，所屬領(lǐng)域的技術(shù)人員將易于明了其它實施例，其中 各種實施例均以圖解說明的方式加以顯示及描述。應(yīng)認(rèn)識到，本發(fā)明可為其它及不同 的實施例，且可在各種其它方面修改本發(fā)明的數(shù)個細節(jié)，此均不背離本發(fā)明的教示。 因此，應(yīng)將圖式及詳細說明視為具有說明性質(zhì)而非限制性。


圖l是處理器的功能框圖。
圖2是圖1中所圖解說明的鎖相回路的第一實施例。 圖3是圖2中所圖解說明的振蕩器復(fù)合體的替代實施例。 圖4是圖1的鎖相回路的實例性輸出信號隨時間的曲線圖。 圖5是圖1中所圖解說明的鎖相回路的第二實施例，其將兩個振蕩器選擇性地耦 合到反饋及輸出路徑。
圖6是圖解說明鎖相回路的簡單轉(zhuǎn)換操作的實例性輸出信號的曲線圖。
圖7是圖解說明鎖相回路的跳躍操作的實例性輸出信號的曲線圖。
圖8是圖1中所圖解說明的鎖相回路的第三實施例。
圖9是圖解說明鎖相回路的鎖定轉(zhuǎn)換操作的實例性輸出信號的曲線圖。
圖10是圖解說明鎖相回路的復(fù)雜轉(zhuǎn)換操作的實例性輸出信號的曲線圖。
圖11是圖解說明用于改變鎖相回路的輸出的頻率的簡單轉(zhuǎn)換方法的流程圖。
圖12是圖解說明用于改變鎖相回路的輸出的頻率的跳躍方法的流程圖。
圖13是圖解說明用于改變鎖相回路的輸出的頻率的鎖定轉(zhuǎn)換方法的流程圖。
圖14是圖解說明改變鎖相回路的輸出的頻率的復(fù)雜轉(zhuǎn)換方法的流程圖。
具體實施例方式
圖1描繪其中可采用不同實施例的實例性處理器100的功能框圖。處理器100可 用于有線裝置(例如基站、個人計算機(PC)及類似裝置)及無線裝置(例如移動電話、
膝上型計算機、個人數(shù)字助理、袖珍型計算機及類似裝置)中。處理器100包含鎖
相回路(PLL)140、處理器邏輯130、調(diào)制解調(diào)器120、存儲器110及輸入/輸出(I/0)電 路150。調(diào)制解調(diào)器120接收經(jīng)調(diào)制的信號并將其轉(zhuǎn)變?yōu)榛鶐盘?。存儲?10存儲 用于處理器邏輯130的數(shù)據(jù)及指令。處理器邏輯130執(zhí)行存儲于存儲器110中的指令 并將數(shù)據(jù)及控制信息發(fā)送到I/0電路150。 1/O電路150包含與顯示器、音頻裝置及類 似裝置介接的電路。處理器邏輯130經(jīng)由總線系統(tǒng)160與調(diào)制解調(diào)器120、存儲器110 及I/O電路150通信。
PLL 140接收參考時鐘信號145。參考時鐘信號145可由處理器100外部的振蕩 晶體提供。PLL 140產(chǎn)生頻率為所述參考信號的倍數(shù)的時鐘信號148以觸發(fā)同步裝置， 例如處理器邏輯130、調(diào)制解調(diào)器120、存儲器110、 I/O電路150及總線系統(tǒng)160。 PLL 140是可編程的且可依據(jù)處理需求或影響處理器100的環(huán)境因素自動地改變時鐘 信號148的頻率。將結(jié)合對圖2-10的論述進一步描述PLL 140。
所屬領(lǐng)域的技術(shù)人員應(yīng)認(rèn)識到，可對處理器100做出眾多變化。舉例來說，可能 存在用以單獨地控制所述處理器中包含總線系統(tǒng)160在內(nèi)的各種元件的一個以上鎖相 回路。另外，可從特定實施例中省略處理器100中所描繪的一個或一個以上功能塊。 可駐留在處理器100的組件內(nèi)的其它功能塊與所述揭示內(nèi)容無密切聯(lián)系且為清晰起見 而將其省略。舉例來說，處理器邏輯130可包含多級管線、翻譯后備緩沖器、數(shù)據(jù)高 速緩沖存儲器及類似裝置。
圖2是圖1中所圖解說明的鎖相回路的第一實施例。PLL 200包含相位檢測器/ 比較器210、電荷泵215、低通濾波器220、除法器230、控制邏輯260、振蕩器復(fù)合 體240A-240B及無干擾多路復(fù)用器250。振蕩器復(fù)合體240A-240B包含振蕩器 248A-240B，且將所述振蕩器的輸出頻率大致調(diào)節(jié)為在選定的頻率范圍內(nèi)。為簡明起 見，本文僅詳細地描述振蕩器復(fù)合體240A，但振蕩器復(fù)合體240B可適當(dāng)?shù)仡愃魄也?用類似組件，只是振蕩器復(fù)合體240A包含電流控制振蕩器248A，其經(jīng)標(biāo)定以在低端 頻率范圍中操作；而振蕩器復(fù)合體240B包含電流控制振蕩器248B，其經(jīng)標(biāo)定以在高 端頻率范圍中操作。
另外，振蕩器復(fù)合體240A包含五位寄存器242A、電流控制源244A、加法器246A 及可控開關(guān)247A。在替代實施例中，依據(jù)特定應(yīng)用及整體設(shè)計約束，可用電壓控制源 及電壓控制振蕩器替換電流控制源244A及電流控制振蕩器248a。以數(shù)字方式控制振 蕩器復(fù)合體240A，其中電流控制源244A響應(yīng)于五位寄存器242A的值而產(chǎn)生偏壓電 流245A。以編程方式設(shè)定五位寄存器242A且其值可基于處理器負(fù)載、環(huán)境條件或兩 者而改變。五位寄存器242A的特定值對應(yīng)于PLL 200的時鐘輸出操作期望處于的特定頻率范圍。電流控制振蕩器248A經(jīng)設(shè)計以在約400與800 MHz之間的低端范圍中 振蕩。舉例來說，假定五位寄存器242A的三十二個不同值及振蕩器248A的400 MHz 的操作頻率，則五位寄存器242A的每一特定值均對應(yīng)于約12.5 MHz的輸出范圍寬度。 應(yīng)注意，五位寄存器242A的大小、且因此輸出范圍寬度可依據(jù)設(shè)計約束而變化。當(dāng) 可控開關(guān)247A接地，且(舉例來說)五位寄存器242A的值為二時，電流控制振蕩器 248A的振蕩器輸出249A將設(shè)定為某一處于425 MHz與437.5 MHz之間的相對恒定的 值。振蕩器輸出249A耦合到無干擾多路復(fù)用器250，所述多路復(fù)用器對振蕩器復(fù)合體 240A及240B的輸出進行多工。
類似地，對于含有經(jīng)設(shè)計以在較高頻率范圍中振蕩的振蕩器248B的振蕩器復(fù)合 體240B，當(dāng)可控開關(guān)247B接地，且(舉例來說)五位寄存器242B的值為二時，電 流控制振蕩器248B的振蕩器輸出249B將在825 MHz與837.5 MHz之間波動。
為了穩(wěn)定并鎖定所述時鐘輸出，所述時鐘輸出通過由除法器230、相位檢測器/ 比較器210、電荷泵215及低通濾波器220界定的共享反饋路徑來饋送。除法器230 是可編程的且將多路復(fù)用器250輸出除以對應(yīng)于振蕩器復(fù)合體240A或240B除以參考 信號203的量以產(chǎn)生反饋信號207。
相位檢測器/比較器210接收例如外部信號145及反饋信號207的參考信號203 作為輸入。相位檢測器/比較器210比較外部信號203與反饋信號207之間的相位以產(chǎn) 生差分信號。電荷泵215接收所述差分信號并產(chǎn)生控制電流。低通濾波器220接收所 述控制電流并使高于截止頻率的頻率衰減，以使來自電荷泵215的陡峭控制輸入平滑 以產(chǎn)生經(jīng)衰減的控制電流225。
當(dāng)振蕩器復(fù)合體240A通過可編程開關(guān)247A耦合到低通濾波器220時，經(jīng)衰減 的控制電流225與偏壓電流245A正或負(fù)地相加?？傆嬰娏黩?qū)動電流控制振蕩器248A 以將振蕩器信號249A與參考信號203鎖定在一起。應(yīng)注意，開關(guān)247A及247B以相 互排斥方式連接到低通濾波器220。在此實施例中，當(dāng)既將振蕩器復(fù)合體的對應(yīng)開關(guān) 連接到低通濾波器220又通過無干擾多路復(fù)用器250選擇同一振蕩器復(fù)合體的輸出時， 產(chǎn)生鎖定輸出。
無干擾多路復(fù)用器250的輸出在發(fā)送到同步裝置之前被引導(dǎo)通過任選除以二電路 270。任選除以二電路270阻止暴露到同步裝置，所述同步裝置可不經(jīng)設(shè)計以處置高速 瞬態(tài)頻率且將結(jié)合圖6來加以描述。
控制邏輯260耦合到開關(guān)247A-247B及無干擾多路復(fù)用器250。為避免多個振蕩 器驅(qū)動鎖相回路的輸出，將所述振蕩器復(fù)合體的輸出之間的切換操作延遲三個或三個 以上振蕩器時鐘循環(huán)。為此目的，控制邏輯260可包含有限狀態(tài)機以確保當(dāng)通過多路 復(fù)用器250切換振蕩器復(fù)合體240A-240B的輸出時不產(chǎn)生短脈沖或短循環(huán)。
控制邏輯260獨立地控制開關(guān)247A-247B。明確地說，控制邏輯260確定是將開 關(guān)247A-247B接地還是連接到所述共享反饋路徑?？刂七壿?60還在結(jié)合圖6描述的 時鐘陡變的簡單轉(zhuǎn)換方法期間控制除以二電路270。控制邏輯260可任選地控制寄存器242A及242B的內(nèi)容以實現(xiàn)下文所描述的各種時鐘斜升方法。控制邏輯260接收指 示所述鎖相回路應(yīng)以其操作的所需頻率的信息作為輸入。此輸入信息可基于處理器負(fù) 載、環(huán)境條件或兩者?？刂七壿?60還可在己實現(xiàn)目標(biāo)頻率時報告回給裝置。
圖3是圖2中所圖解說明的部署于鎖相回路電路中的振蕩器復(fù)合體300的替代實 施例。振蕩器復(fù)合體240A可連接到參考電壓Vref310，即控制回路在鎖定時所期望的 標(biāo)稱電壓。在校準(zhǔn)PLL初始化時的寄存器值期間，振蕩器248A可耦合到Vref310。在 校準(zhǔn)期間，設(shè)定參考電壓V^ 310且粗調(diào)電流在其范圍內(nèi)步進。量測寄存器的每一設(shè) 定的所得ICO的頻率。在PLL的穩(wěn)態(tài)操作期間，如果期望新的頻率，則選擇可借助對 應(yīng)V^輸入連同適合的除法器設(shè)定一起產(chǎn)生最接近所述所需頻率的頻率的寄存器值。
圖4是圖1的鎖相回路的實例性時鐘輸出信號的頻率隨時間的曲線圖400。應(yīng)注 意，圖4中所描繪的連續(xù)波形是未選擇任選除以二電路270的情況。在此實例中，參 考410處的輸出時鐘信號以600 MHz操作且期望改變?yōu)橐?.2 GHz操作。在參考410 處，輸出時鐘信號由振蕩器復(fù)合體240A驅(qū)動。另外，振蕩器復(fù)合體240A連接到低通 濾波器220。在參考415處，寄存器242A遞增(且為除法器230規(guī)定對應(yīng)除法器量) 以增加振蕩器248A的對應(yīng)偏壓電流，從而引起所述輸出時鐘信號的頻率增加。在時 間420期間，振蕩器248A處于與外部參考信號203鎖定在一起的過程中。此以鎖定 輸出操作、增大偏壓電流且通過振蕩器復(fù)合體240A重新鎖定的循環(huán)重復(fù)出現(xiàn)直到參 考425。在參考425處，期望增加超過振蕩器248A的額定值的時鐘輸出頻率。在425 處，控制邏輯260通過設(shè)定寄存器242B來設(shè)定偏壓、設(shè)定除法器量、通過將開關(guān)247A 切換到接地來選擇振蕩器復(fù)合體240B以驅(qū)動時鐘輸出、將開關(guān)247B切換到反饋路徑， 且選擇振蕩器輸出249B以驅(qū)動時鐘輸出。通過使寄存器242B在三個以上循環(huán)內(nèi)遞增， 振蕩器復(fù)合體240B步進到高達1.2 GHz。
在參考430處，在一實施例中，未利用任選除以二電路270。在此實施例中，輸 出時鐘信號280將追蹤振蕩器輸出249B (如圖4中的實線所圖解說明)。此實施例在 由輸出時鐘信號280驅(qū)動的同步電路經(jīng)設(shè)計以處置在高頻率下的過沖時具有特定應(yīng) 用。
在另一實施例中，在參考430處，控制邏輯260遞增寄存器242B以達到其目標(biāo) 操作頻率。同樣在參考430處，控制邏輯260啟動除以二電路270以將所述輸出時鐘 頻率減半(如虛線422所示)。在參考435處，振蕩器輸出249B變?yōu)榕c參考信號203 鎖定在一起。在參考427處，控制邏輯260去啟動除以二電路270以允許時鐘輸出上 升到鎖定的輸出目標(biāo)頻率。
應(yīng)注意，雖然圖1中顯示除以二電路270，但可采用其它除法器，包含小數(shù)數(shù)除 法器或降減小輸出時鐘信號頻率的任何其它除法器電路。降低時鐘輸出頻率以允許振 蕩器鎖定到目標(biāo)頻率上保護可不經(jīng)設(shè)計以處置在如此高操作頻率下的頻率過沖的同步 電路。即使同步電路經(jīng)設(shè)計以處置目標(biāo)頻率的過沖，此設(shè)計也通常需要增加所述同步 電路的操作電壓來進行此操作。如上文所描述降低時鐘輸出頻率消除對利用增加的操
9作電壓來操作同步電路的需要。
圖5是圖1中所圖解說明的鎖相回路的第二實施例，其將兩個振蕩器選擇性地獨 立地耦合到反饋及輸出路徑。圖5含有除除以二電路270之外的圖1中所描述的全部 元件。另外，鎖相回路500包含無干擾多路復(fù)用器530，其實現(xiàn)振蕩器在由除法器230、 相位檢測器210、低通濾波器220及振蕩器復(fù)合體240A和240B中的一者的輸出界定 的反饋路徑之間的獨立耦合。舉例來說，控制邏輯560可經(jīng)配置以通過控制無干擾多 路復(fù)用器250來選擇將連接到時鐘輸出540的振蕩器復(fù)合體240A的輸出，同時通過 控制無干擾多路復(fù)用器530及開關(guān)247B來選擇將連接到所述反饋路徑的振蕩器復(fù)合 體240B的輸出。當(dāng)時鐘輸出在由所述振蕩器復(fù)合體驅(qū)動之間改變時，鎖相回路500 消除過沖。此外，此實施例允許時鐘輸出以如結(jié)合圖6所描述以解鎖狀態(tài)運行。
圖6是實施輸出時鐘變化的簡單轉(zhuǎn)換方法以達到目標(biāo)頻率615的實例性輸出時鐘 信號的曲線圖600。曲線圖600繪制振蕩器復(fù)合體240B及輸出時鐘信號540在頻域中 的振蕩器輸出。在曲線圖600中，輸出時鐘信號540由振蕩器復(fù)合體240B驅(qū)動。在 參考601處，振蕩器復(fù)合體240B輸出驅(qū)動輸出時鐘信號540以便以800 MHz操作。 在參考605處，通過將247A切換到接地并選擇振蕩器復(fù)合體240A連接到反饋路徑， 所述簡單轉(zhuǎn)換技術(shù)開始。因此，振蕩器復(fù)合體240B且因此輸出時鐘信號540的頻率 降低并以略低的頻率以解鎖狀態(tài)運行。術(shù)語"解鎖"是指由未耦合到PLL的反饋路徑 的振蕩器驅(qū)動PLL的時鐘輸出。所屬領(lǐng)域的技術(shù)人員應(yīng)了解，術(shù)語"解鎖"還可包含 從鎖相回路的反饋路徑去耦PLL的一個信號。應(yīng)注意，針對規(guī)定偏壓的解鎖時鐘輸出 通常以低于針對同一規(guī)定偏壓的鎖定輸出的頻率來操作。
所述降低仍處于由于因振蕩器復(fù)合體240B而產(chǎn)生的寄存器242B的值界定的范圍 內(nèi)。在參考610處，由控制邏輯560遞增寄存器242B，從而致使振蕩器輸出249B及 輸出時鐘信號540兩者均增加以在下一操作頻率范圍中操作。在其它實施例中，操作 頻率范圍的增大可包含跳過下一操作頻率范圍。寄存器242B持續(xù)遞增以實現(xiàn)約5 MHz/)asec的輸出頻率。由于所述鎖相回路在解鎖的同時操作，因此每一增量處的操作 頻率略低于以鎖定狀態(tài)操作時的頻率。此外，當(dāng)振蕩器復(fù)合體240B在不耦合到反饋 路徑的情況下驅(qū)動輸出時，在振蕩器復(fù)合體240B的斜升期間除法器量無關(guān)緊要。
應(yīng)進一步注意，圖4及圖6中所圖解說明的每一時鐘輸出電平或步長之間的增加 的大小是出于說明目的而選擇，且可不直接映射到由五位寄存器值界定的頻率寬度范 圍。此外，振蕩器的頻率特性并非如圖4及圖6中所示的線性。所述振蕩器頻率曲線 通常為弓形，但如所圖解說明為單調(diào)性。
圖7是圖解說明為達到1 GHz的目標(biāo)頻率的時鐘變化的跳躍方法的實例性輸出信 號的曲線圖700。圖7中所圖解說明的時鐘輸出可由鎖相回路500適當(dāng)?shù)禺a(chǎn)生。曲線 圖700圖解說明操作時鐘輸出從600 MHz到1 GHz的跳躍。曲線圖700繪制振蕩器復(fù) 合體240A的輸出頻率735及振蕩器復(fù)合體240A的輸出頻率730。實線指示鎖相回路 500的輸出時鐘頻率540。虛線指示相應(yīng)振蕩器復(fù)合體未選作鎖相回路600的輸出。在時間705處，振蕩器復(fù)合體240A鎖定于600 MHz且經(jīng)選擇以驅(qū)動時鐘輸出。 此外，振蕩器復(fù)合體240B以低于1 GHz以解鎖狀態(tài)操作，并未被選擇。如果振蕩器 復(fù)合體240B還未通電，則可將對應(yīng)寄存器修改為可致使振蕩器復(fù)合體240B以低于1 GHz操作的值。在時間710處，將所述反饋回路與振蕩器復(fù)合體240A斷開，解鎖其 操作，且致使時鐘輸出從600MHz降低。此外，將反饋回路連接到振蕩器復(fù)合體240B 且規(guī)定除法器230的除法器量，從而提高振蕩器復(fù)合體240B的輸出。在時間周期715 期間，振蕩器復(fù)合體240B處于與參考信號203鎖定在一起的過程中。同時，振蕩器 復(fù)合體240A的輸出保持經(jīng)選擇以便以低于600 MHz驅(qū)動時鐘輸出。在時間725處， 在已鎖定振蕩器復(fù)合體240B之后，控制邏輯560通過切換多路復(fù)用器250來選擇振 蕩器復(fù)合體240B以驅(qū)動時鐘輸出，從而致使時鐘輸出從低于600匿z增加到1 GHz 而時鐘輸出信號不經(jīng)歷過沖。在振蕩器復(fù)合體240B驅(qū)動時鐘輸出的同時可將振蕩器 復(fù)合體240A斷電，直到將由振蕩器復(fù)合體240A提供下一目標(biāo)頻率。
應(yīng)注意，鎖相回路500可產(chǎn)生如下時鐘輸出其在其中由一個振蕩器復(fù)合體驅(qū)動 一個時鐘輸出頻率且由另一振蕩器復(fù)合體驅(qū)動另一輸出時鐘頻率的任何兩個輸出時鐘 頻率組合之間沿任一方向跳躍。
圖8是圖1中所圖解說明的鎖相回路的第三實施例。鎖相回路800包含圖2中所 描述的類似反饋元件。鎖相回路800還包含振蕩器復(fù)合體840A-840D、控制邏輯860、 及無干擾多路復(fù)用器855及865。振蕩器復(fù)合體840A及840B (合稱低端振蕩器復(fù)合 體)經(jīng)標(biāo)定以使信號以400 MHz與800 MHz之間的頻率振蕩。振蕩器復(fù)合體840C及 840D (合稱為高端振蕩器復(fù)合體)經(jīng)標(biāo)定以使信號以800 MHz與1200 MHz之間的頻 率振蕩。所述振蕩器復(fù)合體中的每一者均耦合到多路復(fù)用器855及865?？刂七壿?60 經(jīng)配置以將所述振蕩器復(fù)合體中的任一者連接到鎖相回路800的時鐘輸出。另外，控 制邏輯860經(jīng)配置以將所述振蕩器復(fù)合體中的任一者單獨地連接到鎖相回路800的反 饋路徑?？刂七壿?60可將同一振蕩器復(fù)合體連接到所述時鐘輸出及反饋路徑兩者， 或者可將一個振蕩器復(fù)合體連接到所述反饋路徑而將另一振蕩器復(fù)合體連接到所述時 鐘輸出。
控制邏輯860可通過改變驅(qū)動反饋路徑的振蕩器及驅(qū)動PLL輸出的振蕩器而產(chǎn)生 各種時鐘轉(zhuǎn)換方法。圖9是圖解說明由鎖相回路800產(chǎn)生的鎖定轉(zhuǎn)換方法的實例性輸 出信號的曲線圖?？刂七壿?60控制相同范圍(即，低端振蕩器復(fù)合體)的振蕩器復(fù) 合體的連接及斷開序列以使輸出時鐘頻率步進增加。借此，通過在振蕩器復(fù)合體之間 進行切換來產(chǎn)生時鐘輸出卯5。
在閱讀圖9中，實線指示鎖相回路800的輸出時鐘卯5。虛線指示相應(yīng)振蕩器復(fù) 合體未選作鎖相回路800的輸出。
在時間910之前，振蕩器復(fù)合體840A被鎖定且經(jīng)選擇以驅(qū)動時鐘輸出905。在 時間910處，將振蕩器復(fù)合體840B內(nèi)的振蕩器(即另一低端偏壓電路)通電并加以 解鎖。振蕩器復(fù)合體840B由其寄存器初始化以在約700 MHz的頻率范圍內(nèi)操作。在時間920處，控制邏輯860將振蕩器復(fù)合體840A與反饋路徑斷開，從而導(dǎo)致時鐘輸 出905降低。此外，在時間920處，控制邏輯860將振蕩器復(fù)合體840B連接到反饋 路徑且對除法器230進行編程，從而導(dǎo)致振蕩器復(fù)合體840B的輸出增加到約700 MHzo
在時間930處，振蕩器復(fù)合體840B變?yōu)殒i定?？刂七壿?60將振蕩器復(fù)合體840A 與時鐘輸出斷開且將振蕩器復(fù)合體840B連接到時鐘輸出，從而引起步進高達700 MHz 的頻率而時鐘輸出不經(jīng)歷頻率過沖。在此實例性輸出信號905中，此在振蕩器復(fù)合體 之間跳躍的循環(huán)重復(fù)五次以上直到時鐘輸出卯5以1.2 GHz操作為止。圖9還圖解說 明低端振蕩器復(fù)合體(如區(qū)域940所圖解說明)、高端振蕩器復(fù)合體(如區(qū)域960所 圖解說明)之間及低端低端振蕩器復(fù)合體及高端低端振蕩器復(fù)合體(如區(qū)域950所圖 解說明)之間的跳躍。
圖IO是圖解說明改變鎖相回路輸出的復(fù)雜轉(zhuǎn)換方法的實例性輸出信號1005的曲 線圖。所述復(fù)雜轉(zhuǎn)換方法類似于圖6中所描述的簡單轉(zhuǎn)換方法，只是鎖相回路800通 過切換到另一振蕩器復(fù)合體而從時鐘輸出信號中消除過沖。雖然將以上實例性時鐘輸 出波形描述為通常以上升方式前進，但所屬領(lǐng)域的技術(shù)人員應(yīng)了解所述實例性時鐘輸 出波形可替代地以下降方式前進。
圖11是圖解說明用于改變鎖相回路的輸出頻率的簡單轉(zhuǎn)換方法1100的流程圖。 在塊1110處，呈現(xiàn)鎖相回路的輸出信號應(yīng)以其操作的所需頻率。舉例來說，處理器的 負(fù)載可能已增加，因此需要更快的時鐘循環(huán)在較短的時間周期中處理所述負(fù)載。在塊 1120處，從參考信號(例如參考信號203)中解鎖驅(qū)動所述鎖相回路的輸出的振蕩器。 解鎖所述驅(qū)動振蕩器導(dǎo)致所述鎖相回路的輸出處的頻率的降低。在塊1130處，修改控 制所述驅(qū)動振蕩器以改變其總輸出頻率的數(shù)字控制裝置(例如寄存器242A)，從而致 使所述鎖相回路的輸出信號的頻率依據(jù)所述驅(qū)動振蕩器的改變而增加或減小。圖11 中圖解說明簡單轉(zhuǎn)換方法的兩個實施例。塊1140及1150界定一個實施例，而塊1160、 1170、 1180及1190界定另一實施例。
在塊1140處，方法IIOO確定所述振蕩器的總輸出頻率是否處于所需輸出頻率范 圍內(nèi)。舉例來說，可規(guī)定所需頻率為1.1 GHz。所述方法確定由控制對應(yīng)振蕩器復(fù)合 體的寄存器值界定的頻率范圍是否包含l.lGHz這一頻率。如果包含，則方法1100進 行到塊1150，其中通過設(shè)定除法器量并將所述驅(qū)動振蕩器耦合到所述鎖相回路的反饋 路徑來將所述驅(qū)動振蕩器與參考信號鎖定在一起。如果不包含，則方法1100進行到塊 1130以修改所述數(shù)字構(gòu)件，例如寄存器242A中的寄存器值。如果期望將所述鎖相回 路的輸出轉(zhuǎn)換為較高，則增加的寄存器值將致使時鐘的輸出躍升到下一總頻率范圍。 如果期望將鎖相回路的輸出轉(zhuǎn)換為較低，則減小的寄存器值將使致使時鐘的輸出躍降 到下一總頻率范圍。
在第二實施例中且返回到塊1130,方法1100進行到塊1160。在塊1160處，方
法1100通過確定振蕩器總輸出頻率的下一次改變是否會導(dǎo)致輸出處于所需輸出頻率范圍內(nèi)的頻率來執(zhí)行前瞻功能。如果不會，則方法1100進行到塊1130，其中振蕩器 經(jīng)調(diào)節(jié)以在下一頻率范圍中操作。如果會，則方法1100進行到塊1170，其中分割所 述鎖相回路的輸出。舉例來說，可通過啟用除以二電路(例如電路270)分割所述輸 出。在一個實施例中，可在最后一個解鎖步驟之前啟用所述除以二電路。在另一實施 例中，可在最后一個解鎖步驟之后啟用所述除以二電路。在此兩個實施例兩者中，在 將所述回路切換到鎖定配置之前啟用所述除以二電路。在塊1175處，調(diào)節(jié)驅(qū)動所述鎖 相回路的輸出通過除法器的振蕩器以使得其輸出頻率處于所需輸出頻率范圍內(nèi)。在塊 1180處，通過設(shè)定除法器量并將所述驅(qū)動振蕩器連接到所述鎖相回路的反饋路徑來將 驅(qū)動所述鎖相回路的輸出的所述振蕩器與參考信號鎖定在一起。 一旦鎖定振蕩器，方 法1100即進行到塊ll卯，其中不再分割所述鎖相回路的輸出。舉例來說，可通過停 用除以二電路270而不再分割所述輸出。
圖2是圖解說明用于改變鎖相回路的輸出頻率的跳躍方法1200的流程圖。在塊 1210處，輸入所述鎖相回路的輸出應(yīng)以其操作的所需頻率。在塊1220處，從參考信 號中解鎖驅(qū)動所述鎖相回路的輸出的第一振蕩器。在塊1230處，將第二振蕩器通電。 未連接所述第二振蕩器以驅(qū)動所述鎖相回路的輸出。在塊1240處，以數(shù)字方式控制所 述第二振蕩器以在包含所述所需頻率的頻率范圍內(nèi)振蕩。在塊1250處，通過獨立于第 一振蕩器將第二振蕩器連接到所述鎖相回路的反饋路徑將所述第二振蕩器鎖定到參考 信號。在塊1260處，所述第一振蕩器經(jīng)切換以不驅(qū)動所述鎖相回路的輸出，而所述第 二振蕩器經(jīng)切換以驅(qū)動所述鎖相回路的輸出。任選地，接著可將所述第一振蕩器斷電。
圖13是圖解說明用于改變鎖相回路的輸出頻率的鎖定轉(zhuǎn)換方法的流程圖。在塊 1310處，輸入一鎖相回路的一輸出信號應(yīng)以其操作的所需頻率。在塊1320處，自一 參考信號解鎖一驅(qū)動所述鎖相回路的輸出的振蕩器。在塊1330處，以數(shù)字方式控制另
一振蕩器以改變其總輸出頻率。依據(jù)輸出轉(zhuǎn)換的所需方向，所述變化可以是較高頻率 或較低頻率。在塊1340處，將另一振蕩器與所述參考信號鎖定在一起。舉例來說，將 另一振蕩器連接到所述鎖相回路的所述反饋路徑。在塊1350處， 一旦鎖定，即切換另 一振蕩器以驅(qū)動所述鎖相回路的輸出。在塊1360處，方法1300確定驅(qū)動振蕩器的總 輸出頻率是否處于所需輸出頻率范圍內(nèi)。如果是，則方法1360結(jié)束。如果不是，則方 法1300進行到塊1320，其中解鎖驅(qū)動所述鎖相回路的輸出的振蕩器。
圖14是圖解說明用于改變鎖相回路的輸出頻率的復(fù)雜轉(zhuǎn)換方法1400的流程圖。 在塊1410處，輸入鎖相回路的輸出信號應(yīng)以其操作的所需頻率。在塊1420處，從參 考信號中解鎖驅(qū)動所述鎖相回路的輸出的振蕩器。在塊1430處，以數(shù)字方式控制所述 振蕩器以在從所述鎖相回路的反饋路徑中解鎖的狀態(tài)下改變其總輸出頻率。在塊1440 處，方法1400執(zhí)行前瞻功能。明確地說，其確定總輸出頻率的下一次改變是否將導(dǎo)致 輸出處于所需輸出頻率所位于的范圍內(nèi)的頻率。如果不導(dǎo)致，則方法1400進行到塊 1430以在解鎖的同時改變所述總輸出頻率。
如果導(dǎo)致，則方法1400進行到塊1450，其中將第二振蕩器通電。在塊1460處，
13以數(shù)字方式控制所述第二振蕩器以便以包含所需頻率的范圍振蕩。在塊1470處，將所 述第二振蕩器與所述參考信號鎖定在一起。在1480處，所述第一振蕩器經(jīng)切換以停止 驅(qū)動所述鎖相回路的所述輸出且所述第二振蕩器經(jīng)切換以驅(qū)動所述輸出。
結(jié)合本文所揭示實施例描述的各種說明性邏輯塊、模塊、電路、元件及/或組件可 由通用處理器、數(shù)字信號處理器(DSP)、專用集成電路(ASIC)、現(xiàn)場可編程門陣 列(FPGA)或其它可編程邏輯組件、離散門或晶體管邏輯、離散硬件組件、或其經(jīng)設(shè) 計以執(zhí)行本文所描述功能的任何組合來實施或執(zhí)行。通用處理器可以是微處理器，但 另一選擇為，處理器可以是任何常規(guī)處理器、控制器、微控制器或狀態(tài)機。處理器也 可實施為計算組件的組合，例如DSP與微處理器的組合、多個微處理器的組合、 一個 或一個以上微處理器與DSP核心的結(jié)合或任何其它此類配置。
結(jié)合本文所揭示的實施例描述的方法可直接體現(xiàn)在硬件中、體現(xiàn)在由處理器執(zhí)行 的軟件模塊中、或體現(xiàn)在兩者的組合中。軟件模塊可駐留在RAM存儲器、快閃存儲 器、ROM存儲器、EPROM存儲器、EEPROM存儲器、寄存器、硬磁盤、可裝卸磁盤、 CD-ROM或此項技術(shù)中已知的任何其它形式的存儲媒體中。存儲媒體可耦合到處理器 而使得所述處理器可從存儲媒體讀取信息，并將信息寫入到存儲媒體。另一選擇為， 存儲媒體可與處理器成整體。
盡管以實施例為背景來揭示本發(fā)明，但應(yīng)認(rèn)識到，所屬領(lǐng)域的技術(shù)人員可采用與 上文論述及以上權(quán)利要求書相一致的各種各樣的實施方案。
權(quán)利要求
1、一種鎖相回路，其包括時鐘輸出；多個振蕩器復(fù)合體，其可操作以產(chǎn)生輸出信號；及控制邏輯，其經(jīng)配置以將所述多個振蕩器復(fù)合體中的一者的輸出信號選擇性地耦合到所述時鐘輸出。
2、 如權(quán)利要求l所述的鎖相回路，其進一步包括-輸入，其用于接收參考信號；反饋路徑，其用于將信號在相位上與所述參考信號鎖定在一起，其中所述控制邏 輯進一步經(jīng)配置以將所述多個振蕩器復(fù)合體中的另一者選擇性地耦合到所述反饋路 徑。
3、 如權(quán)利要求l所述的鎖相回路，其進一步包括-多路復(fù)用器，其經(jīng)配置以將所述多個振蕩器復(fù)合體中的一者的所述輸出耦合到所 述時鐘輸出。
4、 如權(quán)利要求1所述的鎖相回路，其中振蕩器復(fù)合體包含經(jīng)配置以存儲對應(yīng)于 特定頻率范圍的值的寄存器。
5、 如權(quán)利要求l所述的鎖相回路，其進一步包括除以二電路，其耦合到所述控制邏輯，所述控制邏輯進一步經(jīng)配置以在所述多個 振蕩器復(fù)合體中的所述一者鎖定到高頻率時啟動所述除以二電路以降低所述輸出信號 的頻率。
6、 如權(quán)利要求2所述的鎖相回路，其進一步包括多路復(fù)用器，其經(jīng)配置以將所述反饋路徑耦合到所述多個振蕩器復(fù)合體中的一者。
7、 如權(quán)利要求2所述的鎖相回路，其中所述反饋路徑包含除法器、相位檢測器及回路濾波器。
8、 如權(quán)利要求2所述的鎖相回路，其中所述控制邏輯在驅(qū)動所述反饋路徑與所 述時鐘輸出之間切換所述多個振蕩器復(fù)合體以產(chǎn)生簡單轉(zhuǎn)換操作。
9、 如權(quán)利要求2所述的鎖相回路，其中所述控制邏輯在驅(qū)動所述反饋路徑與所 述時鐘輸出之間切換所述多個振蕩器復(fù)合體以產(chǎn)生跳躍操作。
10、 如權(quán)利要求2所述的鎖相回路，其中所述控制邏輯在驅(qū)動所述反饋路徑與所 述時鐘輸出之間切換所述多個振蕩器復(fù)合體以產(chǎn)生鎖定轉(zhuǎn)換操作。
11、 如權(quán)利要求2所述的鎖相回路，其中所述控制邏輯在驅(qū)動所述反饋路徑與所 述時鐘輸出之間切換所述多個振蕩器復(fù)合體以產(chǎn)生復(fù)雜轉(zhuǎn)換操作。
12、 一種鎖相回路，其包括 輸入，其用于接收參考信號；時鐘輸出；反饋路徑，其用于將信號在相位上與所述參考信號鎖定在一起； 多個振蕩器復(fù)合體，其可操作以產(chǎn)生輸出信號且單獨地耦合到所述反饋路徑及所 述時鐘輸出；及控制邏輯，其經(jīng)配置以將所述多個振蕩器復(fù)合體中的第一者的輸出信號選擇性地 耦合到所述時鐘輸出。
13、 如權(quán)利要求12所述的鎖相回路，其中所述控制邏輯進一步經(jīng)配置以將所述 多個振蕩器復(fù)合體中的第二者選擇性地耦合到所述反饋路徑。
14、 一種改變鎖相回路的輸出的頻率的方法，其包括輸入所述鎖相回路的輸出信號應(yīng)以其操作的所需頻率； 從所述鎖相回路的反饋路徑去耦振蕩器復(fù)合體；調(diào)節(jié)對所述經(jīng)去耦振蕩器復(fù)合體的控制以產(chǎn)生信號作為用于所述鎖相回路的輸 出；及將所述振蕩器復(fù)合體耦合到所述反饋路徑以在所述信號具有處于所述所需頻率 的范圍內(nèi)的頻率時將所述信號在相位上與參考信號鎖定在一起。
15、 如權(quán)利要求14所述的方法，其進一步包括重復(fù)所述調(diào)節(jié)步驟直到所述信號具有處于所述所需頻率的所述范圍內(nèi)的頻率為止。
16、 如權(quán)利要求14所述的方法，其中所述對所述經(jīng)去耦振蕩器復(fù)合體的控制是 數(shù)字的。
17、 如權(quán)利要求15所述的方法，其進一步包括 在最后一次調(diào)節(jié)之前分割所述信號。
18、 一種改變鎖相回路的輸出的頻率的方法，其包括-將第一振蕩器復(fù)合體耦合到所述鎖相回路的所述輸出，所述第一振蕩器復(fù)合體是 從所述鎖相回路的反饋路徑去耦的；輸入所述鎖相回路的輸出信號應(yīng)以其操作的所需頻率； 將第二振蕩器復(fù)合體通電；以數(shù)字方式控制所述第二振蕩器復(fù)合體以產(chǎn)生處于含有所述所需頻率的頻率范 圍中的信號；從所述鎖相回路的所述輸出去耦所述第一振蕩器復(fù)合體；及 將所述第二振蕩器復(fù)合體耦合到所述鎖相回路的所述輸出。
全文摘要
本發(fā)明揭示一種采用多個振蕩器復(fù)合體的鎖相回路。所述鎖相回路包含時鐘輸出及可操作以產(chǎn)生輸出信號的多個振蕩器復(fù)合體。所述鎖相回路進一步包含經(jīng)配置以將所述多個振蕩器復(fù)合體中的一者的輸出信號選擇性地耦合到所述時鐘輸出的控制邏輯。
文檔編號H03L7/189GK101584119SQ200880002353
公開日2009年11月18日 申請日期2008年1月18日 優(yōu)先權(quán)日2007年1月19日
發(fā)明者布蘭登·韋恩·劉易斯, 亮 戴, 杰弗里·托德·布里奇斯, 陳偉華 申請人:高通股份有限公司