專利名稱：使用延遲電路的無時鐘串行化的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)據(jù)的串行化，尤其涉及不使用時鐘的串行化。
背景技術(shù)：
在許多應(yīng)用中，通過可并行獲得的字節(jié)的比特而產(chǎn)生計算機數(shù)據(jù)(在本文中字節(jié) 是指兩個或更多個比特的組)。然后接下來的字節(jié)按時間順序跟隨。這可以稱為比特并行， 字節(jié)串行。然而，在許多應(yīng)用中，傳送并行比特的并行線的線纜在物理上是不方便的，對噪 聲尤其敏感，并且并行發(fā)送比特可能更耗電。在這些應(yīng)用中，所述比特可以被一次發(fā)送一 個。已知的串行器使用與數(shù)據(jù)比特同步的時鐘，因此解串器/接收器可以可靠地“時 鐘輸入”(接收)數(shù)據(jù)比特。該時鐘必須是可靠的并且通常由PLL(鎖相環(huán))產(chǎn)生。也可以 采用其它時鐘電路，例如，可以將反相器排成一圈，使得正反饋振蕩。在每種情況中，這些時 鐘都需要時間以變得可用。PLL的時鐘可以用幾微秒來“鎖定”，而其它時鐘可以用幾百納 秒來穩(wěn)定。在現(xiàn)有技術(shù)中，可以利用不在發(fā)送任何東西的周期時間來以一次一個、兩個或幾 個字節(jié)的脈沖發(fā)送數(shù)據(jù)比特。在這種情況下，如果停止時鐘以節(jié)省功率，則必須為每個脈沖 重復(fù)鎖定或穩(wěn)定時間。這種現(xiàn)有技術(shù)系統(tǒng)受到時間和/或功率消耗的限制。一個代表性的現(xiàn)有技術(shù)的例子是在美國加州歐文Broadcom公司擁有的6614371 號美國專利中披露的。該專利公開了具有用于使數(shù)據(jù)串行化的選擇和延遲邏輯的兩路徑數(shù) 據(jù)存儲配置。然而該電路使用時鐘。本發(fā)明通過消除時鐘來解決現(xiàn)有技術(shù)的局限性。因此，本發(fā)明在提供用于可靠接 收的定時信號同時不會招致時間或功率消耗的后果。

發(fā)明內(nèi)容
本發(fā)明提供一種串行器，該串行器按時間順序與對應(yīng)的定時信號同時輸出數(shù)據(jù)比 特，該定時信號為解串器/接收器可靠地標(biāo)識數(shù)據(jù)比特。選通信號啟動串行并且每個位與 其對應(yīng)的定時信號同時輸出。在前一個位延遲之后，輸出下一個位及其定時信號。重復(fù)該 操作，直到字節(jié)中的所有位都被串行輸出。當(dāng)準(zhǔn)備好串行輸出下一個字節(jié)時，重復(fù)該序列。 在一個實施例中，不需要啟動時間，并且當(dāng)沒有輸出時使用非常少的功率。本領(lǐng)域的技術(shù)人員將會意識到，盡管以下詳細(xì)說明是結(jié)合說明性實施例、附圖以 及使用方法給出的，但是本發(fā)明不意圖局限于這些實施例和使用方法。相反，本發(fā)明覆蓋寬 的范圍并且意圖只由所附權(quán)利要求給出的范圍限定。


下面對本發(fā)明的描述參考附圖，其中圖IA和圖IB是本發(fā)明實施例的部分示意性/時序圖2和圖3是本發(fā)明實施例的局部簡圖；圖4是示出數(shù)據(jù)和對應(yīng)定時信號的時序圖；以及圖5是兩個說明性通過門的簡圖。
具體實施例方式圖IA示出用于說明本發(fā)明的串行器的順序定時和控制電路。假定寄存器Fl、F2至Fn都被復(fù)位并且信號A、B至η都是低電平的。由于D輸入綁定到正邏輯電平16，所以 選通信號STR的上升沿、D型寄存器組Fl。信號A+升高10并且A-降低。信號A+連接到 延遲電路12，延遲電路12將升高信號延遲之后(延遲1)提供給與非門14的輸入。在延遲 1時間之后，與非門輸出18降低以復(fù)位F1。信號A+降低19以驅(qū)動復(fù)位信號18升高，隨后 的STR信號可以設(shè)置F1。使能信號是控制信號，其在串行化期間是高的。在本文中將Fl和復(fù)位Fl的反饋延遲12的組合定義為一個“單觸發(fā)(one shot) ” 的例子。在現(xiàn)有技術(shù)中有許多單觸發(fā)電路，并且本領(lǐng)域的技術(shù)人員可以在本發(fā)明的背景下 有利地使用這種電路。圖1中的單觸發(fā)是說明性的。Fl的復(fù)位側(cè)A-連接到F2的選通信號輸入21。F2的D輸入是高的，所以A-的上 升沿(當(dāng)Fl被復(fù)位時)設(shè)置F2。F2的輸出B+升高并驅(qū)動延遲2電路，延遲2電路在延遲 2時間之后復(fù)位F2，以將B+驅(qū)動為低21。B-信號驅(qū)動下一個寄存器(未示出)的門并且 該序列繼續(xù)通過該鏈中的所有單觸發(fā)。在本實施例中，最后的寄存器是Fn。Fn由前一個寄 存器的上升復(fù)位輸出來設(shè)置，然后在延遲，延遲n，之后被復(fù)位。該時序圖示出在延遲期間每 個寄存器被依次設(shè)置的順序。當(dāng)Fn復(fù)位后，所有的位都已經(jīng)被串行化并且以下面更詳細(xì)描 述的對應(yīng)定時信號傳送。圖IA中寄存器輸出被說明性地示出為形成使能信號enDl-enDn25。在圖2和圖3 中這些使能信號被示出為啟動通過門20和30(圖2和圖3)從而以定時信號23的順序輸 出數(shù)據(jù)比特21。enDl-enDn信號的順序操作將數(shù)據(jù)比特Dl-Dn順序地串行放在位置22上， 同時在位置32產(chǎn)生定時信號(圖3)。該定時信號與數(shù)據(jù)比特一起傳播并且可以由解串器 /接收器使用以可靠地接收數(shù)據(jù)比特。交叉耦合的反相器24、26和34、36形成鎖存器以在數(shù)據(jù)比特和定時信號到達(dá)時分 別保持它們。鎖存器26和36被設(shè)計成使得位置22上的數(shù)據(jù)信號和32處的定時信號克制 (overcome)反相器26和36的驅(qū)動。反相器28和38驅(qū)動例如連接到解串器/接收器的線纜。圖3的電路直觀上與圖2的電路相同。然而，在圖3中，對通過門30的輸入以交 替的順序為邏輯高和邏輯低。該通過門被用于圖2的數(shù)據(jù)比特通過門的相同enD信號啟 動。交替的高和低在位置32產(chǎn)生方波，該方波的沿出現(xiàn)的時間與數(shù)據(jù)比特放在圖2的位置 22上的時間事實上相同。圖4是示出數(shù)據(jù)比特Dl-Dn和定時信號Tl-Tn的說明性時序圖。定時信號Tl的 前沿40放在串行定時信號輸出線上的時間與Dl放在串行數(shù)據(jù)輸出線上的時間相同。類似 地，T2的前沿42與比特D2同時出現(xiàn)，Tn的前沿44與Dn也是同時出現(xiàn)。在圖4的時序圖中，假定利用圖1的電路，必須注意傳送的最后一位。由于在該說 明性設(shè)計中，解串器/接收器等待上升定時信號沿來指示另一個字節(jié)的第一位，所以串行數(shù)據(jù)(圖2)可以保持為邏輯高或邏輯低。然而，串行定時信號輸出的狀態(tài)必須保持在低電 平。如果位的數(shù)量是偶數(shù)，則定時信號將自然保持為低，但如果位的數(shù)量是奇數(shù)，則最后的 定時信號沿將從低變成高，并且鎖存器34、36將其保持在高。它必須返回到低以為下一個 字節(jié)的第一位做好準(zhǔn)備。在此情況下，可以使用外部信號(未示出)以將位置32驅(qū)動為低， 或者可以使用附加的單觸發(fā)來將定時信號驅(qū)動為低。接收器必須知道最后的定時信號轉(zhuǎn)換 不代表另一個數(shù)據(jù)比特。圖5是可以用作通過門的N型增強MOSFET的簡圖。通過門是本領(lǐng)域中公知的，并 且作為選擇可以使用P型M0SFETS及組合。在一些應(yīng)用中，可以使用雙極和混合型晶體管。 通過門的啟動隨門的類型而變化，并且這也是本領(lǐng)域中公知的?？梢允褂玫牧硪环N通過門是輸出可連接在一起的簡單的“與”門。典型地，這種門 使用電阻器升壓(pull up)Rl，其允許其它輸出連接在一起。在該設(shè)計中，必須配置好Rl和 鎖存器24、26和34、36的相互作用以確保正確的操作。回到圖1，寄存器Fl-Fn的復(fù)位被示出為使用寄存器的設(shè)定的輸出(A)，但是也可 以使用復(fù)位輸出(A-)，并且設(shè)計者可以選自其它類型的邏輯門代替與非門。
在圖1中，延遲電路，延遲1-延遲n，說明性地是電流不飽和型門或反相器的鏈路。 電流不飽和型反相器可被視為展示給定的增益/帶寬產(chǎn)品的電路。在這種設(shè)計中，為了減 小電流驅(qū)動該增益被推高，導(dǎo)致低帶寬電路響應(yīng)。結(jié)果是該電路很慢。本領(lǐng)域的設(shè)計人員 可以利用這種電路設(shè)計適當(dāng)定義的延遲。本領(lǐng)域的技術(shù)人員也可以使用其它延遲類型，例 如可以配置具有電容、計數(shù)器、移位寄存器的電路來產(chǎn)生延遲。本設(shè)計的人為結(jié)果是每個順序位的延遲相互獨立，并且這些延遲可以是不同的 值。可以在一些應(yīng)用中有利地使用這種為各個位提供不同定時的靈活性。應(yīng)該理解，上述實施例在文中是作為例子給出的，并且可以對它們進(jìn)行各種修改 和替換。因此，本發(fā)明應(yīng)該廣泛地視為僅由所附權(quán)利要求中給出的范圍來限定。
權(quán)利要求
一種串行器，包括一系列單觸發(fā)電路，所述單觸發(fā)電路功能上連接在一起，使得每一個單觸發(fā)觸發(fā)隨后的單觸發(fā)；每一個單觸發(fā)定義一個使能輸出端，第一系列的通過門，每一個通過門具有耦合到數(shù)據(jù)比特的輸入端，并且每一個通過門耦合到第一共同輸出端；并且所述第一系列的通過門中的每一個具有耦合到對應(yīng)的單觸發(fā)輸出端的使能輸入端，其中當(dāng)所述使能為真時耦合到所述通過門輸入端的所述數(shù)據(jù)比特被傳送到所述輸出端；第二系列的通過門，每一個通過門具有綁定到一邏輯電平的輸入端，并且每一個通過門耦合到第二共同輸出端；其中每一個隨后的通過門的邏輯電平輸入在邏輯高和邏輯低之間交替，并且所述第二系列的通過門中的每一個具有耦合到對應(yīng)的單觸發(fā)輸出端的使能輸入，其中當(dāng)所述使能是真時耦合到所述通過門輸入端的所述邏輯電平被傳送到所述輸出端，并且其中當(dāng)?shù)谝挥|發(fā)被激活時，一系列信號沿出現(xiàn)在所述第二共同輸出端處并且同時一系列數(shù)據(jù)比特被傳送到所述第一共同輸出端。
2.根據(jù)權(quán)利要求1所述的串行器，還包括在所述第一共同輸出端上的第一鎖存器電路 和在所述第二共同輸出端上的第二鎖存器電路。
3.根據(jù)權(quán)利要求1所述的串行器，其中每個單觸發(fā)包括寄存器和延遲電路，其中所述 寄存器和所述延遲電路被配置成使得所述延遲電路在延遲之后復(fù)位所述寄存器。
4.根據(jù)權(quán)利要求3所述的串行器，其中在前一個單觸發(fā)的延遲結(jié)束時觸發(fā)隨后的單觸發(fā)。
5.根據(jù)權(quán)利要求3所述的串行器，其中每個延遲電路提供獨立于其它單觸發(fā)的其它延 遲時間的延遲時間。
6.根據(jù)權(quán)利要求1所述的串行器，還包括 啟動所述串行器的操作的選通信號。
7.根據(jù)權(quán)利要求1所述的串行器，其中所述第一和第二通過門包括通過邏輯門。
8.根據(jù)權(quán)利要求1所述的串行器，其中所述第一和第二通過門中的每一個包括MOSFET晶體管。
9.一種使數(shù)據(jù)比特串行化的方法，包括以下步驟產(chǎn)生一系列時序脈沖，每一個隨后的脈沖由前一個脈沖觸發(fā)； 將一組有序的數(shù)據(jù)比特提供給第一系列通過門的輸入端，所述第一系列通過門中的每 一個具有使能輸入端；將所述第一系列通過門的輸出端相互耦合，以定義共同數(shù)據(jù)輸出端； 將所述時序脈沖耦合到所述第一系列通過門中每一個的使能輸入端；其中當(dāng)所述使能 為真時將耦合到所述通過門輸入端的每個數(shù)據(jù)比特傳送到所述第一共同輸出端； 將第二系列通過門的輸入端耦合到邏輯高和邏輯低的交替組， 將所述第二系列通過門的輸出端相互耦合，以定義共同定時信號輸出端；其中所述第 二系列通過門中的每一個具有使能輸入端；將所述時序脈沖耦合到所述第二系列通過門中的每一個的使能輸入端；其中當(dāng)所述使 能順次為真時所述交替的邏輯高和邏輯低在所述共同定時信號輸出端處提供一系列信號 沿；其中當(dāng)脈沖序列出現(xiàn)時，在所述第二共同輸出端處出現(xiàn)一系列信號沿并且同時將一系列數(shù)據(jù)比特傳送到所述第一共同輸出端。
10.根據(jù)權(quán)利要求9所述的方法，還包括鎖存所述第一和第二共同輸出端的步驟。
11.根據(jù)權(quán)利要求9所述的方法，其中通過以下步驟產(chǎn)生所述每個脈沖 設(shè)置寄存器；以及通過來自所述寄存器的設(shè)置的延遲信號來復(fù)位所述寄存器。
12.根據(jù)權(quán)利要求11所述的方法，還包括在所述延遲信號的結(jié)束時觸發(fā)下一個寄存器 的設(shè)置的步驟。
13.根據(jù)權(quán)利要求3所述的方法，其中所述延遲信號中的每一個相互獨立。
14.根據(jù)權(quán)利要求9所述的方法，還包括通過選通信號啟動所述串行器的操作的步驟。
全文摘要
公開一種串行器，其包括用于每個串行位的寄存器和延遲電路。該串行器提供與數(shù)據(jù)比特的輸出同時產(chǎn)生并輸出的定時信號，確保數(shù)據(jù)比特和定時信號緊密的定時對準(zhǔn)。不使用時鐘。這允許解串器/接收器可靠地接收數(shù)據(jù)比特。每個說明性延遲電路被配置成觸發(fā)下一個寄存器/延遲電路以輸出下一個順序的位及其定時信號。
文檔編號H03K5/156GK101849381SQ200880108391
公開日2010年9月29日 申請日期2008年8月18日 優(yōu)先權(quán)日2007年8月20日
發(fā)明者S·M·瑪卡盧索 申請人:快捷半導(dǎo)體有限公司