專利名稱：回轉(zhuǎn)率控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電路的輸出級(jí)，特別是涉及 一 種用于高速低功率傳送器 (transmitter)的回轉(zhuǎn)率(slew rate)控制電路。
背景技術(shù)：
移動(dòng)產(chǎn)業(yè)處理器接口 (Mobile Industry Processor Interface, MIPI)為一禾中高 速低功率序列收發(fā)機(jī)(transceiver)接口 ，用于提供高速低功率的移動(dòng)裝置(例如數(shù)字相 機(jī)、顯示器或其它可攜式裝置)之間的通訊。其物理層傳輸規(guī)范(D-PHY)更進(jìn)一步界定物 理層，裝置通過(guò)傳送器端及接收器端之間的鏈接(link)來(lái)傳輸高速數(shù)據(jù)。
回轉(zhuǎn)率(slew rate，SR)及輸出阻抗(R。ut)為MIPI眾多規(guī)范當(dāng)中的兩種。回轉(zhuǎn)率 是電路中信號(hào)的最大改變率。低回轉(zhuǎn)率會(huì)造成信號(hào)的失真。另一方面，傳送器(Tx)的輸出 阻抗必須盡可能的大，才能使傳送器(Tx)的操作不會(huì)受到外部負(fù)載的影響。 一般來(lái)說(shuō)，為 了設(shè)計(jì)一實(shí)用電路(例如上述MIPI低功率傳送器)，回轉(zhuǎn)率與輸出阻抗兩者之間必須達(dá)成 妥協(xié)。根據(jù)MIPI規(guī)范，對(duì)于具外部負(fù)載電容值0-70皮法拉(pF)的傳送器(Tx)，其回轉(zhuǎn)率 必須介于一特定范圍內(nèi)，且其輸出阻抗必須不小于一特定值。為了同時(shí)符合回轉(zhuǎn)率及輸出 阻抗的規(guī)范，通常會(huì)讓MIPI低功率傳送器的設(shè)計(jì)變得復(fù)雜且成本高。 圖1顯示傳統(tǒng)MIPI傳送器(Tx)的輸出級(jí)電路。圖式中的電容10及電阻12連接
于輸出端與輸入端之間，用于妥協(xié)地得到可接受的回轉(zhuǎn)率及輸出阻抗。然而，當(dāng)外部負(fù)載增
加時(shí)，傳送器的設(shè)計(jì)必然增大其輸出以維持回轉(zhuǎn)率，如此往往會(huì)同時(shí)減少其輸出阻抗。換句
話說(shuō)，回轉(zhuǎn)率及輸出阻抗通常會(huì)互相形成不利的影響，造成設(shè)計(jì)的困難。 鑒于傳統(tǒng)電路(例如MIPI傳送器)于設(shè)計(jì)時(shí)，無(wú)法使用簡(jiǎn)單電路而能有效地達(dá)成
回轉(zhuǎn)率及輸出阻抗之間的妥協(xié)，因此亟需提出一種高速接口電路，用于同時(shí)兼顧回轉(zhuǎn)率及
輸出阻抗。

發(fā)明內(nèi)容
鑒于上述，本發(fā)明的目的之一為提供一種不復(fù)雜且不昂貴的接口電路，使得電路 (例如低功率傳送器)的輸出級(jí)可以同時(shí)符合回轉(zhuǎn)率及輸出阻抗的規(guī)范。
根據(jù)本發(fā)明實(shí)施例，輸出阻抗緩沖器和回轉(zhuǎn)率緩沖器互相并聯(lián)，且輸出阻抗緩沖 器的輸出和回轉(zhuǎn)率緩沖器的輸出相加后，作為整個(gè)回轉(zhuǎn)率控制電路的輸出信號(hào)。邊緣探測(cè) 器探測(cè)輸入信號(hào)，用于控制輸出阻抗緩沖器及回轉(zhuǎn)率緩沖器。因此，當(dāng)處于上升或下降期 間，輸入信號(hào)主要通過(guò)回轉(zhuǎn)率緩沖器，此時(shí)，回轉(zhuǎn)率控制電路的輸出信號(hào)會(huì)上升或下降而趨 向于一預(yù)期電位的適當(dāng)比例；當(dāng)處于穩(wěn)定期間，輸入信號(hào)則僅通過(guò)輸出阻抗緩沖器，此時(shí)， 回轉(zhuǎn)率控制電路的輸出信號(hào)會(huì)維持于一高或低電位。由此，可同時(shí)符合回轉(zhuǎn)率及輸出阻抗 的規(guī)范(例如MIPI規(guī)范)。


圖1顯示傳統(tǒng)MIPI傳送器(Tx)的輸出級(jí)電路；
圖2顯示本發(fā)明實(shí)施例的回轉(zhuǎn)率控制電路的框圖；
圖3顯示圖2的回轉(zhuǎn)率控制電路的各個(gè)信號(hào)波形；
圖4示例本發(fā)明實(shí)施例的回轉(zhuǎn)率控制電路的電路圖；
圖5顯示圖4的回轉(zhuǎn)率控制電路的各個(gè)信號(hào)波形。
具體實(shí)施例方式
圖2顯示本發(fā)明實(shí)施例的回轉(zhuǎn)率控制電路20的框圖，圖3則顯示回轉(zhuǎn)率控制電路 20的各個(gè)信號(hào)波形。雖然本實(shí)施例的輸入信號(hào)(in)以方波為例，然而，其它種波形(例如 正弦波)也可適用?；剞D(zhuǎn)率控制電路20可使得電路(例如低功率傳送器)的輸出級(jí)能夠同 時(shí)符合回轉(zhuǎn)率及輸出阻抗的規(guī)范。雖然本實(shí)施例以移動(dòng)產(chǎn)業(yè)處理器接口 (MIPI)規(guī)范為例， 其為一種高速低功率序列收發(fā)機(jī)(transceiver)接口 ，以提供高速低功率移動(dòng)裝置之間的 通訊，然而，本發(fā)明也可適用于其它的收發(fā)器，及適用于一般電路的輸出級(jí)。
在本實(shí)施例中，回轉(zhuǎn)率控制電路20包含輸出阻抗(R。ut)緩沖器202，其符合MIPI 規(guī)范的輸出阻抗(R。ut)要求?；剞D(zhuǎn)率控制電路20還包含回轉(zhuǎn)率緩沖器204，其符合MIPI規(guī) 范的回轉(zhuǎn)率(SR)要求。輸出阻抗緩沖器202及回轉(zhuǎn)率緩沖器204互為并聯(lián)，其輸入端耦接 在一起以接收輸入信號(hào)(in)。輸出阻抗緩沖器202的輸出R及回轉(zhuǎn)率緩沖器204的輸出 SR相加作為回轉(zhuǎn)率控制電路20的輸出信號(hào)(out)。實(shí)踐中，可將輸出阻抗緩沖器202的輸 出端及回轉(zhuǎn)率緩沖器204的輸出端耦接在一起，即可達(dá)成輸出R及輸出SR的相加功能，并 不需使用真正的加法器206。 回轉(zhuǎn)率控制電路20還包含邊緣探測(cè)器208，用于探測(cè)輸入信號(hào)(in)的升緣及降 緣的轉(zhuǎn)態(tài)。在本實(shí)施例中，邊緣探測(cè)器208根據(jù)升、降緣而產(chǎn)生輸出阻抗致能(enable)信 號(hào)EN_R及回轉(zhuǎn)率致能信號(hào)EN_SR。輸出阻抗致能信號(hào)EN_R用于致能啟動(dòng)輸出阻抗緩沖器 202，而回轉(zhuǎn)率致能信號(hào)EN—SR則是用于致能啟動(dòng)回轉(zhuǎn)率緩沖器204。如圖3所示，當(dāng)輸入信 號(hào)(in)于升、降緣轉(zhuǎn)態(tài)時(shí)(例如時(shí)間tl至t2間)，回轉(zhuǎn)率致能信號(hào)EN—SR會(huì)于一段特定 期間內(nèi)變?yōu)槠鹱饔玫?active)或高電位。此特定期間的長(zhǎng)度，系選擇一段時(shí)間足以讓輸出 信號(hào)(out)上升或下降至預(yù)期電位的相當(dāng)比例(例如80% )。當(dāng)輸入信號(hào)(in)為穩(wěn)定時(shí) (例如時(shí)間t2至t3間)，輸出阻抗致能信號(hào)EN—R會(huì)變?yōu)槠鹱饔玫?active)或高電位。當(dāng) 輸入信號(hào)(in)于升、降緣轉(zhuǎn)態(tài)時(shí)(例如時(shí)間tl至t2間)，輸出阻抗致能信號(hào)EN—R可以為 起作用的狀態(tài)或者為不起作用的(inactive)狀態(tài)。在一實(shí)施例中，輸出阻抗致能信號(hào)EN_ R永遠(yuǎn)為起作用的狀態(tài)(如附圖中的標(biāo)號(hào)30所示)。在另一實(shí)施例中，僅當(dāng)回轉(zhuǎn)率致能信 號(hào)EN—SR為不起作用的(inactive)狀態(tài)或低電位時(shí)，輸出阻抗致能信號(hào)EN_R才會(huì)變?yōu)槠?作用的(active)或高電位(如附圖中的標(biāo)號(hào)32所示)。 根據(jù)圖3所示，當(dāng)探測(cè)到升緣時(shí)(例如時(shí)間tl)，回轉(zhuǎn)率緩沖器204被起作用的的 信號(hào)EN—SR所啟動(dòng)，使得輸入信號(hào)(in)主要通過(guò)回轉(zhuǎn)率緩沖器204，此時(shí)，回轉(zhuǎn)率緩沖器 204所提供的回轉(zhuǎn)率遠(yuǎn)大于輸出阻抗緩沖器202。在一實(shí)施例中，輸入信號(hào)(in)于時(shí)間tl 同時(shí)通過(guò)回轉(zhuǎn)率緩沖器204和輸出阻抗緩沖器202。在另一實(shí)施例中，輸入信號(hào)(in)于時(shí) 間tl僅通過(guò)回轉(zhuǎn)率緩沖器204。此時(shí)，回轉(zhuǎn)率緩沖器204的輸出SR會(huì)被拉高(pull high)，使得輸出信號(hào)(out)也跟著被拉高，這增大其回轉(zhuǎn)率，因而得以符合MIPI的規(guī)范。
接下來(lái)，于時(shí)間t2，信號(hào)EN_SR變?yōu)椴黄鹱饔玫?，因而關(guān)閉回轉(zhuǎn)率緩沖器204，使得回 轉(zhuǎn)率緩沖器204的輸出SR關(guān)閉或?yàn)楦咦杩?Hi-Z)。此時(shí)，輸出信號(hào)(in)僅通過(guò)輸出阻抗緩沖 器202，因此，輸出信號(hào)(out)將維持于高電位，其輸出阻抗足夠大，而得以符合MIPI的規(guī)范。
當(dāng)探測(cè)到降緣時(shí)(例如時(shí)間t3)，回轉(zhuǎn)率緩沖器204被起作用的的信號(hào)EN_SR再 次啟動(dòng)，使得輸入信號(hào)(in)主要通過(guò)回轉(zhuǎn)率緩沖器204。此時(shí)，回轉(zhuǎn)率緩沖器204的輸出 SR被拉低(pull low)，使得輸出信號(hào)(out)也跟著被拉低，這增大其回轉(zhuǎn)率，因而得以符合 MIPI的規(guī)范。 接下來(lái)，于時(shí)間t4，信號(hào)EN—SR再次變?yōu)椴黄鹱饔玫?，因而關(guān)閉回轉(zhuǎn)率緩沖器204， 使得回轉(zhuǎn)率緩沖器204的輸出SR關(guān)閉或?yàn)楦咦杩?Hi-Z)。此時(shí)，輸出信號(hào)(in)僅通過(guò)輸 出阻抗緩沖器202，因此，輸出信號(hào)(out)將維持于低電位，其輸出阻抗足夠大，而得以符合 MIPI的規(guī)范。 根據(jù)上述實(shí)施例，輸入信號(hào)(in)于上升/下降期間(例如時(shí)間tl至t2間)主要 會(huì)通過(guò)回轉(zhuǎn)率緩沖器204，因而可以符合MIPI對(duì)于回轉(zhuǎn)率的規(guī)范。接下來(lái)，輸入信號(hào)(in) 于穩(wěn)定期間(例如時(shí)間t2至t3間)僅通過(guò)輸出阻抗緩沖器202，因而可以符合MIPI對(duì)于 輸出阻抗的規(guī)范。 圖4示例本發(fā)明實(shí)施例的回轉(zhuǎn)率控制電路20A的電路圖，圖5則顯示回轉(zhuǎn)率控制 電路20A的各個(gè)信號(hào)波形。在本實(shí)施例中，回轉(zhuǎn)率控制電路20A包含輸出阻抗(R。ut)緩沖 器202A，其符合MIPI規(guī)范的輸出阻抗(R。ut)要求。輸出阻抗緩沖器202A包含p型晶體管 Rp及n型晶體管Rn，其串聯(lián)于正電源VDD與負(fù)電源Vss之間?；剞D(zhuǎn)率控制電路20A還包含回 轉(zhuǎn)率緩沖器204A，其符合MIPI規(guī)范的回轉(zhuǎn)率(SR)要求?；剞D(zhuǎn)率緩沖器204A包含p型晶體 管SRp及n型晶體管SRn，其串聯(lián)于正電源VDD與負(fù)電源Vss之間。輸出阻抗緩沖器202A及 回轉(zhuǎn)率緩沖器204A相互并聯(lián)于正電源VDD與負(fù)電源Vss之間。晶體管SRp及SRn的接點(diǎn)和 晶體管Rp及Rn的接點(diǎn)耦接在一起，作為輸出信號(hào)(out)。 回轉(zhuǎn)率控制電路20A還包含邊緣探測(cè)器208A，用于探測(cè)輸入信號(hào)(in)的升緣及 降緣的轉(zhuǎn)態(tài)。在本實(shí)施例中，邊緣探測(cè)器208A根據(jù)升、降緣而產(chǎn)生輸出阻抗致能(enable) 信號(hào)EN_R_H和EN_R_L(兩者分別連接至晶體管Rp和Rn)及產(chǎn)生回轉(zhuǎn)率致能信號(hào)EN_SR_H 和EN_SR_L(兩者分別連接至晶體管SRp和SRn)。輸出阻抗致能信號(hào)EN_R_H、EN_R_L共同 用于致能啟動(dòng)輸出阻抗緩沖器202A，而回轉(zhuǎn)率致能信號(hào)EN—SRJ1、EN—SILL則共同用于致能 啟動(dòng)回轉(zhuǎn)率緩沖器204A。 根據(jù)圖5所示，當(dāng)探測(cè)到升緣時(shí)(例如時(shí)間tl)，回轉(zhuǎn)率緩沖器204A被低(0)電位 的回轉(zhuǎn)率致能信號(hào)EN—SRJ1、EN—SILL所啟動(dòng)，使得輸出信號(hào)(out)被拉高。換句話說(shuō)，輸入 信號(hào)(in)經(jīng)由回轉(zhuǎn)率緩沖器204A而再生(regenerate)。此時(shí)，輸出阻抗緩沖器202A被 高(1)電位的輸出阻抗致能信號(hào)EN—RJ1(如附圖中的標(biāo)號(hào)50所示)及低(0)電位的信號(hào) EN—R—L所關(guān)閉。在另一實(shí)施例中，輸出阻抗緩沖器202A被低(0)電位的輸出阻抗致能信號(hào) EN_R_H (如附圖中的標(biāo)號(hào)52所示)及EN_R_L所啟動(dòng)。 接下來(lái)，于時(shí)間t2，回轉(zhuǎn)率緩沖器204A被高(1)電位的回轉(zhuǎn)率致能信號(hào)EN_SR_H 及低(0)電位的信號(hào)EN—SR—L所關(guān)閉，使得回轉(zhuǎn)率緩沖器204A為高阻抗(Hi-Z)。此時(shí)，輸 出阻抗緩沖器202A被低(0)電位的輸出阻抗致能信號(hào)EN_R_H及EN_R_L所啟動(dòng)，因而使得輸出信號(hào)(out)繼續(xù)被拉高。換句話說(shuō)，輸入信號(hào)(in)經(jīng)由輸出阻抗緩沖器202A而再生 (regenerate)。 當(dāng)探測(cè)到降緣時(shí)(例如時(shí)間t3)，回轉(zhuǎn)率緩沖器204A被高(1)電位的回轉(zhuǎn)率致能 信號(hào)EN—SRJ1及信號(hào)EN—SILL再次啟動(dòng)，使得輸出信號(hào)(out)被拉低(pull low)。此時(shí)，輸 出阻抗緩沖器202A被高(1)電位的輸出阻抗致能信號(hào)EN—RJ1(如附圖中的標(biāo)號(hào)50所示) 及低(0)電位EN—R—L所關(guān)閉。在另一實(shí)施例中，輸出阻抗緩沖器202A被低(0)電位的輸 出阻抗致能信號(hào)EN_R_H(如附圖中的標(biāo)號(hào)52所示)及EN_R_L所啟動(dòng)。
接下來(lái)，于時(shí)間t4，回轉(zhuǎn)率緩沖器204A被高(1)電位的回轉(zhuǎn)率致能信號(hào)EN_SR_H 及低(0)電位的信號(hào)EN—SR—L所關(guān)閉，使得回轉(zhuǎn)率緩沖器204A為高阻抗(Hi-Z)。此時(shí)，輸 出阻抗緩沖器202A被高(1)電位的輸出阻抗致能信號(hào)EN_R_H及EN_R_L所啟動(dòng)，因而使得 輸出信號(hào)(out)繼續(xù)被拉低。 在本實(shí)施例中，必須避免回轉(zhuǎn)率緩沖器204A同時(shí)接收低(0)電位的回轉(zhuǎn)率致能信 號(hào)EN_SR_H及高(1)電位的信號(hào)EN_SR_L，因而造成VDD與Vss之間的短路。另外，也必須避 免輸出阻抗緩沖器202A同時(shí)接收低(0)電位的輸出阻抗致能信號(hào)EN—RJ1及高(1)電位的 信號(hào)EN_R_L，因而造成VDD與Vss之間的短路。 以下表一將輸入信號(hào)(in)、輸出信號(hào)(out)、各個(gè)致能信號(hào)、輸出阻抗緩沖器202A 及回轉(zhuǎn)率緩沖器204A于各個(gè)時(shí)間的狀態(tài)作一總結(jié)。
表一
tlt2t3t4
in升緣高電位降緣低電位
R。ut緩沖器關(guān)閉，Hi-Z 或 啟動(dòng)，拉高啟動(dòng)，拉高關(guān)閉，Hi-Z 或 啟動(dòng)，拉低啟動(dòng)，拉低
EN—R—H1/0011
EN—R—L0/0001
SR緩沖器啟動(dòng)，拉高關(guān)閉，Hi-Z啟動(dòng)，拉低關(guān)閉，Hi-Z
EN—SR—H0111
EN—SR—L0010
out上升高電位降低低電位 根據(jù)上述實(shí)施例，輸入信號(hào)(in)于上升/下降期間(例如時(shí)間tl至t2間)主要會(huì)通過(guò)回轉(zhuǎn)率緩沖器204A，因而可以符合MIPI對(duì)于回轉(zhuǎn)率的規(guī)范。接下來(lái)，輸入信號(hào)(in)于穩(wěn)定期間(例如時(shí)間t2至t3間)僅通過(guò)輸出阻抗緩沖器202A，因而可以符合MIPI對(duì)于輸出阻抗的規(guī)范。 以上所述僅為本發(fā)明的優(yōu)選實(shí)施例而已，并非用于限定本發(fā)明的權(quán)利要求的范圍；凡其它未脫離發(fā)明所揭示的精神下所完成的等效改變或修飾，均應(yīng)包含在下述的權(quán)利要求的范圍內(nèi)。
權(quán)利要求
一種回轉(zhuǎn)率控制電路，包含輸出阻抗緩沖器；回轉(zhuǎn)率緩沖器，與所述輸出阻抗緩沖器并聯(lián)；及邊緣探測(cè)器，其探測(cè)輸入信號(hào)，用于控制所述輸出阻抗緩沖器及所述回轉(zhuǎn)率緩沖器；由此，當(dāng)處于上升或下降期間，所述輸入信號(hào)主要通過(guò)所述回轉(zhuǎn)率緩沖器；當(dāng)處于穩(wěn)定期間，所述輸入信號(hào)僅通過(guò)所述輸出阻抗緩沖器。
2. 如權(quán)利要求1所述的回轉(zhuǎn)率控制電路，其中上述輸出阻抗緩沖器的輸出和回轉(zhuǎn)率緩 沖器的輸出相加后，作為所述回轉(zhuǎn)率控制電路的輸出信號(hào)。
3. 如權(quán)利要求2所述的回轉(zhuǎn)率控制電路，當(dāng)處于上升或下降期間時(shí)，上述回轉(zhuǎn)率控制 電路的輸出信號(hào)會(huì)上升或下降而趨向于預(yù)期電位的適當(dāng)比例；當(dāng)處于穩(wěn)定期間時(shí)，上述回 轉(zhuǎn)率控制電路的輸出信號(hào)會(huì)維持于高或低電位。
4. 如權(quán)利要求1所述的回轉(zhuǎn)率控制電路，當(dāng)處于上升或下降期間時(shí)，上述的輸入信號(hào) 還通過(guò)所述輸出阻抗緩沖器。
5. 如權(quán)利要求1所述的回轉(zhuǎn)率控制電路，其中上述回轉(zhuǎn)率控制電路的輸出阻抗及回轉(zhuǎn) 率符合移動(dòng)產(chǎn)業(yè)處理器接口規(guī)范。
6. 如權(quán)利要求1所述的回轉(zhuǎn)率控制電路，其中上述輸出阻抗緩沖器的輸出阻抗大于所 述回轉(zhuǎn)率緩沖器的輸出阻抗，且所述回轉(zhuǎn)率緩沖器的回轉(zhuǎn)率大于所述輸出阻抗緩沖器的回 轉(zhuǎn)率。
7. 如權(quán)利要求1所述的回轉(zhuǎn)率控制電路，其中上述邊緣探測(cè)器根據(jù)所述輸入信號(hào)的 升、降緣轉(zhuǎn)態(tài)，產(chǎn)生至少一輸出阻抗致能信號(hào)以啟動(dòng)所述輸出阻抗緩沖器，并產(chǎn)生至少一回 轉(zhuǎn)率致能信號(hào)以啟動(dòng)所述回轉(zhuǎn)率緩沖器。
8. 如權(quán)利要求7所述的回轉(zhuǎn)率控制電路，當(dāng)處于穩(wěn)定期間時(shí)，上述輸出阻抗致能信號(hào) 啟動(dòng)所述輸出阻抗緩沖器；當(dāng)處于上升或下降期間時(shí)，上述回轉(zhuǎn)率致能信號(hào)啟動(dòng)所述回轉(zhuǎn) 率緩沖器，且上述輸出阻抗致能信號(hào)還啟動(dòng)所述輸出阻抗緩沖器。
9. 一種回轉(zhuǎn)率控制電路，包含輸出阻抗緩沖器，其包含P型晶體管及n型晶體管，其串聯(lián)于正電源與負(fù)電源之間； 回轉(zhuǎn)率緩沖器，與所述輸出阻抗緩沖器并聯(lián)，所述回轉(zhuǎn)率緩沖器包含P型晶體管及n型晶體管，其串聯(lián)于所述正電源與所述負(fù)電源之間；及邊緣探測(cè)器，其探測(cè)輸入信號(hào)，用于控制所述輸出阻抗緩沖器及所述回轉(zhuǎn)率緩沖器； 由此，當(dāng)處于上升或下降期間，所述輸入信號(hào)通過(guò)所述回轉(zhuǎn)率緩沖器而再生；當(dāng)處于穩(wěn)定期間，所述輸入信號(hào)僅通過(guò)所述輸出阻抗緩沖器而再生。
10. 如權(quán)利要求9所述的回轉(zhuǎn)率控制電路，當(dāng)處于上升或下降期間時(shí)，上述回轉(zhuǎn)率控制 電路的輸出信號(hào)會(huì)被拉高或拉低而趨向于預(yù)期電位的適當(dāng)比例；當(dāng)處于穩(wěn)定期間時(shí)，上述 回轉(zhuǎn)率控制電路的輸出信號(hào)會(huì)維持于高或低電位。
11. 如權(quán)利要求9所述的回轉(zhuǎn)率控制電路，當(dāng)處于上升或下降期間時(shí)，上述的輸入信號(hào) 還通過(guò)所述輸出阻抗緩沖器而再生。
12. 如權(quán)利要求9所述的回轉(zhuǎn)率控制電路，其中上述回轉(zhuǎn)率控制電路的輸出阻抗及回 轉(zhuǎn)率符合移動(dòng)產(chǎn)業(yè)處理器接口規(guī)范。
13. 如權(quán)利要求9所述的回轉(zhuǎn)率控制電路，其中上述輸出阻抗緩沖器的輸出阻抗大于所述回轉(zhuǎn)率緩沖器的輸出阻抗，且所述回轉(zhuǎn)率緩沖器的回轉(zhuǎn)率大于所述輸出阻抗緩沖器的 回轉(zhuǎn)率。
14. 如權(quán)利要求9所述的回轉(zhuǎn)率控制電路，其中上述邊緣探測(cè)器根據(jù)所述輸入信號(hào)的 升、降緣轉(zhuǎn)態(tài)，產(chǎn)生至少二輸出阻抗致能信號(hào)以分別啟動(dòng)所述輸出阻抗緩沖器的P型晶體 管及n型晶體管；并產(chǎn)生至少二回轉(zhuǎn)率致能信號(hào)以分別啟動(dòng)所述回轉(zhuǎn)率緩沖器的P型晶體 管及n型晶體管。
15. 如權(quán)利要求14所述的回轉(zhuǎn)率控制電路，當(dāng)處于穩(wěn)定期間時(shí)，上述輸出阻抗致能信 號(hào)啟動(dòng)所述輸出阻抗緩沖器；當(dāng)處于上升或下降期間時(shí)，上述回轉(zhuǎn)率致能信號(hào)啟動(dòng)所述回 轉(zhuǎn)率緩沖器，且上述輸出阻抗致能信號(hào)還啟動(dòng)所述輸出阻抗緩沖器。
全文摘要
一種回轉(zhuǎn)率控制電路。輸出阻抗緩沖器和回轉(zhuǎn)率緩沖器互相并聯(lián)。邊緣探測(cè)器探測(cè)輸入信號(hào)，用于控制輸出阻抗緩沖器及回轉(zhuǎn)率緩沖器。當(dāng)處于上升或下降期間，輸入信號(hào)主要通過(guò)回轉(zhuǎn)率緩沖器；當(dāng)處于穩(wěn)定期間，輸入信號(hào)則僅通過(guò)輸出阻抗緩沖器。由此，可同時(shí)符合回轉(zhuǎn)率及輸出阻抗的規(guī)范。
文檔編號(hào)H03K19/003GK101783671SQ20091000271
公開(kāi)日2010年7月21日 申請(qǐng)日期2009年1月19日 優(yōu)先權(quán)日2009年1月19日
發(fā)明者張耀光, 林烈萩 申請(qǐng)人:奇景光電股份有限公司