專利名稱：相位檢測器、相位比較器、以及時鐘同步設備的制作方法
技術領域：
本發(fā)明涉及一種用于檢測比較時鐘的相位相對于參考時鐘的相位的偏移 (shift)的相位檢測器、 一種用于檢測相位延遲和相位超前的相位比較器、 以及一種用于將比較時鐘的相位和參考時鐘的相位同步的時鐘同步設備。
背景技術：
由時鐘同步系統(tǒng)中的鎖相環(huán)(下文中稱為"PLL")和延遲鎖定環(huán)(下 文中稱為"DLL")代表的時鐘生成器是保持外部數(shù)據(jù)(外部時鐘)和內部 時鐘之間的同步必不可少的元件電路。該時鐘生成器在構造穩(wěn)定的時鐘同步 系統(tǒng)以便利用該時鐘生成器精確地調整外部時鐘和內部時鐘之間的相位關系 方面一及為重要。
圖8是被示出為時鐘生成器的示例的數(shù)字系統(tǒng)中的DLL的結構的框圖。 該DLL包括相位比較器1,其比較外部時鐘CLKEXT和內部時鐘CLKINT 之間的相位差；力口/減(up/down)計數(shù)器(下文中稱為"計數(shù)器")2,其根 據(jù)來自相位比較器1的輸出信號UP和DN來控制延遲時間；以及延遲線3 和時鐘驅動器4，它們執(zhí)行延遲時間的調整。
圖9是配置延遲線的延遲單元的示例的電路圖。延遲單元包括反相器 INV1、 INV2和INV3、開關SW1和SW2、以及電容器Cl和C2。在該延遲 線中，根據(jù)來自圖8中所示的計數(shù)器2的輸出信號n比特的電平，切換電容 器Cl和C2到延遲線的連接以及電容器Cl和C2從延遲線的斷開，由此實現(xiàn) 延遲量的調整。
圖IO是數(shù)字DLL的時序圖。參照此時序圖說明相位調整的操作原理。1),信號DN處于"H"電平，圖8中所示的計數(shù)器2減計數(shù)，用于延遲調 整的電容器(圖9中所示的電容器Cl和C2) —個接一個地從延遲線斷開， 并且外部時鐘CLKEXT和內部時鐘CLKINT之間的相位差縮小。
反之，當內部時鐘CLKINT超前(overtake )外部時鐘CLKEXT時(圖 10中所示的時段2),信號UP處于"H"電平，圖8中所示的計數(shù)器2增計 數(shù)，用于延遲調整的電容器(圖9中所示的電容器C1和C2) —個接一個地 連接到延遲線，并且外部時鐘CLKEXT和內部時鐘CLKINT之間的相位差縮
利用上面說明的配置和操作，明顯地使得外部時鐘CLKEXT和內部時鐘 CLKINT之間的相位差接近于零。使得該相位差接近于零的精度實質上取決 于相位比較器1的精度。換言之，為了設計高度精確的時鐘生成器，需要設 計能夠高度精確地檢測外部時鐘CLKEXT和內部時鐘CLKINT之間的相位差 的相位比較器1。
圖11是用于說明以往的相位比較器的圖示。圖12是用于說明該以往的 相位比較器的輸入和輸出波形的圖示。如圖11中所示，在該以往的相位比較 器中，使用D型觸發(fā)器(下文中稱為"DFF")。將內部時鐘CLKINT連接 作為數(shù)據(jù)信號D,將外部時鐘CLKEXT連接作為時鐘信號CK。將信號UP 連接到正相輸出Q，將信號DN連接到反相輸出Qb。
信號DN處于"H"電平。當內部時鐘CLKINT相對于外部時鐘CLKEXT超 前時，信號UP處于"H，，電平。因此，看到實現(xiàn)了相位比較器的功能。在此 結構中，縮小DFF的死區(qū)(dead zone)直接導致相位差檢測精度的增加。因 此，可以通過使用以高速度響應并且具有窄死區(qū)的動態(tài)DFF來提高相位檢測 的精度。
圖13是動態(tài)DFF的示例的電路圖。該電路是真實信號(true signal)相 位時鐘(下文中稱為"TSPC，， ) DFF。僅利用正相時鐘來激勵動態(tài)DFF,以 便實現(xiàn)高速度和窄死區(qū)。
DFF包括第一鎖存器電路L1，其包括第一 p溝道晶體管Pl、第二p 溝道晶體管P2、和第一n溝道晶體管Nl;第二鎖存器電路L2，其包括第三 p溝道晶體管P3、第二n溝道晶體管N2、和第三n溝道晶體管N3;第三鎖存器電路L3，其包括第四p溝道晶體管P4、第四n溝道晶體管N4、和第五 n溝道晶體管N5;以及反相器INV 4。
將數(shù)據(jù)信號D連接到第一 p溝道晶體管Pl和第一 n溝道晶體管Nl的柵 極。將時鐘信號CK連接到第二p溝道晶體管P2、第三p溝道晶體管P3、第 三n溝道晶體管N3、以及第四n溝道晶體管N4的柵極。
將第一鎖存器電路L1的輸出信號NC連接到第二 n溝道晶體管N2的柵 極。將第二鎖存器電路L2的輸出信號X連接到第四p溝道晶體管P4和第五 n溝道晶體管N5的柵極。
圖14是捕獲DFF的數(shù)據(jù)信號D的"L"電平的時序圖。當數(shù)據(jù)信號D 和時鐘信號CK改變?yōu)?L"電平時，內部節(jié)點NC改變?yōu)?H"電平。響應 于此，第二n溝道晶體管N2導通，并且內部節(jié)點A也改變?yōu)?H"電平。
當時鐘信號CK改變?yōu)?H"電平時，內部節(jié)點NC改變?yōu)楦≈脿顟B(tài)。由 于在此定時第三n溝道晶體管N3導通，因此內部節(jié)點A改變?yōu)?L"電平。 受由第二 n溝道晶體管N2的柵極電容引起的耦合的影響，浮置狀態(tài)下的內 部節(jié)點NC的電平下降。因此，第二n溝道晶體管N2的跨導gm下降，內部 節(jié)點X中的信號改變變慢，并且在時鐘信號CK的上升定時和"L"輸出之 間發(fā)生延遲。
將直至內部節(jié)點NC響應于數(shù)據(jù)信號D的上升而改變?yōu)?L"電平并且 第二 n溝道晶體管N2截止的時間、以及從時鐘信號CK的上升直至內部節(jié)點 X改變?yōu)?L"電平的時間之間的差視為數(shù)據(jù)保持時間的極限(margin)。因 此，數(shù)據(jù)保持時間的極限被內部節(jié)點NC響應于時鐘信號CK的上升而下降 到中間電平所降低(spoil)。換言之，高速度和窄死區(qū)的性能被內部的浮置 節(jié)點的存在而降低。
在以往，作為TSPC-DFF的改進的示例，公開了一種技術，其將用于下 拉(pull-down)的n溝道晶體管連接到內部節(jié)點NC，并且利用通過將時鐘 信號CK延遲所獲得的信號來控制該n溝道晶體管的柵極電平(參見 JP-A-2005陽318479)。
如圖11所示，當簡單地通過一個DFF來實現(xiàn)相位比較器時，如果DFF 的死區(qū)寬度減少到比可由圖9中所示的延遲單元控制的延遲時間短，則DFF 重復增計數(shù)和減計數(shù)，并且未鎖定相位。因此，難以過多地(more than necessary)縮小DFF自身的死區(qū)寬度。從這樣的角度看，也使用圖15中所
9示的相位比較器。在該相位比較器中，UP(或者DOWN)為"H"的時段對應于相位差。當UP和DOWN兩者上升時，觸發(fā)器復位，并且UP和DOWN兩者下降(參見圖16)。

發(fā)明內容
然而，即使使用JP-A-2005-318479中公開的技術，在時鐘信號CK被延遲的時間期間，內部節(jié)點NC終究也處于浮置狀態(tài)。因此，高速度和窄死區(qū)的性能被降低的問題未被解決。
在JP-A-2005-318479中公開的觸發(fā)器電路中，雖然將延遲時鐘輸入到第六n溝道晶體管N6，但是將普通時鐘(未經延遲的時鐘)輸入到第二 p溝道晶體管P2。因此，在時鐘從"L，，電平改變?yōu)?H"電平之后、直至延遲時鐘從"L"電平改變?yōu)?H"電平為止，節(jié)點N1保持浮置。
可以想到將延遲時鐘也輸入到第二p溝道晶體管P2。然而，在此情況下，當普通時鐘從"H"電平改變?yōu)?L"電平時，節(jié)點Nl的預充電時間降低。因此，很可能當以較高頻率激勵節(jié)點Nl時，預充電變得不足以導致誤動作(malfimction)。
該相位比較器被廣泛使用于模擬類型的DLL中。當將該相位比較器應用于數(shù)字DLL時，也需要縮小作為用于捕獲UP (或者DOWN)脈沖的下一級電路的計數(shù)器的死區(qū)。當UP和DOWN兩者上升時，觸發(fā)器復位，并且UP和DOWN兩者下降。然而，實際上，由于直至觸發(fā)器復位為止需要有限的時間，因此，存在兩個輸出都瞬時上升的時段。因此，作為下一級電路的計數(shù)器導致誤動作。
因此，期望提供一種具有窄死區(qū)、能夠以高速度操作、并且適用于能夠穩(wěn)定地操作的相位比較器的觸發(fā)器電路。
還期望提供一種能夠在時鐘被同步時確實鎖定相位而不影響下一級的計數(shù)器的相位比較器來作為在時鐘同步系統(tǒng)中使用的相位比較器。
根據(jù)本發(fā)明的實施例，提供了一種觸發(fā)器電路，其包括第一鎖存器電路，其接收數(shù)據(jù)信號和通過僅將時鐘信號的上升延遲而獲得的上升延遲時鐘
第 一節(jié)點的信號，并且根據(jù)上升延遲時鐘信號的上升而降低第 一節(jié)點的信號；第二鎖存器電路，其接收第一節(jié)點的信號和時鐘信號的輸入，并且在第一節(jié)點的信號上升的狀態(tài)下在時鐘信號下降的定時降低第二節(jié)點的信號；第三鎖
存器電路，其接收第二節(jié)點的信號和時鐘信號的輸入，并且在時鐘信號上升
的狀態(tài)下生成用于維持數(shù)據(jù)信號的輸出信號；以及下拉電路，其利用上升延 遲時鐘信號下拉第一節(jié)點的信號。
根據(jù)該實施例，由于在第一節(jié)點中提供下拉電路，因此，可以抑制第一 節(jié)點的浮置時段的發(fā)生。另外，由于將用于僅延遲上升的信號供給下拉電路 和第一鎖存器電路，因此下降未被延遲，并且可以抑制第一節(jié)點的預充電時
間的損失。
觸發(fā)器電路是這樣的觸發(fā)器電路，其中，將受時鐘控制的反相器電路連 接到第二節(jié)點。這使得可以防止第二節(jié)點的浮置。
第 一 鎖存器電路包括串聯(lián)連無的第一 p溝道晶體管、第二 P溝道晶體管、 以及第一 n溝道晶體管。將數(shù)據(jù)信號輸入到第一 p溝道晶體管和第一 n溝道 晶體管的柵極。將上升延遲時鐘信號輸入到第二p溝道晶體管的柵極。
第二鎖存器電路包括串聯(lián)連接的第三p溝道晶體管、第二n溝道晶體管、
以及第三n溝道晶體管。將時鐘信號輸入到第三p溝道晶體管和第三n溝道 晶體管的柵極。將第 一節(jié)點的信號輸入到第二 n溝道晶體管的柵極。
第三鎖存器電路包括串聯(lián)連接的第四p溝道晶體管、第四n溝道晶體管、 以及第五n溝道晶體管。將第二節(jié)點的信號輸入到第四p溝道晶體管和第五 n溝道晶體管的柵極。將時鐘信號輸入到第四n溝道晶體管的柵極。
下拉電路包括第六n溝道晶體管。將上升延遲時鐘信號輸入到第六n溝 道晶體管的柵極。將第一節(jié)點連接到第六n溝道晶體管的源極。
受時鐘控制的反相器電路包括串聯(lián)連接的第五p溝道晶體管、第六p溝 道晶體管、第七n溝道晶體管、以及第八n溝道晶體管。將第一節(jié)點的信號 輸入到第五p溝道晶體管的柵極。將第二節(jié)點的信號經由反相器輸入到第六 p溝道晶體管和第七n溝道晶體管的柵極。將時鐘信號輸入到第八n溝道晶 體管的柵極。
根據(jù)本發(fā)明的另一實施例，提供了一種相位檢測器，其包括第一相位 比較單元，其檢測比較時鐘的相位相對于參考時鐘的相位的偏移；第二相位 比較單元，其在參考時鐘和比較時鐘之一被延遲或超前預定時間的狀態(tài)下， 檢測該比較時鐘的相位和該參考時鐘的相位的偏移；以及AND單元，其將第 一相位比較單元的輸出和第二相位比較單元的輸出的"AND (與)"輸出作為相移的檢測結果。
根據(jù)實施例，第二相位比較單元中的相移的檢測結果是在相對于第 一相位比較單元中的相移的檢測結果延遲或者超前預定時間的狀態(tài)下的檢測結
果。因此，來自AND單元的輸出在相移從延遲改變?yōu)槌盎蛘邚某案淖優(yōu)檠舆t的階段改變?yōu)?L"電平。相移的檢測結果可以被固定。
根據(jù)本發(fā)明的另一實施例，提供了一種相位比較器，其包括延遲相位檢測單元，其檢測比較時鐘的相位相對于參考時鐘的相位的延遲；以及超前相位;險測單元，其檢測比較時鐘的相位相對于參考時鐘的相位的超前。延遲相位檢測單元包括第一相位比較單元，其檢測比較時鐘的相位相對于參考時鐘的相位的延遲；第二相位比較單元，其在參考時鐘和比較時鐘之一被延遲或超前預定時間的狀態(tài)下，檢測該比較時鐘的相位相對于該參考時鐘的相位的延遲；以及第一AND單元，其將第一相位比較單元的輸出和第二相位比較單元的輸出的"AND (與)"輸出作為相位延遲的檢測結果。超前相位檢測單元包括第三相位比較單元，其檢測比較時鐘的相位相對于參考時鐘的相位的超前；第四相位比較單元，其在參考時鐘和比較時鐘之一被延遲或超前預定時間的狀態(tài)下，檢測該比較時鐘的相位相對于該參考時鐘的相位的超前；以及第二AND單元，其將第三相位比較單元的輸出和第四相位比較單元的輸出的"AND (與)"輸出作為相位超前的檢測結果。
根據(jù)該實施例，當延遲相位檢測單元和超前相位檢測單元檢測相位的延遲或者超前時，在延遲相位檢測單元中，第二相位比較單元中的相位延遲的檢測結果是這樣的檢測結果，即在相對于第一相位比較單元中的相位延遲的檢測結果延遲或者超前預定時間的狀態(tài)下的檢測結果。在超前相位檢測單元中，第四相位比較單元中的相位超前的檢測結果是這樣的檢測結果，即在相對于第三相位比較單元中的相位超前的檢測結果延遲或者超前預定時間的狀態(tài)下的檢測結果。因此，來自第一 AND單元的輸出或者來自第二 AND單元的輸出在相移從延遲改變?yōu)槌盎蛘邚某案淖優(yōu)檠舆t的階段改變?yōu)?L"電平。相移的檢測結果可以被固定。
根據(jù)本發(fā)明的另一實施例，提供了一種相位比較器，其包括第一相位比較單元，其檢測比較時鐘的相位相對于參考時鐘的相位的偏移，并且在相位延遲和相位超前時輸出相反相位的信號；第二相位比較單元，其在參考時鐘和比較時鐘之一被延遲或超前預定時間的狀態(tài)下，檢測該比較時鐘的相位
12相對于該參考時鐘的相位的延遲；第三相位比較單元，其在參考時鐘和比較
時鐘之一被延遲或超前預定時間的狀態(tài)下，檢測該比較時鐘的相位相對于該
參考時鐘的相位的超前；第一AND單元，其將第一相位比較單元的相位延遲 的輸出和第二相位比較單元的輸出的"AND (與)"輸出作為相位延遲的檢 測結果；以及第二AND單元，其將第一相位比較單元的相位超前的輸出和第 三相位比較單元的輸出的"AND (與)"輸出作為相位超前的檢測結果。
根據(jù)該實施例，當相位比較器檢測相位的延遲或者超前時，第二相位比 較單元中的相位延遲的檢測結果是這樣的檢測結果，即在相對于第一相位 比較單元中的相位延遲的檢測結果延遲或者超前預定時間的狀態(tài)下的檢測結 果。第三相位比較單元中的相位超前的檢測結果是這樣的檢測結果，即在 相對于第一相位比較單元中的相位超前的^r測結果延遲或者超前預定時間的 狀態(tài)下的檢測結果。因此，來自第一 AND單元的輸出或者來自第二 AND單 元的輸出在相移從延遲改變?yōu)槌盎蛘邚某案淖優(yōu)檠舆t的階段改變?yōu)?L" 電平。相移的^r測結果可以被固定。
根據(jù)本發(fā)明的另一實施例，提供了一種時鐘同步設備，其將參考時鐘的 相位和比較時鐘的相位同步，該時鐘同步設備包括相位比較器，其檢測比 較時鐘的相位相對于參考時鐘的相位的延遲和超前；加/減計數(shù)器，其基于來 自相位比較器的檢測結果輸出計數(shù)值；以及延遲線，其基于從加/減計數(shù)器輸 出的計數(shù)值調整多個延遲元件的介入(intervention)量，并且調整比較時鐘 的延遲元件的延遲量。該相位比較器包括延遲相位檢測單元以及超前相位檢 測單元，所述延遲相位檢測單元包括第一相位比較單元，其檢測比較時鐘 的相位相對于參考時鐘的相位的延遲；第二相位比較單元，其在參考時鐘和 比較時鐘之一被延遲或超前最小延遲時間的狀態(tài)下，檢測該比較時鐘的相位 相對于該參考時鐘的相位的延遲；以及第一AND單元，其將第一相位比較單 元的輸出和第二相位比較單元的輸出的"AND (與)"輸出作為相位延遲的 才全測結果。所述超前相位;險測單元包括第三相位比較單元，其一全測比較時 鐘的相位相對于參考時鐘的相位的超前；第四相位比較單元，其在參考時鐘 和比較時鐘之一被延遲或超前最小延遲時間的狀態(tài)下，檢測該比較時鐘的相 位相對于該參考時鐘的相位的超前；以及第二AND單元，其將第三相位比較 單元的輸出和第四相位比較單元的輸出的"AND (與)"輸出作為相位超前 的檢測結果。根據(jù)該實施例，當時鐘同步設備將參考時鐘和比較時鐘同步時，在延遲相位檢測單元中，第二相位比較單元中的相位延遲的檢測結果是這樣的檢測結果，即在相對于第一相位比較單元中的相位延遲的檢測結果延遲或者超前最小延遲時間的狀態(tài)下的檢測結果。在超前相位檢測單元中，第四相位比
較單元中的相位超前的檢測結果是這樣的檢測結果，即在相對于第三相位比較單元中的相位超前的檢測結果延遲或者超前最小延遲時間的狀態(tài)下的檢測結果。因此，來自第一 AND單元的輸出或者來自第二AND單元的輸出在相移從延遲改變?yōu)槌盎蛘邚某案淖優(yōu)檠舆t的階段改變?yōu)?L"電平。可以將相移固定在延遲元件的最小延遲時間內的狀態(tài)下。
根據(jù)本發(fā)明的另一實施例，提供了一種時鐘同步設備，其將參考時鐘的相位和比較時鐘的相位同步，該時鐘同步設備包括相位比較器，其檢測比較時鐘的相位相對于參考時鐘的相位的延遲和超前；加/減計數(shù)器，其基于來自相位比較器的檢測結果輸出計數(shù)值；以及延遲線，其基于從加/減計數(shù)器輸出的計數(shù)值調整多個延遲元件的介入量，并且調整比較時鐘的延遲元件的延遲量。該相位比較器包括第一相位比較單元，其檢測比較時鐘的相位相對于參考時鐘的相位的偏移，并且在相位延遲和相位超前時輸出相反相位的信
號；第二相位比較單元，其在參考時鐘和比較時鐘之一被延遲或超前最小延遲時間的狀態(tài)下，檢測該比較時鐘的相位相對于該參考時鐘的相位的延遲；第三相位比較單元，其在參考時鐘和比較時鐘之一被延遲或超前最小延遲時間的狀態(tài)下，檢測該比較時鐘的相位相對于該參考時鐘的相位的超前；第一AND單元，其將第一相位比較單元的相位延遲的輸出和第二相位比較單元的輸出的"AND (與)，，輸出作為相位延遲的檢測結果；以及第二AND單元，其將第一相位比較單元的相位超前的輸出和第三相位比較單元的輸出的"AND (與)"輸出作為相位超前的檢測結果。
根據(jù)該實施例，當時鐘同步設備將參考時鐘和比較時鐘同步時，第二相位比較單元中的相位延遲的檢測結果是這樣的檢測結果，即在相對于第一相位比較單元中的相位延遲的檢測結果延遲或者超前最小延遲時間的狀態(tài)下的檢測結果。第三相位比較單元中的相位超前的檢測結果是這樣的檢測結果，即在相對于第一相位比較單元中的相位超前的檢測結果延遲或者超前最小延遲時間的狀態(tài)下的檢測結果。因此，來自第一 AND單元的輸出或者來自第二 AND單元的輸出在相移從延遲改變?yōu)槌盎蛘邚某案淖優(yōu)檠舆t的階段
14改變?yōu)?L"電平?？梢詫⑾嘁乒潭ㄔ谘舆t元件的最小延遲時間內的狀態(tài)下。 根據(jù)這些實施例，在觸發(fā)器電路中，死區(qū)被縮小，并且可能進行高速度
操作?？梢耘渲媚軌蚍€(wěn)定操作的相位比較器。
根據(jù)這些實施例，可以提供一種在時鐘被同步時能夠確實鎖定相位而不
影響下一級的計數(shù)器的相位比較器來作為用于時鐘同步系統(tǒng)的相位比較器。


圖1是用于說明根據(jù)本發(fā)明的實施例的相位檢測器的電路圖； 圖2是用于說明采用根據(jù)該實施例的相位檢測器的相位比較器的結構示 例(1)的電^各圖3是用于說明采用根據(jù)該實施例的相位檢測器的相位比較器的結構示 例(2)的電路圖4是用于說明適于在根據(jù)該實施例的相位檢測器和相位比較器中使用 的觸發(fā)器電路的電路圖5是上升延遲電路的示例的電路圖6是用于說明觸發(fā)器電路的操作原理的時序圖7是將根據(jù)該實施例的相位比較器應用于顯示設備的示例的框圖8是作為時鐘發(fā)生器的示例的數(shù)字系統(tǒng)中的DLL的結構的框圖9是配置延遲線的延遲單元的示例的電路圖IO是數(shù)字DLL的時序圖ll是用于說明以往的相位比較器的圖示；
圖13是動態(tài)DFF的示例的電路圖14是在捕獲DFF的數(shù)據(jù)信號D的"L"電平時的時序圖15是用于說明以往的相位比較器的另一示例的圖示；以及
圖16是以往的相位比較器的該另 一示例的輸入和輸出波形的圖示。
具體實施例方式
下面參照

本發(fā)明的實施例。 觸發(fā)器電路在根據(jù)該實施例的相位檢測器和相位比較器中，可以檢測相位的延遲和超前，抑制交替地重復延遲和超前的諧振操作，并且確實鎖定相位。因此，可以應用能夠以高速度操作并且具有窄死區(qū)的觸發(fā)器電路。下面說明適于在根據(jù)該實施例的相位檢測器和相位比較器中使用的觸發(fā)器電路。
將根據(jù)該實施例的觸發(fā)器電路應用為例如圖8中所示的數(shù)字系統(tǒng)的DLL中的相位比較器l。該DLL包括相位比較器l,其比較外部時鐘CLKEXT和內部時鐘CLKINT之間的相位差；計數(shù)器2,其利用來自相位比較器l的輸出信號UP和DN來控制延遲時間；以及延遲線3和時鐘驅動器4,它們執(zhí)行延遲時間的調整。
該延遲線包括延遲單元，該延遲單元包括圖9中所示的反相器INV1、INV2和INV3、開關SW1和SW2、以及電容器Cl和C2。通過根據(jù)來自圖8中所示的計數(shù)器2的輸出信號n比特的電平來切換電容器Cl和C2到延遲線的連接以及電容器C1和C2從延遲線的斷開，從而實現(xiàn)延遲量的調整。
信號DN處于"H"電平，計數(shù)器2減計數(shù)，用于延遲調整的電容器(圖9中所示的電容器Cl和C2) —個接一個地從延遲線斷開，并且外部時鐘CLKEXT和內部時鐘CLKINT之間的相位差縮小。
反之，當內部時鐘CLKINT超前外部時鐘CLKEXT時，信號UP處于"H"電平，計數(shù)器2增計數(shù)，用于延遲調整的電容器(圖9中所示的電容器Cl和C2) —個接一個地連接到延遲線，并且外部時鐘CLKEXT和內部時鐘CLKINT之間的相位差縮小。
如圖11中所示，當通過DFF來配置用于DLL的相位比較器時，將內部時鐘CLKINT連接到數(shù)據(jù)輸入單元(數(shù)據(jù)信號D ),并且將外部時鐘CLKEXT連接到時鐘輸入單元。將信號UP連接到正相輸出Q，并且將信號DN連接到反相輸出Qb。在這樣的DLL的相位比較器中使用根據(jù)該實施例的觸發(fā)器電路，該觸發(fā)器電路具有如下說明的結構。
圖4是用于說明適用于根據(jù)該實施例的相位檢測器和相位比較器的觸發(fā)器電路的電路圖。該觸發(fā)器電路主要是TSPC型DFF。根據(jù)該實施例的觸發(fā)器電路包括第一鎖存器電路Ll,其接收數(shù)據(jù)信號D和通過僅延遲時鐘信號CK的上升而獲得的上升延遲時鐘信號CKd的輸入，在數(shù)據(jù)信號D下降的狀態(tài)下，根據(jù)上升延遲時鐘信號CKd的下降而升高作為第一節(jié)點的內部節(jié)點
16NC的信號，并且根據(jù)上升延遲時鐘信號CKd的上升而降低內部節(jié)點NC的 信號；第二鎖存器電路L2，其接收內部節(jié)點NC的信號和時鐘信號CK的輸 入，并且在內部節(jié)點NC的信號上升的狀態(tài)下，在時鐘信號CK下降的定時 降低作為第二節(jié)點的內部節(jié)點X的信號；第三鎖存器電路L3，其接收內部節(jié) 點X的信號和時鐘信號CK的輸入，并且在時鐘信號CK上升的狀態(tài)下生成 用于維持數(shù)據(jù)信號D的輸出信號Q;以及下拉電路PD,其利用上升延遲時 鐘信號CKd下拉內部節(jié)點NC的信號。
通過上升延遲電路DC生成上升延遲時鐘信號CKd。圖5是上升延遲電 路的示例的電路圖。在輸入級處，將p溝道晶體管P7的跨導gm設置為較大， 并且將n溝道晶體管N9的跨導gm設置為較小。在下一級處，相反地設置跨 導。以此方式，將輸入信號(時鐘信號)的上升沿處的傳播延遲設置為較大， 并且將輸入信號的下降沿的傳播延遲設置為較小。
在根據(jù)該實施例的觸發(fā)器電路中，在第一鎖存器電路LI中，將第一 p 溝道晶體管P1、第二p溝道晶體管P2、以及第一n溝道晶體管Nl串聯(lián)連接。 將數(shù)據(jù)信號D輸入到第一 p溝道晶體管PI和第一 n溝道晶體管Nl的柵極。 將上升延遲時鐘信號CKd輸入到第二p溝道晶體管P2的柵極。
在第二鎖存器電路L2中，將第三p溝道晶體管P3、第二n溝道晶體管 N2、以及第三n溝道晶體管N3串聯(lián)連接。將時鐘信號CK輸入到第三p溝 道晶體管P3和第三n溝道晶體管N3的柵極。將內部節(jié)點NC的信號輸入到 第二 n溝道晶體管N2的柵極。
在第三鎖存器電路L3中，將第四p溝道晶體管P4、第四n溝道晶體管 N4、以及第五n溝道晶體管N5串聯(lián)連接。將內部節(jié)點X的信號輸入到第四 p溝道晶體管P4和第五n溝道晶體管N5的柵極。將時鐘信號CK輸入到第 四n溝道晶體管N4的4冊極。
下拉電路PD包括第六n溝道晶體管N6。將上升延遲時鐘信號CKd輸 入到第六n溝道晶^沐管N6的柵極。將內部節(jié)點NC連接到第六n溝道晶體管 N6的源才及。
由于將下拉電路PD連接到內部節(jié)點NC,因此可以防止內部節(jié)點NC在 操作期間浮置。換言之，通過以下防止內部節(jié)點NC在操作期間改變?yōu)楦≈?電平通過將用于下拉的第六n溝道晶體管N6添加到內部節(jié)點NC,并且利 用上升延遲時鐘信號CKd來控制第六n溝道晶體管N6的柵極電勢和形成鎖存器電路L1的第二p溝道晶體管P2的柵極電勢。
在該實施例中，將受時鐘控制的反相器電路CINV連接到內部節(jié)點X。 將時鐘信號CK和內部節(jié)點NC的信號輸入到受時鐘控制的反相器電路 CINV。通過時鐘信號CK的上升時的內部節(jié)點NC的信號來防止內部節(jié)點X 的浮置。
具體地，在受時鐘控制的反相器電路CINV中，將第五p溝道晶體管P5、 第六p溝道晶體管P6、第七n溝道晶體管N7、以及第八n溝道晶體管N8串 聯(lián)連接。將內部節(jié)點NC的信號輸入到第五p溝道晶體管P5的柵極。將內部 節(jié)點X的信號經由反相器INV 3輸入到第六p溝道晶體管P6和第七n溝道 晶體管N7的柵極。將時鐘信號CK輸入到第八n溝道晶體管N8的柵極。
受時鐘控制的反相器電路CINV利用內部節(jié)點NC、而不是時鐘信號CK 執(zhí)行對于第五p溝道晶體管P5的柵極電勢的控制，由此防止內部節(jié)點NC在 操作時段期間浮置、而不干擾內部節(jié)點X的信號改變。
上面說明的特定電路結構僅為示例。觸發(fā)器電路并不限于該電路，只要 觸發(fā)器電路執(zhí)行相同的操作即可。
說明觸發(fā)器電路的操作原理。圖6是用于說明觸發(fā)器電路的操作原理的 時序圖。首先，當數(shù)據(jù)信號D和時鐘信號CK改變?yōu)?L"電平時，上升延 遲時鐘信號CKd也通過上升延遲電路DC改變?yōu)?L"電平。內部節(jié)點NC 改變?yōu)?H"電平。這時，由于下降處的傳播延遲被上升延遲電路DC盡可能 多地抑制，因此可以抑制內部節(jié)點NC的預充電時間的損失。
響應于內部節(jié)點NC的"H"電平，第二n溝道晶體管N2導通，并且內 部節(jié)點A也改變?yōu)?H"電平。
隨后，當時鐘信號CK改變?yōu)?H"電平時，內部節(jié)點A改變?yōu)?L"電 平，并且內部節(jié)點X也改變?yōu)?L"電平。這時，內部節(jié)點NC被由上升延 遲時鐘信號CKd控制的第六n溝道晶體管N6下拉，并且被固定為"H"電 平(非浮置)。因此，以高速度執(zhí)行內部節(jié)點X的改變。
在經過了時間t3之后，上升延遲時鐘信號CKd改變?yōu)?H"電平，并且 第六n溝道晶體管N6截止。延遲時間t3被設置為內部節(jié)點X改變以及反相 器INV3響應所需的時間。
同時，第五p溝道晶體管P5導通。因此，內部節(jié)點X保持該狀態(tài)。
如上面所說明的，在根據(jù)本實施例的觸發(fā)器電路中，在操作時段期間未
18出現(xiàn)浮置的節(jié)點。因此，可以執(zhí)行穩(wěn)定的操作，而不降低TSPC-DFF的特性， 諸如高速度和窄死區(qū)。
相位檢測器
圖1是用于說明根據(jù)該實施例的相位檢測器的電路圖。該相位檢測器Kl 包括第一相位比較單元Kla,其檢測比較時鐘的相位相對于參考時鐘的相 位的偏移；第二相位比較單元Klb,其在參考時鐘和比較時鐘之一被延遲預 定時間的狀態(tài)下，檢測該比較時鐘的相位和該參考時鐘的相位的偏移；以及 AND單元AND1，其將第一相位比較單元Kla的輸出和第二相位比較單元 Klb的輸出的"AND (與)"輸出作為相移的檢測結果。
在圖1中所示的相位;險測器Kl中，將內部時鐘CLKINT和外部時鐘 CLKEXT之一用作參考時鐘，并且將另一個用作比較時鐘。具體地，作為 TSPCDFF 1和TSPCDFF 2的時鐘信號CK的時鐘輸入是參考時鐘，并且作為 數(shù)據(jù)信號D的時鐘輸入是比較時鐘，TSPCDFF1和TSPCDFF2作為后面說明 的觸發(fā)器電路。
第一相位比較單元Kla包括作為TSPC型DFF的TSPCDFF 1。另外， 第一相位比較單元Kla包括緩沖器BUFl和BUF2、以及像圖8中所示的延 遲單元那樣的延遲單元1和2。將緩沖器BUFl和延遲單元1連接到TSPCDFF 1的、向其輸入比較時鐘的數(shù)據(jù)信號D的線。將緩沖器BUF2和延遲單元2 連接到TSPCDFF 1的、向其輸入參考時鐘的時鐘信號CK的線。
第二相位比較單元Klb包括作為TSPC型DFF的TSPCDFF 2。另外， 第二相位比較單元Klb包括緩沖器BUF3和BUF4、以及像圖8中所示的延 遲單元那樣的延遲單元3和4。將緩沖器BUF3和延遲單元3連接到TSPCDFF 2的、向其輸入比較時鐘的數(shù)據(jù)信號D的線。將緩沖器BUP4和延遲單元4 連接到TSPCDFF 2的、向其輸入參考時鐘的時鐘信號CK的線。
如上面所說明的，第一相位比4交單元Kla和第二相位比較單元Klb具有 相同的結構。然而，第一相位比較單元Kla與第二相位比較單元Klb的不同 在于第一相位比較單元Kla的延遲單元1和2兩者都為延時關閉(delay off), 而第二相位比較單元Klb的延時單元3為延時開啟(delay on),延時單元4 為延時關閉。
因此，第 一相位比較單元Kl a可以將當前的結果獲得作為參考時鐘的相位和比較時鐘的相位的偏移的檢測結果。第二相位比較單元Klb可以將在延
遲等效于一個延遲單位(unit)的延遲時間(最小延遲時間)的狀態(tài)下的結果 獲得作為相移的檢測結果。將這些檢測結果輸入到AND單元AND1 。
因此，當?shù)谝幌辔槐容^單元Kla和第二相位比較單元Klb兩者都檢測到 參考時鐘的相位與比較時鐘的相位的延遲或者超前時，從AND單元AND1 輸出指示檢測到相位的延遲或者超前的"H"電平的信號。當?shù)谝幌辔槐容^ 單元Kla和第二相位比較單元Klb未纟企測到相位的延遲或者超前時，從AND 單元AND1輸出指示未檢測到相位的延遲或者超前的"L"電平的信號。
第一相位比較單元Kla中的相移的檢測結果是當前的結果。第二相位比 較單元Klb的相移的檢測結果是在等效于一個延遲單位的延遲時間(最小延 遲時間)的延遲的狀態(tài)下的結果。因此，即使顛倒參考時鐘的相位和比較時 鐘的相位的延遲和超前的關系，第一相位比較單元Kla和第二相位比較單元 Klb的檢測結果也不立即彼此一致。第二相位比較單元Klb的檢測結果被延 遲等效于一個延遲單位的時間。
因此，在參考時鐘的相位和比較時鐘的相位的偏移從延遲改變?yōu)槌啊?或者從超前改變?yōu)檠舆t的階段，在等效于一個延遲單位的延遲時間內，來自 AND單元AND1的輸出被固定為"L"電平。因此，例如，可以抑制參考時 鐘的相位與比較時鐘的相位交替地重復延遲和超前的諧振現(xiàn)象。
在圖1中所示的相位檢測器K1的結構示例中，第二相位比較單元Klb 中的相移檢測相對于第一相位比較單元Kla中的相移檢測延遲了等效于一個 延遲單位的時間。然而，當將第二相位比較單元Klb中的相移檢測相對于第 一相位比較單元Kla中的相移檢測超前等效于一個延遲單位的時間時，可以 獲得相同的效果。
在此情況下，足以將第一相位比較單元Kla的延遲單元1和2兩者都設 置為延遲開啟，將第二相位比較單元Klb的延遲單元3設置為延遲關閉，并 且將延遲單元4設置為延遲開啟。
相位比較器
通過將圖1中所示的相位檢測器應用于延遲相位檢測單元以及超前相位 檢測單元，可以將所述相位檢測器用作相位比較器，所述延遲相位檢測單元 檢測參考時鐘的相位和比較時鐘的相位的延遲，所述超前相位檢測單元檢測
20才目^f立的M,。
圖2是用于說明采用根據(jù)該實施例的相位檢測器的相位比較器的結構示 例(1)的電i 各圖。該相位比較器使得通過使用根據(jù)該實施例的具有高速度以
及窄死區(qū)的觸發(fā)器電路(TSPC型DFF)、以及通過添加用于同時監(jiān)視當前 狀態(tài)下的相位關系以及在計數(shù)器超前或者延遲1比特的狀態(tài)下的相位關系的 部件，可以確實找到鎖定點。
該相位比較器包括延遲相位檢測單元K1以及超前相位檢測單元K2。在 相位檢測單元Kl和K2中，將外部時鐘CLKEXT和內部時鐘CLKINT連接 到相反的連接目的地。
延遲相位檢測單元Kl包括當前相位關系的比較單元Kll、 一次減計數(shù) 之后的相位關系的比較單元K12、以及AND單元AND1。超前相位檢測單元 K2包括當前相位關系的比較單元K21、 一次增計數(shù)之后的相位關系的比較單 元K22、以及AND單元AND2。
當前相位關系的比較單元Kll包括作為TSPC型DFF的TSPCDFF 1, 其是根據(jù)該實施例的觸發(fā)器電路。另外，當前相位關系的比較單元Kll包括 緩沖器BUF1和BUF2、以及像圖8中所示的延遲單元那樣的延遲單元1和2。
在當前相位關系的比較單元Kl 1中，將內部時鐘CLKINT從延遲單元1 經由緩沖器BUF1輸入到TSPCDFF 1的數(shù)據(jù)信號D。將外部時鐘CLKEXT 從延遲單元2經由緩沖器BUF2輸入TSPCDFF 1的時鐘信號。將TSPCDFF 1 的數(shù)據(jù)輸出Q連接到AND單元AND1的一個輸入端。
一次減計數(shù)之后的相位關系的比較單元K12也包括作為TSPC型DFF的 TSPCDFF 2,其是才艮據(jù)該實施例的觸發(fā)器電路。另外， 一次減計數(shù)之后的相 位關系的比較單元K12包括緩沖器BUF3和BUF4、以及像圖8中所示的延 遲單元那樣的延遲單元3和4。
一次減計數(shù)之后的相位關系的比較單元K12具有與當前相位關系的比較 單元Kll的電路結構基本相同的電路結構。在一次減計數(shù)之后的相位關系的 比較單元K12中，將內部時鐘CLKINT從延遲單元3經由緩沖器BUF3輸入 到TSPCDFF 2的數(shù)據(jù)信號D,將外部時鐘CLKEXT從延遲單元4經由緩沖 器BUF4輸入到TSPCDFF 2的時鐘信號，并且將TSPCDFF 2的數(shù)據(jù)輸出Q 連接到AND單元AND1的一個輸入端。然而， 一次減計數(shù)之后的相位關系 的比較單元K12與當前相位關系的比較單元Kll的不同在于連接到TSPCDFF2的數(shù)據(jù)信號D的線中的延遲單元3處于延遲開啟的狀態(tài)。
當前相位關系的比較單元K21包括作為TSPC型DFF的TSPCDFF 1> 其為根據(jù)該實施例的觸發(fā)器電路。另外，當前相位關系的比較單元K21包括 緩沖器BUF5和BUF6、以及像圖8中所示的延遲單元那樣的延遲單元5和6。
在當前相位關系的比較單元K21中，將外部時鐘CLKEXT從延遲單元5 經由緩沖器BUF5輸入到TSPCDFF 1的數(shù)據(jù)信號D。將內部時鐘CLKINT從 延遲單元6經由緩沖器BUF6輸入到TSPCDFF 1的時鐘信號。將TSPCDFF 1 的數(shù)據(jù)輸出Q連接到AND單元AND2的一個輸入端。
一次增計數(shù)之后的相位關系的比較單元K22也包括作為TSPC型DFF的 TSPCDFF 2,其是根據(jù)該實施例的觸發(fā)器電路。另外， 一次增計數(shù)之后的相 位關系的比較單元K22包括緩沖器BUF7和BUF8、以及像圖8中所示的延 遲單元那樣的延遲單元7和8。
一次增計數(shù)之后的相位關系的比較單元K22具有與當前相位關系的比較 單元K21的電路結構基本相同的電路結構。將外部時鐘CLKEXT從延遲單元 7經由緩沖器BUF7輸入TSPCDFF 2的數(shù)據(jù)信號D。將內部時鐘CLKINT從 延遲單元8經由緩沖器BUF8輸入到TSPCDFF 2的時鐘信號。將TSPCDFF 2 的數(shù)據(jù)輸出Q連接到AND單元AND2的一個輸入端。然而， 一次增計數(shù)之 后的相位關系的比較單元K22與當前相位關系的比較單元K21的不同在于 連接到TSPCDFF 2的數(shù)據(jù)輸入側的線中的延遲單元7處于延遲開啟的狀態(tài)。
延遲開啟的狀態(tài)指示圖8中所示的信號n比特處于"H"電平并且電容 器被連接到延遲線的狀態(tài)。在延遲相位檢測單元Kl中，相對于當前相位關 系的比較單元Kl 1 ， 一次減計數(shù)之后的相位關系的比較單元K12在延遲線中 可以調整的內部時鐘CLKINT的最小單位延遲的狀態(tài)下執(zhí)行相位比較。在超 前相位檢測單元K2中，相對于當前相位關系的比較單元KII， 一次增計數(shù)之 后的相位關系的比較單元K22在延遲線中可以調整的外部時鐘CLKEXT的最 d 、單位延遲的狀態(tài)下執(zhí)行相位比較。
因此，同時監(jiān)視當前狀態(tài)下的相位關系以及計數(shù)器延遲1比特的狀態(tài)下 的相位關系。當在計數(shù)器延遲1比特的狀態(tài)下將相位反相時，即，當一次減 計數(shù)之后的相位關系的比較單元K12的輸出改變?yōu)?L"電平時，可以通過 AND單元AND1將減計數(shù)信號DN改變?yōu)?L"電平，以停止計數(shù)器操作。 當一次增計數(shù)之后的相位關系的比較單元K22的輸出改變?yōu)?L"電平時，可以通過AND單元AND2將增計數(shù)信號UP改變?yōu)?L"電平，以停止計數(shù) 器操作。
因此，在延遲相位的情況下，可以確實鎖定具有最小單位的延遲時間內 的相移的相位，可以在延遲線中調整該最小單位的延遲時間。
另一方面，在超前相位檢測單元K2中，相對于當前相位關系的比較單 元K21, —次增計數(shù)之后的相位關系的比較單元K22在延遲線中可以調整的 外部時鐘CLKEXT的最小單位延遲的狀態(tài)下執(zhí)行相位比較。
因此，同時監(jiān)視當前狀態(tài)下的相位關系以及計數(shù)器超前1比特的狀態(tài)下 的相位關系。當在計數(shù)器相對于當前狀態(tài)超前1比特的狀態(tài)下將相位反相時， 即，當一次增計數(shù)之后的相位關系的比較單元K22的輸出改變?yōu)?L"電平 時，可以通過AND單元AND2將增計數(shù)信號UP改變?yōu)?L"電平，以停止 計數(shù)器操作。
因此，在超前相位的情況下，如在延遲相位的情況下那樣，可以確實鎖 定具有最小單位的延遲時間內的相移的相位，可以在延遲線中調整該最小單 位的延遲時間。
圖3是采用根據(jù)該實施例的相位檢測器的相位比較器的結構示例(2 )的 電路圖。像圖13中所示的相位比較器那樣，此相位比較器包括多個相位比較 單元，每個相位比較單元包括DFF、緩沖器、以及延遲單元。另外，該相位 比較器包括當前相位關系的比較單元Kl 10、 一次減計數(shù)之后的相位關系的比 較單元K120、以及一次增計數(shù)之后的相位關系的比較單元K220。換言之， 將圖2中所示的相位比較器中的延遲相位檢測單元Kl的當前相位關系的比 較單元Kl 1與超前相位檢測單元K2的當前相位關系的比較單元K21組合為 一個當前相位關系的比較單元Kl 10。
圖3中所示的相位比較器與圖2中所示的相位比較器的不同在于在一 次增計數(shù)之后的相位關系的比較單元K220中，將時鐘輸入線上的延遲單元 14設置處于延遲開啟的狀態(tài)，并且通過使用當前相位關系的比較單元K110 的TSPCDFF 3的反相輸出Qb和一次增計數(shù)之后的相位關系的比較單元K220 的輸出Q而由AND單元AND4生成增計數(shù)信號UP。
具體地，當前相位關系的比較單元K110包括作為TSPC型DFF的 TSPCDFF 3,其是根據(jù)該實施例的觸發(fā)器電路。另外，當前相位關系的比較 單元K110包括緩沖器BUF9和BUFIO、以及像圖8中所示的延遲單元那樣的延遲單元9和10。
在當前相位關系的比較單元K110中，將內部時鐘CLKINT從延遲單元 9經由緩沖器BUF9輸入到TSPCDFF 3的數(shù)據(jù)信號D。將外部時鐘CLKEXT 從延遲單元10經由緩沖器BUF10輸入到TSPCDFF 3的時鐘信號。將 TSPCDFF 3的數(shù)據(jù)輸出Q連接到AND單元AND3的一個輸入端。將 TSPCDFF 3的反相輸出Qb連接到AND單元AND4的一個輸入端。
一次減計數(shù)之后的相位關系的比較單元K120也包括作為TSPC型DFF 的TSPCDFF4，其是根據(jù)該實施例的觸發(fā)器電路。另外， 一次減計數(shù)之后的 相位關系的比較單元K120包括緩沖器BUF11和BUF12、以及像圖8中所示 的延遲單元那樣的延遲單元11和12。
一次減計數(shù)之后的相位關系的比較單元K120具有與當前相位關系的比 較單元K110的電路結構基本相同的電路結構。在一次減計數(shù)之后的相位關 系的比較單元K120中，將內部時鐘CLKINT從延遲單元11經由緩沖器BUF11 輸入到TSPCDFF 4的數(shù)據(jù)信號D,將外部時鐘CLKEXT從延遲單元12經由 緩沖器BUF12輸入到TSPCDFF 4的時鐘信號，并且將TSPCDFF 4的數(shù)據(jù)輸 出Q連接到AND單元AND3的一個輸入端。然而， 一次減計數(shù)之后的相位 關系的比較單元K120與當前相位關系的比較單元Kl 10的不同在于連接到 TSPCDFF 4的數(shù)據(jù)信號D的線中的延遲單元11處于延遲開啟的狀態(tài)。
一次增計數(shù)之后的相位關系的比較單元K220也包括作為TSPC型DFF 的TSPCDFF 5,其是根據(jù)該實施例的觸發(fā)器電路。另外， 一次增計數(shù)之后的 相位關系的比較單元K220包括緩沖器BUF13和BUF14、以及像圖8中所示 的延遲單元那樣的延遲單元13和14。
一次增計數(shù)之后的相位關系的比較單元K220具有與當前相位關系的比 較單元Kl 10的電路結構基本相同的電路結構。將內部時鐘CLKINT從延遲 單元13經由緩沖器BUF13輸入TSPCDFF 5的數(shù)據(jù)信號D。將外部時鐘 CLKEXT從延遲單元14經由緩沖器BUF14輸入到TSPCDFF 5的時鐘信號。 將TSPCDFF 5的數(shù)據(jù)輸出Q連接到AND單元AND4的 一個輸入端。然而， 一次增計數(shù)之后的相位關系的比較單元K220與當前相位關系的比較單元 K110的不同在于連接到TSPCDFF 5的時鐘輸入側的線中的延遲單元14處 于延遲開啟的狀態(tài)。
延遲開啟的狀態(tài)指示圖8中所示的信號n比特處于"H"電平并且電容器被連接到延遲線的狀態(tài)。相對于當前相位關系的比較單元K10, —次減計
數(shù)之后的相位關系的比較單元K120在延遲線中可以調整的內部時鐘 CLKINT的最小單位延遲的狀態(tài)下執(zhí)行相位比較。相對于當前相位關系的比 較單元KllO， 一次增計數(shù)之后的相位關系的比較單元K220在延遲線中可以 調整的外部時鐘CLKEXT的最小單位延遲的狀態(tài)下執(zhí)行相位比較。
因此，同時監(jiān)視當前狀態(tài)下的相位關系以及計數(shù)器延遲1比特的狀態(tài)下 的相位關系。當在計數(shù)器延遲1比特的狀態(tài)下將相位反相時，即，當一次減 計數(shù)之后的相位關系的比較單元K120的輸出改變?yōu)?L"電平時，可以通過 AND單元AND3將減計數(shù)信號DN改變?yōu)?L"電平，以停止計數(shù)器操作。 當一次增計數(shù)之后的相位關系的比較單元K220的輸出改變?yōu)?L"電平時， 可以通過AND單元AND4將增計數(shù)信號UP改變?yōu)?L"電平，以停止計數(shù) 器操作。
通過采用像圖3中所示的相位比較器的結構那樣的結構，可以將電路尺 寸減小為三分之二，同時保持與圖2中所示的相位比較器的效果相同的效果。
在圖2和圖3中所示的相位檢測器的結構示例中， 一次減計數(shù)之后的相 位關系的比較單元K120和一次增計數(shù)之后的相位關系的比較單元K220中的 相移^r測相對于當前相位關系的比較單元Kl 10和K210中的相移檢測延遲等 效于一個延遲單位的時間。然而，可以在以下結構中獲得相同的效果，在該 結構中，相反地檢測超前等效于一個延遲單位的時間。在此情況下，僅需要 將在相位關系比較單元中使用的延遲單元的延遲關閉和延遲開啟的狀態(tài)顛 倒。
DIX
將根據(jù)該實施例的相位比較器應用作為圖8中所示的數(shù)字系統(tǒng)的DLL中 的相位比較器l。該DLL包括相位比較器l,其比較外部時鐘CLKEXT和 內部時鐘CLKINT之間的相位差；計數(shù)器22，其根據(jù)來自相位比較器1的輸 出信號UP和DN來控制延遲時間；以及延遲線3和時鐘驅動器4，它們執(zhí)行 延遲時間的調整。
該延遲線包括圖9中所示的延遲單元，該延遲單元包括反相器INVl、 INV2和INV3、開關SW1和SW2、以及電容器CI和C2。通過根據(jù)來自圖8 中所示的計數(shù)器2的輸出信號n比特的電平來切換電容器CI和C2到延遲線
25的連接以及電容器Cl和C2從延遲線的斷開，從而實現(xiàn)延遲量的調整。
在DLL中，當內部時鐘CLKINT相對于外部時鐘CLKEXT延遲時，信 號DN處于"H"電平，計數(shù)器2減計數(shù)，用于延遲調整的電容器(圖9中所 示的電容器C1和C2) —個接一個地從延遲線斷開，并且外部時鐘CLKEXT 和內部時鐘CLKINT之間的相位差縮小。
反之，當內部時鐘CLKINT超前外部時鐘CLKEXT時，信號UP處于"H" 電平，計數(shù)器2增計數(shù)，用于延遲調整的電容器(圖9中所示的電容器Cl 和C2) —個接一個地連接到延遲線，并且外部時鐘CLKEXT和內部時鐘 CLKINT之間的相位差縮小。
如圖11中所示，當由DFF配置用于DLL的相位比較器時，將內部時鐘 CLKINT連接到數(shù)據(jù)輸入單元(數(shù)據(jù)信號D ),并且將外部時鐘CLKEXT連 接到時鐘輸入單元。將信號UP連接到正相輸出Q,并且將信號DN連接到反 相輸出Qb。
當將根據(jù)該實施例的相位比較器用作DLL的相位比較器1時，在當相移 從延遲改變?yōu)槌盎蛘邚某案淖優(yōu)檠舆t的階段，可以將相移固定在配置延 遲線3的延遲元件的最小延遲時間內的狀態(tài)下。因此，例如，可以抑制從相 位比較器1中交替輸出信號UP和DN的諧振現(xiàn)象。
顯示設備
圖7是將根據(jù)該實施例的相位比較器應用于顯示設備的示例的框圖。在 例如以矩陣形狀布置多個像素的顯示區(qū)域101周圍，顯示設備100包括垂 直驅動器lll、水平驅動器112、公共電極113、參考驅動器114、接口電路 115、數(shù)據(jù)處理電路116、時序生成電路117、以及串行接口電路118。
將主時鐘(主CLK)、垂直同步信號(Vsync )、水平同步信號(Hsync )、 以及數(shù)字數(shù)據(jù)(圖像數(shù)據(jù))從外部數(shù)字信號處理電路200供應到顯示設備100。 顯示設備IOO基于這些信號驅動外圍電路，以在顯示區(qū)域110中顯示圖像。
將根據(jù)該實施例的相位比較器并入例如接口電路115中。相位比較器校 正從外部數(shù)字信號處理電路200傳送來的主時鐘(主CLK)與在顯示設備100 內部生成的時鐘之間的相移。換言之，由于顯示設備100中的電平偏移或者 驅動，在主時鐘(主CLK)與內部時鐘之間發(fā)生相移。通過根據(jù)該實施例的 相位比較器比較該相移，并且通過使用比較的結果由DLL校正該相移。將經
26過校正的時鐘輸入到數(shù)據(jù)處理電路116。以高精度執(zhí)行數(shù)據(jù)采樣。 實施效果
根據(jù)上面說明的該實施例，可以實現(xiàn)下面說明的實施效果。
(1)將具有高速度和窄死區(qū)的TSPC型DFF用作相位比較器。添加用 于同時監(jiān)視當前狀態(tài)下的相位關系和在超前或者延遲在延遲線中可以調整的 最小單位的延遲時間相位的狀態(tài)下的相位關系的部件。這使得可以確實找到 鎖定點。
(2 )^r測參考時鐘和比較時鐘這兩個時鐘信號之間的相位關系的相位比 較器分別包括延遲相位檢測單元和超前相位檢測單元。所述兩個相位檢測單 元包括TSPC型DFF、緩沖器、以及延遲單元。當一個相位檢測單元是延遲 相位檢測單元時，將比較時鐘側的延遲單元設置為延遲狀態(tài)。當一個相位檢 測單元是超前相位檢測單元時，將參考時鐘側的延遲單元設置為延遲狀態(tài)。 執(zhí)行所述相位檢測單元的輸出和未將延遲單元設置為延遲狀態(tài)的相位檢測單 元的輸出的"AND (與)"操作。這使得可以實現(xiàn)上面說明的功能。
(3 )相位比較器檢測參考時鐘和比較時鐘這兩個時鐘信號之間的相位關 系，該相位比較器包括三個相位檢測單元，每個相位^r測單元包括TSPC型 DFF、緩沖器、以及延遲單元。第一相位檢測單元未將延遲單元設置為延遲 狀態(tài)。第二相位^r測單元將參考時鐘側的延遲單元設置為延遲狀態(tài)。第三相 位檢測單元將比較時鐘側的延遲單元設置為延遲狀態(tài)。執(zhí)行第一相位檢測單 元的正相輸出和第三相位檢測單元的正相輸出的"AND (與)"操作。執(zhí)行 第一相位檢測單元的反相輸出和第二相位檢測單元的正相輸出的"AND(與)" 操作。這使得可以實現(xiàn)上面說明的功能，同時減小電路尺寸。
(4)在觸發(fā)器電路中，將用于下拉的第六n溝道晶體管N6添加到內部 節(jié)點。根據(jù)通過利用上升延遲電路DC延遲時鐘信號CK的上升而獲得的上 升延遲時鐘信號CKd,控制第六n溝道晶體管N6的柵極電勢和形成第一鎖 存器電路L1的第二p溝道晶體管P2的柵極電勢。這使得可以防止內部節(jié)點 NC在操作時段期間改變?yōu)楦≈秒娖?，并且使得可以實現(xiàn)高速度操作和窄死 區(qū)。
(5 )在觸發(fā)器電路中，將由受時鐘控制的反相器電路CINV形成的鎖存 器電路添加到內部節(jié)點X,該受時鐘控制的反相器電路CINV包括反相器INV3、第五p溝道晶體管P5、第六p溝道晶體管P6、第七n溝道晶體管N7、 以及第八n溝道晶體管N8。由內部節(jié)點NC而不是由時鐘信號CK執(zhí)行第五 p溝道晶體管P5的柵極電勢的控制。這使得可以防止內部節(jié)點NC在操作時 段期間浮置，而不干擾內部節(jié)點X的信號改變，并且使得可以實現(xiàn)穩(wěn)定的操 作，而不降低高速度特征。
本領域技術人員應當理解可以根據(jù)設計需要和其它因素而出現(xiàn)各種修 改、組合、子組合、以及變化，只要它們在所附權利要求書或其等效物的范 圍內即可。
權利要求
1. 一種觸發(fā)器電路，包括第一鎖存器電路，其接收數(shù)據(jù)信號和通過僅延遲時鐘信號的上升而獲得的上升延遲時鐘信號的輸入，在數(shù)據(jù)信號下降的狀態(tài)下根據(jù)上升延遲時鐘信號的下降而升高第一節(jié)點的信號，并且根據(jù)上升延遲時鐘信號的上升而降低第一節(jié)點的信號；第二鎖存器電路，其接收第一節(jié)點的信號和時鐘信號的輸入，并且在第一節(jié)點的信號上升的狀態(tài)下在時鐘信號下降的定時降低第二節(jié)點的信號；第三鎖存器電路，其接收第二節(jié)點的信號和時鐘信號的輸入，并且在時鐘信號上升的狀態(tài)下生成用于維持數(shù)據(jù)信號的輸出信號；以及下拉電路，其利用上升延遲時鐘信號下拉第一節(jié)點的信號。
2. 根據(jù)權利要求1所述的觸發(fā)器電路，其中 將上升延遲時鐘信號輸入到下拉電路，并且通過在時鐘信號的上升時的上升延遲時鐘信號來防止第一節(jié)點的浮置。
3. 根據(jù)權利要求l所述的觸發(fā)器電路，其中，將受時鐘控制的反相器電 路連接到第二節(jié)點。
4. 根據(jù)權利要求3所述的觸發(fā)器電路，其中將時鐘信號和第 一 節(jié)點的信號輸入到受時鐘控制的反相器電路，并且 通過在時鐘信號的上升時的第一節(jié)點的信號來防止第二節(jié)點的浮置。
5. 根據(jù)權利要求1所述的觸發(fā)器電路，其中第 一鎖存器電路包括串聯(lián)連接的第一 p溝道晶體管、第二 p溝道晶體管、 以及第一n溝道晶體管，將數(shù)據(jù)信號輸入到第一 p溝道晶體管的柵極和第一 n溝道晶體管的柵極，并且將上升延遲時鐘信號輸入到第二 p溝道晶體管的柵極。
6. 根據(jù)權利要求1所述的觸發(fā)器電路，其中第二鎖存器電路包括串聯(lián)連接的第三p溝道晶體管、第二 n溝道晶體管、 以及第三n溝道晶體管，將時鐘信號輸入到第三p溝道晶體管的柵極和第三n溝道晶體管的柵極，并且將第 一 節(jié)點的信號輸入到第二 n溝道晶體管的柵極。
7. 根據(jù)權利要求1所述的觸發(fā)器電路，其中第三鎖存器電路包括串聯(lián)連接的第四p溝道晶體管、第四n溝道晶體管、 以及第五n溝道晶體管，將第二節(jié)點的信號輸入到第四p溝道晶體管的柵極和第五n溝道晶體管的柵極，以及將時鐘信號輸入到第四n溝道晶體管的柵極。
8. 根據(jù)權利要求1所述的觸發(fā)器電路，其中 下拉電路包括第六n溝道晶體管，將上升延遲時鐘信號輸入到第六n溝道晶體管的柵極，并且 將第一節(jié)點連接到第六n溝道晶體管的源極。
9. 根據(jù)權利要求2所述的觸發(fā)器電路，其中受時鐘控制的反相器電路包括串聯(lián)連接的第五p溝道晶體管、第六p溝 道晶體管、第七n溝道晶體管、以及第八n溝道晶體管， 將第一節(jié)點信號輸入到第五p溝道晶體管的柵極，將第二節(jié)點的信號經由反相器輸入到第六p溝道晶體管的柵極和第七n 溝道晶體管的柵極，并且將時鐘信號輸入到第八n溝道晶體管的柵極。
10. —種相位檢測器，包括第一相位比較單元，其檢測比較時鐘的相位相對于參考時鐘的相位的偏移；第二相位比較單元，其在參考時鐘和比較時鐘之一被延遲或超前預定時 間的狀態(tài)下，檢測該比較時鐘的相位和該參考時鐘的相位的偏移；以及AND單元，其將第一相位比較單元的輸出和第二相位比較單元的輸出的 "與"輸出作為相移的檢測結果。
11. 一種相位比較器，包括延遲相位檢測單元，其檢測比較時鐘的相位相對于參考時鐘的相位的延 遲；以及超前相位檢測單元，其檢測比較時鐘的相位相對于參考時鐘的相位的超前，其中延遲相位檢測單元包括第一相位比較單元，其檢測比較時鐘的相位相對于參考時鐘的相位的延遲；第二相位比較單元，其在參考時鐘和比較時鐘之一被延遲或超前預 定時間的狀態(tài)下，檢測該比較時鐘的相位相對于該參考時鐘的相位的延遲； 以及第一 AND單元，其將第一相位比較單元的輸出和第二相位比較單 元的輸出的"與"輸出作為相位延遲的檢測結果，并且 超前相位檢測單元包括第三相位比較單元，其檢測比較時鐘的相位相對于參考時鐘的相位的超前；第四相位比較單元，其在參考時鐘和比較時鐘之一被延遲或超前預 定時間的狀態(tài)下，檢測該比較時鐘的相位相對于該參考時鐘的相位的超前； 以及第二 AND單元，其將第三相位比較單元的輸出和第四相位比較單 元的輸出的"與"輸出作為相位超前的檢測結果。
12. —種相位比較器，包括第一相位比較單元，其檢測比較時鐘的相位相對于參考時鐘的相位的偏 移，并且在相位延遲和相位超前時輸出相反相位的信號；第二相位比較單元，其在參考時鐘和比較時鐘之一被延遲或超前預定時 間的狀態(tài)下，檢測該比較時鐘的相位相對于該參考時鐘的相位的延遲；第三相位比較單元，其在參考時鐘和比較時鐘之一被延遲或超前預定時 間的狀態(tài)下，檢測該比較時鐘的相位相對于該參考時鐘的相位的超前；第一 AND單元，其將第一相位比較單元的相位延遲的輸出和第二相位 比較單元的輸出的"與，，輸出作為相位延遲的檢測結果；以及第二 AND單元，其將第一相位比較單元的相位超前的輸出和第三相位 比較單元的輸出的"與"輸出作為相位超前的檢測結果。
13. —種時鐘同步設備，其將參考時鐘的相位和比較時鐘的相位同步， 該時鐘同步設備包括相位比較器，其檢測比較時鐘的相位相對于參考時鐘的相位的延遲和超前；加/減計數(shù)器，其基于來自相位比較器的檢測結果而輸出計數(shù)值；以及延遲線，其基于從力口/減計數(shù)器輸出的計數(shù)值來調整多個延遲元件的介入 量，并且調整比較時鐘的延遲元件的延遲量，其中相位比較器包括延遲相位;險測單元，其包括第一相位比較單元，其檢測比較時鐘的相位相對于參考時鐘的相位的延遲；第二相位比較單元，其在參考時鐘和比較時鐘之一被延遲或超 前延遲元件的最小延遲時間的狀態(tài)下，檢測該比較時鐘的相位相對于該參考 時鐘的相位的延遲；以及第一 AND單元，其將第一相位比較單元的輸出和第二相位比 較單元的輸出的"與"輸出作為相位延遲的檢測結果；以及 超前相位4企測單元，其包括第三相位比較單元，其檢測比較時鐘的相位相對于參考時鐘的相位的超前；第四相位比較單元，其在參考時鐘和比較時鐘之一被延遲或超 前延遲元件的最小延遲時間的狀態(tài)下，檢測該比較時鐘的相位相對于該參考 時鐘的相位的超前；以及第二 AND單元，其將第三相位比較單元的輸出和第四相位比 較單元的輸出的"與"輸出作為相位超前的檢測結果。
14. 一種時鐘同步設備，其將參考時鐘的相位和比較時鐘的相位同步， 該時鐘同步設備包括相位比較器，其檢測比較時鐘的相位相對于參考時鐘的相位的延遲和超前；加/減計數(shù)器，其基于來自相位比較器的檢測結果而輸出計數(shù)值；以及 延遲線，其基于從加/減計數(shù)器輸出的計數(shù)值來調整多個延遲元件的介入 量，并且調整比較時鐘的延遲元件的延遲量，其中 該相位比較器包括第一相位比較單元，其檢測比較時鐘的相位相對于參考時鐘的相位 的偏移，并且在相位延遲和相位超前時輸出相反相位的信號；第二相位比較單元，其在參考時鐘和比較時鐘之一被延遲或超前延 遲元件的最小延遲時間的狀態(tài)下，檢測該比較時鐘的相位相對于該參考時鐘的相位的延遲；第三相位比較單元，其在參考時鐘和比較時鐘之一被延遲或超前延遲元件的最小延遲時間的狀態(tài)下，檢測該比較時鐘的相位相對于該參考時鐘的相位的超前；第一 AND單元，其將第一相位比較單元的相位延遲的輸出和第二相位比較單元的輸出的"與"輸出作為相位延遲的檢測結果；以及第二 AND單元，其將第一相位比較單元的相位超前的輸出和第三相位比較單元的輸出的"與"輸出作為相位超前的檢測結果。
全文摘要
本申請公開了一種相位檢測器、一種相位比較器、以及一種時鐘同步設備。一種觸發(fā)器電路包括第一鎖存器電路，其接收數(shù)據(jù)信號和上升延遲時鐘信號的輸入，根據(jù)上升延遲時鐘信號的下降而升高第一節(jié)點的信號，并且根據(jù)上升延遲時鐘信號的上升而降低第一節(jié)點的信號；第二鎖存器電路，其接收第一節(jié)點的信號和時鐘信號的輸入，并且在時鐘信號下降的定時降低第二節(jié)點的信號；第三鎖存器電路，其接收第二節(jié)點的信號和時鐘信號的輸入，并且生成用于維持數(shù)據(jù)信號的輸出信號；以及下拉電路，其利用上升延遲時鐘信號下拉第一節(jié)點的信號。
文檔編號H03K3/00GK101521499SQ200910004638
公開日2009年9月2日 申請日期2009年3月2日 優(yōu)先權日2008年2月28日
發(fā)明者千田滿, 小出元, 水橋比呂志 申請人:索尼株式會社