專利名稱：有源電感并聯(lián)峰化結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，具體涉及用于高速模擬電壓信號(hào)放大電路、
寬帶數(shù)據(jù)通信電路和高速數(shù)字電路的有源電感并聯(lián)峰化(Active Inductor Shunt Peaking)結(jié)構(gòu)。
背景技術(shù)：
半導(dǎo)體晶體管的有限的特征頻率和電路的-3dB頻率0-^ ，是限制集成電
路速度的主要原因。隨著半導(dǎo)體工藝的發(fā)展，晶體管的特征頻率得到了很大 的提高，因而從電路拓?fù)浣Y(jié)構(gòu)上提高-3dB頻率，成為提高集成電路工作速度
的關(guān)鍵。
為對(duì)-3dB頻率對(duì)電路速度的影響進(jìn)行說明，在圖l(a)中，給出了負(fù)載阻抗 采用電阻R的共源極放大電路，其中麗0S晶體管M1為放大管，將來自輸入端(M1 的柵極)的電壓信號(hào)P7w轉(zhuǎn)換為漏極電流信號(hào)，該電流信號(hào)流經(jīng)負(fù)載阻抗，被轉(zhuǎn) 換為輸出端的電壓信號(hào)^^。電容C為輸出端的寄生電容，C與R的乘積，被稱 為i C時(shí)間常數(shù)。當(dāng)Ml的特征頻率遠(yuǎn)大于i c時(shí)間常數(shù)的倒數(shù)(-3dB角頻率)時(shí)， i C時(shí)間常數(shù)的大小決定了輸出電壓r。w的變化速度。由圖l(b)的交流小信號(hào) 等效電路圖可得到電壓信號(hào)傳輸函數(shù)為
<formula>formula see original document page 3</formula>
其中，^和0-3必分別為直流增益和-3018角頻率:
<formula>formula see original document page 3</formula>
其中，g^為放大管Ml的跨導(dǎo)。
由(l)式可以得到，對(duì)于階躍輸入信號(hào)《)，圖l結(jié)構(gòu)的階躍響應(yīng)為
(4)
如果將輸出信號(hào)^ ,從終值的10%變化到90%的時(shí)間定義為上升時(shí)間^ ，則， (5)
由(5)式，提高-3dB頻率6^爐有利于減小輸出信號(hào)轉(zhuǎn)換時(shí)間，提高電路 速度。由(3)式，減小負(fù)載電阻R和輸出端寄生電容C可以提高^^。但由(2) 式，減小負(fù)載電阻R將降低直流增益A，而輸出端寄生電容C由輸出端負(fù)載情 況決定。
為在不降低直流增益A的條件下，提高電路帶寬，電感并聯(lián)峰化 (Inductive Shunt Peaking)技術(shù)，在高速電路中得到了廣泛的應(yīng)用。如圖2(a) 所示，電感并聯(lián)峰化技術(shù)通過與負(fù)載電阻R串聯(lián)(與輸出端寄生電容C并聯(lián)) 的電感元件L，與輸出端寄生電容C產(chǎn)生共振，延緩增益隨頻率的衰減。由圖 2(b)給出的交流小信號(hào)等效電路，可得到采用電感并聯(lián)峰化后的傳輸函數(shù)為 ^^)=辟)= -禪+ ") (6)
對(duì)比(1)式與(6)式可知，在采用電感并聯(lián)峰化后，傳輸函數(shù)中增加了一 個(gè)左平面零點(diǎn)-i /i ，該零點(diǎn)能夠補(bǔ)償傳輸函數(shù)中的極點(diǎn)引起的幅度衰減和相 移，使電路的帶寬得到改善。圖3給出了在不同附U-丄/fc)取值下，圖2 電路的幅頻曲線《2=0(無電感并聯(lián)峰化)時(shí)，直流增益為l， 0-3必也為1;當(dāng) 附=0.71時(shí)，^_3必=1.85，改善了85%，但幅頻曲線中存在過沖；附=0.41時(shí)， w_3ds=1.72,改善了72。/q，且無過沖；加=0,32時(shí)，w —3必=1.6,改善了60%,且 電路有最優(yōu)群延遲(Optimum Group Delay)。
圖4給出了采用電感并聯(lián)峰化技術(shù)的一個(gè)電流模邏輯(Current Mode Logic)鎖存器(Latch)的結(jié)構(gòu)。由以上對(duì)電感并聯(lián)峰化技術(shù)的介紹可知，圖4
中的鎖存器的工作頻率可高于采用純阻型負(fù)載阻抗的鎖存器的工作頻率。
圖2和圖4中的電感元件L，在集成電路中，可釆用螺旋電感(Spiral Inductor)或鍵合線(Bond Wire)實(shí)現(xiàn)。但是，螺旋電感存在著需要占用較大 芯片面積、寄生現(xiàn)象嚴(yán)重和電磁噪聲大的缺點(diǎn)，且建模成本高；雖然通過鍵 合線可得到高品質(zhì)因素Q的電感元件，但電感元件的電感值有限，且壓焊塊 (Pad)引入較大的寄生電容，對(duì)并聯(lián)峰化的效果有很大的影響。
此外，在無修正工藝條件下，集成電路中，無源器件(電阻，電容，電感) 的相對(duì)精度差于晶體管，當(dāng)應(yīng)用于差分結(jié)構(gòu)時(shí)，易造成差分電路的共模信號(hào)抑制比(Common-Mode Rejection Ration)和電源噪聲抑制比(Power Supply Rejection Ration)的惡化。以圖4中的電路為例，電阻R1和R2，電感L1和L2 間存在的較大失配，引起電路中對(duì)稱支路的失配，因而來自電路輸入端和電 源或地的高頻共模噪聲信號(hào)，會(huì)在電路的輸出端產(chǎn)生較大幅值的差模信號(hào)， 造成電路的共模信號(hào)抑制比和電源噪聲抑制比的下降。
為此，現(xiàn)有高速集成電路設(shè)計(jì)技術(shù)采用有源電感并聯(lián)峰化(Active Inductor Shunt Peaking)結(jié)構(gòu)克服上述采用無源(被動(dòng))電感并聯(lián)峰化結(jié)構(gòu) 的缺點(diǎn)。圖5給出了采用有源電感并聯(lián)峰化結(jié)構(gòu)的共源極放大結(jié)構(gòu)Ml為放大 晶體管，將輸入端電壓信號(hào)Wn轉(zhuǎn)換為其漏極輸出電流信號(hào)；電阻R與晶體管M2 構(gòu)成負(fù)載阻抗，將放大晶體管Ml的漏極電流轉(zhuǎn)換為輸出端電壓信號(hào)j/ow，由以 下的分析可以看到，在交流小信號(hào)條件下，負(fù)載阻抗等效于一個(gè)電阻與電感 的串聯(lián)；電容C為輸出端寄生電容。圖5中放大電路的電壓信號(hào)傳輸函數(shù)為<formula>formula see original document page 5</formula>
其中，Cp為M2的柵源極電容，且有CV遠(yuǎn)小于C， <formula>formula see original document page 5</formula>由(6)式與(7)式的相似性，可知圖5中的晶體管M2與電阻R構(gòu)成的負(fù)載 阻抗等效于電感^與電阻R^的串聯(lián)，且圖5的電壓放大電路具有與圖2的電壓
放大電路類似的頻率響應(yīng)。
圖5中給出的已有技術(shù)的有源電感并聯(lián)峰化結(jié)構(gòu)，克服了無源電感并聯(lián)峰 化結(jié)構(gòu)需要螺旋電感等無源電感元件造成的高成本、高電磁噪聲等缺點(diǎn)，但 仍存在以下不足
1.圖5所示的己有有源電感并聯(lián)峰化結(jié)構(gòu)中，為保證負(fù)載晶體管M2的導(dǎo) 通，電路輸入端信號(hào)和輸出端信號(hào)的范圍受到限制M2串接于電源與輸出端 間，為保證其導(dǎo)通，^w應(yīng)低于電源電壓一個(gè)閾值電壓^，造成W^的范圍受 到限制；而為保證放大管M1處于飽和區(qū)，,(Ml柵極信號(hào))應(yīng)不高于輸出端 信號(hào)化"f (Ml漏極) 一個(gè)闞值電壓^，因而w"不能高于電源電壓。此外，為 減小輸出端寄生電容，M2晶體管的源極和體(Bulk)極不短接，造成源極和體極間存在電壓差，并因襯偏調(diào)制效應(yīng)(Body Effect),引起M2的閾值電壓的升 高
而Kft的升高4每進(jìn)一步減小與 的動(dòng)態(tài)范圍。
2. 因己有技術(shù)的有源電感并聯(lián)峰化結(jié)構(gòu)具有信號(hào)動(dòng)態(tài)范圍受限制的缺 點(diǎn)，使其不適合于低電源電壓下工作，限制了其在低壓半導(dǎo)體工藝集成電路 中的應(yīng)用。此外，許多半導(dǎo)體工藝不提供電阻元件，或具有高方阻(Sheet Resistance)的電阻元件，因而已有有源電感并聯(lián)峰化結(jié)構(gòu)，與半導(dǎo)體工藝的 兼容性較差，需占用較大的芯片面積，提高了成本。
3. 與無源電感并聯(lián)峰化結(jié)構(gòu)類似，已有技術(shù)的有源電感并聯(lián)峰化結(jié)構(gòu)， 由于采用了電阻元件，當(dāng)應(yīng)用于差分結(jié)構(gòu)時(shí)，電阻元件的失配會(huì)造成差分電 路CMRR和PSRR的下降
針對(duì)現(xiàn)有有源電感并聯(lián)峰化結(jié)構(gòu)所存在的與半導(dǎo)體工藝兼容性差、成本高 和信號(hào)動(dòng)態(tài)范圍受限制、電路的頻率響應(yīng)難以精確控制，以及易因無源器件 的失配造成電路性能的下降的缺點(diǎn)，本發(fā)明提出了一種新型的有源電感并聯(lián) 峰化結(jié)構(gòu)。
為達(dá)到以上目的，本發(fā)明是采取如下技術(shù)方案予以實(shí)現(xiàn)的 一種有源電感并聯(lián)峰化結(jié)構(gòu)，其特征在于，包括一個(gè)用于把來自跨導(dǎo)電 路的電流轉(zhuǎn)換為電路輸出電壓的負(fù)載阻抗電路、 一個(gè)對(duì)負(fù)載阻抗電路輸出端 電壓進(jìn)行時(shí)域延遲和頻域低通濾波處理，并進(jìn)行電位平移附加處理的負(fù)載阻 抗電流控制電路，所述負(fù)載阻抗電路的輸出端與負(fù)載阻抗電流控制電路的輸 入端連接，負(fù)載阻抗電流控制電路輸出端與負(fù)載阻抗電路的輸入端連接。
上述方案中，所述負(fù)載阻抗電路由單個(gè)MOS晶體管構(gòu)成，其漏極為負(fù)載 阻抗電路的輸出端，柵極為負(fù)載阻抗電路的輸入端。所述負(fù)載阻抗電路也可 由單個(gè)雙極晶體管構(gòu)成，其集電極為負(fù)載阻抗電路的輸出端，基極為負(fù)載阻 抗電路的輸入端。所述負(fù)載阻抗電路也可由多個(gè)晶體管及無源器件組合而成，

發(fā)明內(nèi)容
6組合晶體管的電流輸出端為負(fù)載阻抗電路的輸出端，組合晶體管的控制端為 負(fù)載阻抗電路的輸入端。
所述負(fù)載阻抗電流控制電路包括一個(gè)工作于深線性區(qū)的PM0S晶體管構(gòu)成 的RC低通濾波電路，其PMOS晶體管漏極與負(fù)載阻抗電路的輸出端連接，柵 極接地，源極與負(fù)載阻抗電路的輸入端連接。所述負(fù)載阻抗電流控制電路還 可包括一個(gè)電壓緩沖電路，該電壓緩沖電路的輸入端與負(fù)載阻抗電路的輸出 端連接，該電壓緩沖電路的輸出端與負(fù)載阻抗電路的輸入端連接。
本發(fā)明通過使負(fù)載阻抗的電流變化滯后于電壓變化，使負(fù)載阻抗呈現(xiàn)電 感性，從而能夠與放大電路輸出端寄生電容發(fā)生并聯(lián)峰化，提高了電路帶寬。


圖1為負(fù)載阻抗為電阻的共源極電壓放大電路。其中圖l(a)為原理圖；圖 l(b)為圖l(a)的交流小信號(hào)等效電路。
圖2采用無源電感并聯(lián)峰化結(jié)構(gòu)的共源極電壓放大電路。其中圖2(a)為原 理圖；圖2(b)為圖2(a)的交流小信號(hào)等效電路。
圖3為m不同取值下圖2的共源極電壓放大電路的幅頻響應(yīng)。
圖4為采用無源電感并聯(lián)峰化結(jié)構(gòu)的電流模鎖存器。
圖5為采用有源電感并聯(lián)峰化結(jié)構(gòu)的共源極放大電路
圖6為本發(fā)明的有源電感并聯(lián)峰化結(jié)構(gòu)框圖。
圖7為圖6中負(fù)載阻抗電路三個(gè)不同的實(shí)施例，其中圖7(a)為由M0S晶體 管構(gòu)成的負(fù)載阻抗電路；圖7 (b)為由雙極晶體管構(gòu)成的負(fù)載阻抗電路；圖7 (c) 為由復(fù)合BiCMOS晶體管構(gòu)成的負(fù)載阻抗電路。
圖8為圖6的一個(gè)具體實(shí)施例電路原理圖。
圖9為圖6的另一個(gè)具體實(shí)施例電路原理圖。
具體實(shí)施例方式
以下結(jié)合附圖及具體實(shí)施例對(duì)本發(fā)明作進(jìn)一步的詳細(xì)說明。
首先，回顧圖l，圖2和圖5中電路的瞬態(tài)響應(yīng)過程。對(duì)發(fā)明的設(shè)計(jì)思路進(jìn)行說明。
在圖l中，當(dāng)電壓放大電路輸入端信號(hào)r/"發(fā)生變化時(shí)，放大管M1的交流電 流的一部分來自負(fù)載電阻R，另一部分來自輸出端寄生電容C，由于電阻的分 流作用，M1的交流電流只有一部分用于寄生電容C的充放電，造成輸出端電壓
r。w變化緩慢，信號(hào)轉(zhuǎn)換時(shí)間長(zhǎng)。
在圖2所示的采用無源電感并聯(lián)峰化結(jié)構(gòu)的電壓放大電路中，由于負(fù)載阻
抗中的電感的電流不能突變，當(dāng)放大管電流發(fā)生變化，其交流電流只能由放 大電路輸出端寄生電容C提供，也即放大管的交流電流完全用于對(duì)放大電路輸 出端寄生電容的充放電，提高了輸出端信號(hào)的轉(zhuǎn)換速度。
在圖5所示的采用有源電感并聯(lián)峰化結(jié)構(gòu)的電壓放大電路中，當(dāng)放大電路 輸出端電壓發(fā)生突變時(shí)，由于負(fù)載阻抗中晶體管M2的柵源極電容上的電壓不 能突變，也即M2的柵源極驅(qū)動(dòng)電壓不會(huì)突變，從而使M2的電流保持恒定，隨 著電源通過大電阻R對(duì)M2柵極的充放電，M2的柵源極驅(qū)動(dòng)電壓緩慢變化，在此 期間，放大管M1的交流電流大部分用于輸出端寄生電容C的充放電。
由以上分析可知，為產(chǎn)生電感并聯(lián)峰化，負(fù)載阻抗應(yīng)呈現(xiàn)一定的感性，即 負(fù)載阻抗的電流變化應(yīng)滯后于其兩端的電壓變化。
本發(fā)明正是基于上述思路，提出了一種新型有源電感并聯(lián)峰化結(jié)構(gòu)，如圖 6所示，包括了負(fù)載阻抗電路10和負(fù)載阻抗電流控制電路20，并通過信號(hào)線30 與跨導(dǎo)電路60的電流輸出端連接?？鐚?dǎo)電路60包括共源極電壓放大電路、圖4
中的電流鎖存電路等可將輸入電流轉(zhuǎn)換成輸出電壓的電路。
負(fù)載阻抗電路10具有一個(gè)電壓輸出端Vout，和一個(gè)輸出電流控制端，電路 可由單個(gè)晶體管構(gòu)成，也可由多個(gè)晶體管和無源器件構(gòu)成。例如，在圖7中， 給出了釆用圖7(a)單個(gè)M0S晶體管、圖7(b)單個(gè)雙極晶體管，圖7(c)復(fù)合 BiCMOS晶體管構(gòu)成的負(fù)載阻抗電路。
負(fù)載阻抗電流控制電路20具有一個(gè)電壓輸入端和一個(gè)電壓輸出端，通過信 號(hào)線40與負(fù)載阻抗電路10的電壓輸出端連接，負(fù)載阻抗電流控制電路20的電 壓輸出端通過信號(hào)線50與負(fù)載阻抗電路10的輸出電流控制端連接。
圖8是本發(fā)明提出的有源電感并聯(lián)峰化結(jié)構(gòu)的第一個(gè)實(shí)施實(shí)例電路，負(fù)載阻抗電路10由一個(gè)PM0S晶體管110構(gòu)成，110的漏極為負(fù)載阻抗電路的電壓輸出端，柵極與負(fù)載阻抗電流控制電路20的輸出端連接，源極與電源連接。負(fù)載阻抗電流控制電路20由一個(gè)PMOS晶體管210構(gòu)成，其柵極與地連接，源極為負(fù)載阻抗電流控制電路20的輸出端，與PM0S晶體管110的柵極連接，PMOS晶體管210的漏極與PM0S晶體管110的漏極連接。
在上述連接情況下，負(fù)載阻抗電流控制電路20是一個(gè)RC低通濾波電路其中的電阻為PM0S晶體管210工作于深線性區(qū)條件下的源漏極間電阻；其中的電容C沒有采用無源器件，而是借用了PM0S晶體管110的柵源極電容。該低通濾波電路在時(shí)域?qū)M0S晶體管110漏極電壓進(jìn)行延遲，從而使PMOS晶體管llO的漏極輸出電流變化晚于漏極電壓變化。在頻域，該低通濾波電路濾除110漏極電壓中的高頻分量，從而避免PMOS晶體管11 O漏極電壓發(fā)生振蕩。
在圖8中，還給出本發(fā)明的實(shí)施例一在共源極電壓放大電路中的具體應(yīng)用情況。PM0S晶體管110和210的漏極為共源極電壓放大電路的輸出端，與放大晶體管300的漏極和寄生電容400連接，300的柵極為放大電路的輸入電壓信號(hào)端。放大電路的傳輸函數(shù)為
r 1 , . f取、
=辟)=^ :g (9)
g附2 g",2
其中^， ^2為晶體管300和110的跨導(dǎo)，R為工作于深線性區(qū)的晶體管210的源極和漏極間的等效電阻，Cg,為110的柵源極電容，C為寄生電容400的電容值，
且Cgs遠(yuǎn)小于C， Re( =l/gm2， "i Cg如2， C時(shí)C。
對(duì)比(7)式與(9)式可知，圖8中的有源電感并聯(lián)峰化實(shí)施例結(jié)構(gòu)，在不使用無源元件的條件下，能夠使放大電路的帶寬得到與圖5中的已有技術(shù)的結(jié)構(gòu)相同的改善。
圖8中實(shí)例一的優(yōu)點(diǎn)是結(jié)構(gòu)簡(jiǎn)單，僅由兩個(gè)晶體管構(gòu)成。但是，雖然因PMOS晶體管110無襯偏效應(yīng)，改善了放大電路中信號(hào)的動(dòng)態(tài)范圍，但為使晶體管IIO導(dǎo)通，其漏極電壓仍需要低于電源電壓一個(gè)閾值電壓。以下采用電壓緩沖電路作為有源電感并聯(lián)峰化結(jié)構(gòu)的負(fù)載阻抗電流控制電路，完成對(duì)負(fù)載阻抗電路的電流輸出端的電壓進(jìn)行延遲和低通濾波的同時(shí)，對(duì)負(fù)載阻抗電路輸出端的電壓進(jìn)行電平位移，以擴(kuò)大有源電感并聯(lián)峰化結(jié)構(gòu)輸出端電壓的變化范圍。圖9所示是本發(fā)明提出的有源電感并聯(lián)峰化結(jié)構(gòu)的第二個(gè)實(shí)施例電路，負(fù)
載阻抗電路10由一個(gè)PMOS晶體管110構(gòu)成，其漏極為負(fù)載阻抗電路的輸出端，
柵極為輸出電流控制端，與負(fù)載阻抗電流控制電路20的輸出端連接，源極與
電源連接。負(fù)載阻抗電流控制電路20由一個(gè)麗OS晶體管310和一個(gè)電路源320
構(gòu)成，麗0S晶體管310的柵極與負(fù)載阻抗電路10的輸出端連接，源極與PMOS晶
體管110的柵極和電流源320的陽極連接，電流源320的陰極接地。
.在上述連接條件下，負(fù)載阻抗電流控制電路20為電壓緩沖電路(共漏極
放大電路或源極跟隨電路)，對(duì)負(fù)載阻抗電路10中的PMOS晶體管110漏極電壓
進(jìn)行以下處理將PM0S晶體管110的漏極電壓向下平移一個(gè)麗0S晶體管310的
柵源極電壓，使PMOS晶體管110的漏極電壓接近電源電壓時(shí)，PMOS晶體管llO
仍可導(dǎo)通，這樣，負(fù)載阻抗電路輸出端電壓信號(hào)的范圍得到了提高；利用PMOS
晶體管110的柵源極電容，對(duì)PMOS晶體管110的漏極端電壓在時(shí)域進(jìn)行延遲，
在頻域進(jìn)行低通濾波。
在圖9中，還給出了第二實(shí)施例在共源極電壓放大電路中的具體應(yīng)用的情
況。PM0S晶體管110的漏極為放大電路的輸出端，與放大晶體管300的漏極和
放大電路輸出端寄生電容400連接，晶體管300的柵極為放大電路的輸入電壓
信號(hào)端。放大電路的傳輸函數(shù)為-
,1 Cw 、
K爐")— g附2 g附2g附3 — -gwl(Re g + ^yZw) (io)
F/'W i +加C 一 "2 CgjC 1 +加Re gC巧-(^2丄egC^
g附2 g附2gw3
其中^， ~， ^3為晶體管300， 110和310的跨導(dǎo)，C為寄生電容400的電容值，為晶體管110柵源極電容，對(duì)比(7)式與(10)式可知，圖9中的有源電感并聯(lián)峰化實(shí)施例二，在不使用無源元件的條件下，能夠使放大電路的帶寬得到與圖5中的已有技術(shù)的結(jié)構(gòu)相同的提高，且使放大電路輸入端與輸出端信號(hào)的動(dòng)態(tài)范圍得到了改善。
10
權(quán)利要求
1.一種有源電感并聯(lián)峰化結(jié)構(gòu)，其特征在于，包括一個(gè)用于把來自跨導(dǎo)電路的電流轉(zhuǎn)換為電路輸出電壓的負(fù)載阻抗電路，一個(gè)對(duì)負(fù)載阻抗電路輸出端電壓進(jìn)行時(shí)域延遲和頻域低通濾波處理、并進(jìn)行電位平移附加處理的負(fù)載阻抗電流控制電路，所述負(fù)載阻抗電路的輸出端與負(fù)載阻抗電流控制電路的輸入端連接，負(fù)載阻抗電流控制電路輸出端與負(fù)載阻抗電路的輸入端連接。
2、 如權(quán)利要求1所述的有源電感并聯(lián)峰化結(jié)構(gòu)，其特征在于，所述負(fù)載 阻抗電路由單個(gè)M0S晶體管構(gòu)成，其漏極為負(fù)載阻抗電路的輸出端，柵極為 負(fù)載阻抗電路的輸入端。
3、 如權(quán)利要求1所述的有源電感并聯(lián)峰化結(jié)構(gòu)，其特征在于，所述負(fù)載 阻抗電路由單個(gè)雙極晶體管構(gòu)成，其集電極為負(fù)載阻抗電路的輸出端，基極 為負(fù)載阻抗電路的輸入端。
4、 如權(quán)利要求1所述的有源電感并聯(lián)峰化結(jié)構(gòu)，其特征在于，所述負(fù)載 阻抗電路由多個(gè)晶體管及無源器件組合而成，組合晶體管的電流輸出端為負(fù) 載阻抗電路的輸出端，組合晶體管的控制端為負(fù)載阻抗電路的輸入端。
5、 如權(quán)利要求1所述的有源電感并聯(lián)峰化結(jié)構(gòu)，其特征在于，所述負(fù)載 阻抗電流控制電路包括一個(gè)工作于深線性區(qū)的PM0S晶體管構(gòu)成的RC低通濾 波電路，其PMOS晶體管漏極與負(fù)載阻抗電路的輸出端連接，柵極接地，源極與負(fù)載阻抗電路的輸入端連接。
6、 如權(quán)利要求1所述的有源電感并聯(lián)峰化結(jié)構(gòu)，其特征在于，所述負(fù)載 阻抗電流控制電路包括一個(gè)電壓緩沖電路，該電壓緩沖電路的輸入端與負(fù)載 阻抗電路的輸出端連接，該電壓緩沖電路的輸出端與負(fù)載阻抗電路的輸入端 連接。
7、 如權(quán)利要求6所述的有源電感并聯(lián)峰化結(jié)構(gòu)，其特征在于，所述電壓 緩沖電路包括一個(gè)麗OS晶體管和一個(gè)電流源組成的源極跟隨電路，麗0S晶體 管的柵極為該源極跟隨電路的輸入端，麗os晶體管的源極為輸出端，且與電 流源的陽極連接，電流源的陰極與地連接，麗OS晶體管的漏極與電源連接。
全文摘要
本發(fā)明公開了一種有源電感并聯(lián)峰化結(jié)構(gòu)，其特征在于，包括一個(gè)用于將來自跨導(dǎo)電路的電流轉(zhuǎn)換為電路輸出電壓的負(fù)載阻抗電路、一個(gè)對(duì)負(fù)載阻抗電路輸出端電壓進(jìn)行時(shí)域延遲和頻域低通濾波處理，并進(jìn)行電位平移附加處理的負(fù)載阻抗電流控制電路，所述負(fù)載阻抗電路的輸出端與負(fù)載阻抗電流控制電路的輸入端連接，負(fù)載阻抗電流控制電路輸出端與負(fù)載阻抗電路的輸入端連接。
文檔編號(hào)H03H11/50GK101540594SQ20091002156
公開日2009年9月23日 申請(qǐng)日期2009年3月17日 優(yōu)先權(quán)日2009年3月17日
發(fā)明者劉佑寶, 吳龍勝, 汪西虎 申請(qǐng)人:中國(guó)航天時(shí)代電子公司第七七一研究所